JPH0237093B2 - Handotaisochinoseizohoho - Google Patents
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Description
【発明の詳細な説明】
本発明は特に高速度・高集積密度を持つMIS型
集積回路に用いる半導体装置の製造方法に関す
る。
集積回路に用いる半導体装置の製造方法に関す
る。
近年集積回路の集積密度は年々増加し、いわゆ
る超LSIが盛んに研究開発されている。集積密度
を増加させるには回路を構成する素子の寸法を
益々小さくして行く必要がある。然るにMOSト
ランジスタの寸法が小さくなり、特にチヤネル長
が短くなるにつれて、いわゆるシヨートチヤネル
効果が生じトランジスタのスレシホールド電圧が
著るしく低下することが知られている。これは主
としてドレーン電圧による空乏層がチヤネル領域
に侵入することにより、チヤネル領域の電荷がゲ
ート電圧のみならず、ドレーン電圧によつても大
きく影響されているからである。このシヨートチ
ヤネル効果を防ぐ手段としては、チヤネル領域へ
イオン注入することにより、この部分の基板濃度
を上げ空乏層の侵入をおさえる方法、ゲート酸化
膜厚を薄くしてゲート電極の電界の影響をより大
きくするなどの方法がある。又一方ソース・ドレ
インの拡散深さ（Xj）を浅くすると、やはりチ
ヤネル領域への空乏層の侵入がおさえられシヨー
トチヤネル効果を防ぐことが出来るが、Xjを浅
くすると通常の工程では拡散層による配線がソー
ス・ドレインと同時に形成される為及び／又は比
例縮小により配線領域の巾が狭まるためソース・
ドレイン及び拡散層による配線領域の層抵抗が高
くなり回路の動作速度が著しく減少するという問
題がある。
る超LSIが盛んに研究開発されている。集積密度
を増加させるには回路を構成する素子の寸法を
益々小さくして行く必要がある。然るにMOSト
ランジスタの寸法が小さくなり、特にチヤネル長
が短くなるにつれて、いわゆるシヨートチヤネル
効果が生じトランジスタのスレシホールド電圧が
著るしく低下することが知られている。これは主
としてドレーン電圧による空乏層がチヤネル領域
に侵入することにより、チヤネル領域の電荷がゲ
ート電圧のみならず、ドレーン電圧によつても大
きく影響されているからである。このシヨートチ
ヤネル効果を防ぐ手段としては、チヤネル領域へ
イオン注入することにより、この部分の基板濃度
を上げ空乏層の侵入をおさえる方法、ゲート酸化
膜厚を薄くしてゲート電極の電界の影響をより大
きくするなどの方法がある。又一方ソース・ドレ
インの拡散深さ（Xj）を浅くすると、やはりチ
ヤネル領域への空乏層の侵入がおさえられシヨー
トチヤネル効果を防ぐことが出来るが、Xjを浅
くすると通常の工程では拡散層による配線がソー
ス・ドレインと同時に形成される為及び／又は比
例縮小により配線領域の巾が狭まるためソース・
ドレイン及び拡散層による配線領域の層抵抗が高
くなり回路の動作速度が著しく減少するという問
題がある。
本発明者は、ゲート電極の少くとも側壁を絶縁
物で覆つておいて全面にPd等の金属膜を堆積さ
せ、加熱合金化してソース・ドレイン側部に接続
する配線領域表面にもマスク合わせすることなく
ゲートと自己整合した形でメタルシリサイドを設
置し、しかるのち残部の金属膜を除去することを
考えた。
物で覆つておいて全面にPd等の金属膜を堆積さ
せ、加熱合金化してソース・ドレイン側部に接続
する配線領域表面にもマスク合わせすることなく
ゲートと自己整合した形でメタルシリサイドを設
置し、しかるのち残部の金属膜を除去することを
考えた。
しかし、基体表面のnatural oxideがその上の
金属膜とシリコンとの合金化を妨げシリサイドと
基板間のオーミツクを充分にはとりにくい。従つ
て、比例縮小に対処してメタルシリサイド貼り付
けにより浅いXjと低抵抗層を図つてもそれが充
分達成できない。又、合金化時には共晶温度に上
げれば良い筈であるが、このnatural oxideによ
りそれ以上の温度が必要となるため、チヤネルに
ドープした不純物が再分布したり、Xjが深くな
つてしまう欠点がある。又、高融点金属、例えば
MoやＷでは、1000〜1100℃の高温処理をしない
とシリサイドは形成されないという欠点があつ
た。このように加熱によるシリサイド形成では浅
いXj、低抵抗層を図つて比例縮小MISに対処す
るには問題があつた。
金属膜とシリコンとの合金化を妨げシリサイドと
基板間のオーミツクを充分にはとりにくい。従つ
て、比例縮小に対処してメタルシリサイド貼り付
けにより浅いXjと低抵抗層を図つてもそれが充
分達成できない。又、合金化時には共晶温度に上
げれば良い筈であるが、このnatural oxideによ
りそれ以上の温度が必要となるため、チヤネルに
ドープした不純物が再分布したり、Xjが深くな
つてしまう欠点がある。又、高融点金属、例えば
MoやＷでは、1000〜1100℃の高温処理をしない
とシリサイドは形成されないという欠点があつ
た。このように加熱によるシリサイド形成では浅
いXj、低抵抗層を図つて比例縮小MISに対処す
るには問題があつた。
本発明は以上の点に鑑みなされたものであり、
ゲート電極の少くとも側壁を絶縁物で覆つておい
て全面に金属膜を被着させ、この金属膜とシリコ
ンとの界面部に基体と反対導電型の不純物をイオ
ン注入することによりソース・ドレインと共にこ
の配線領域表面にもマスク合わせすることなくゲ
ートと自己整合した形でメタルシリサイドを形成
すると同時に基体内に不純物を導入し、しかるの
ち残部の金属膜を除去するようにしたものであ
る。これによりメタルシリサイドと基体とのオー
ミツクが良好になり、又、高温にする必要はなく
なるので比例縮小MISの浅い低抵抗層が得られる
ようになる。又、高融点金属を用いても低温でシ
リサイド形成できるので比例縮小MSIの浅い低抵
抗層が同様に形成できる。
ゲート電極の少くとも側壁を絶縁物で覆つておい
て全面に金属膜を被着させ、この金属膜とシリコ
ンとの界面部に基体と反対導電型の不純物をイオ
ン注入することによりソース・ドレインと共にこ
の配線領域表面にもマスク合わせすることなくゲ
ートと自己整合した形でメタルシリサイドを形成
すると同時に基体内に不純物を導入し、しかるの
ち残部の金属膜を除去するようにしたものであ
る。これによりメタルシリサイドと基体とのオー
ミツクが良好になり、又、高温にする必要はなく
なるので比例縮小MISの浅い低抵抗層が得られる
ようになる。又、高融点金属を用いても低温でシ
リサイド形成できるので比例縮小MSIの浅い低抵
抗層が同様に形成できる。
以下、本発明の実施例を図面を参照しながら詳
細に説明する。
細に説明する。
第１図ａは通常の工程により例えばＰ型シリコ
ン基体１１上にゲート絶縁膜１２とゲート電極用
のポリSi１３を形成した状態を示している。１４
はフイールド酸化膜である。
ン基体１１上にゲート絶縁膜１２とゲート電極用
のポリSi１３を形成した状態を示している。１４
はフイールド酸化膜である。
次いでウエハー全面に例えばSiO2１５を気相
成長法により約2000Å成長させる（第１図ｂ）。
成長法により約2000Å成長させる（第１図ｂ）。
次に、リアクテイブ・イオンエツチング法（ス
パツタリング・エツチング法でも良い）によりウ
エハー全面のSiO2をエツチングすると、ポリSi
ゲート１３の端部にのみSiO2１５を残置し、ソ
ース・ドレインとなる領域のシリコン表面１６及
びポリシリコン１３の表面を露出させる（第１図
ｃ）。
パツタリング・エツチング法でも良い）によりウ
エハー全面のSiO2をエツチングすると、ポリSi
ゲート１３の端部にのみSiO2１５を残置し、ソ
ース・ドレインとなる領域のシリコン表面１６及
びポリシリコン１３の表面を露出させる（第１図
ｃ）。
次に、ウエハー全面にたとえばＷ（タングステ
ン）１７を約400Å真空蒸着する（第１図ｄ）。
ン）１７を約400Å真空蒸着する（第１図ｄ）。
次いでウエハー全面にAsイオンを例えば加速
電圧300KeV、ドーズ量２×1016cm- 2で界面にイ
オン注入するとＷ膜がSiと反応してソース・ドレ
イン上及びポリSiゲート上にタングステンシリサ
イド（WSi2）１８，１８′，１８″が約1200Å形
成される。同時にシリサイド下の基板Si内には
PN接合が形成される（第１図ｅ）。次いでゲー
ト端部に設けられたSiO2１５をとり除いて、再
びAsを例えば40KeVの加速電圧で１×1014cm-2
イオン注入して浅いPN接合２０を形成する。次
に未反応のＷ膜をエツチング除去すれば第２図ｆ
の如くシリサイドがゲートポリSi及びソース・ド
レイン部に互に自己整合して形成された構造が得
られる（第１図ｆ）。
電圧300KeV、ドーズ量２×1016cm- 2で界面にイ
オン注入するとＷ膜がSiと反応してソース・ドレ
イン上及びポリSiゲート上にタングステンシリサ
イド（WSi2）１８，１８′，１８″が約1200Å形
成される。同時にシリサイド下の基板Si内には
PN接合が形成される（第１図ｅ）。次いでゲー
ト端部に設けられたSiO2１５をとり除いて、再
びAsを例えば40KeVの加速電圧で１×1014cm-2
イオン注入して浅いPN接合２０を形成する。次
に未反応のＷ膜をエツチング除去すれば第２図ｆ
の如くシリサイドがゲートポリSi及びソース・ド
レイン部に互に自己整合して形成された構造が得
られる（第１図ｆ）。
以下は通常のMOS・LSIの製造工程によりLSI
チツプが完成される。即ち、全面に絶縁膜
（CVDSiO2）２１が設置され、ソース、ゲート、
ドレイン部にコンタクトホール２２が開口され、
最後にAlの配線２３及びPSGの保護膜２４が形
成される。
チツプが完成される。即ち、全面に絶縁膜
（CVDSiO2）２１が設置され、ソース、ゲート、
ドレイン部にコンタクトホール２２が開口され、
最後にAlの配線２３及びPSGの保護膜２４が形
成される。
ここで、第２図ａ，ｂは第１図ａ，ｆに夫々対
応した上面図でドレインから延びる拡散配線層
（ソース・ドレインと同じ工程で形成）が示され
ている。このトランジスタは例えばスイツチング
Trとして用いられ、ゲートに例えば5Vを印加し
ておいてインバータ（図示せず）から例えば5V
の電圧がソースに入力されると、ドレインには
5V−VTH（しきい値）が出力され、拡散配線層を
通して他のトランジスタのゲートに入力される。
第１図Ｇに示したソース及びドレイン２３は他の
入力及び出力端子である。
応した上面図でドレインから延びる拡散配線層
（ソース・ドレインと同じ工程で形成）が示され
ている。このトランジスタは例えばスイツチング
Trとして用いられ、ゲートに例えば5Vを印加し
ておいてインバータ（図示せず）から例えば5V
の電圧がソースに入力されると、ドレインには
5V−VTH（しきい値）が出力され、拡散配線層を
通して他のトランジスタのゲートに入力される。
第１図Ｇに示したソース及びドレイン２３は他の
入力及び出力端子である。
以上の方法により作られたMOSトランジスタ
は、ソース、ドレイン部及びゲート部に約1500Å
のタングステンシリサイドが形成されている為ソ
ース、ドレイン拡散配線部及びゲート部は４〜５
Ω／口という極めて低い抵抗が得られ、シリサイ
ドを用いない従来の方法で作つた拡散層（ρs50
Ω／口）に比べ、ドレイン（又はソース）から延
在する拡散層配線に於ける、信号の遅延時間は著
しく減少することが出来た。ドレイン（又はソー
ス）と拡散層配線の層抵抗は共に遅延に利くが一
般に配線領域の長さがこれに接続するソースやド
レインの寸法により長く、従つてソースやドレイ
ンより抵抗が高いので配線領域表面にメタルシリ
サイドを形成する効果は大きい。配線領域はドレ
イン、ソース両方に設けても構わない。
は、ソース、ドレイン部及びゲート部に約1500Å
のタングステンシリサイドが形成されている為ソ
ース、ドレイン拡散配線部及びゲート部は４〜５
Ω／口という極めて低い抵抗が得られ、シリサイ
ドを用いない従来の方法で作つた拡散層（ρs50
Ω／口）に比べ、ドレイン（又はソース）から延
在する拡散層配線に於ける、信号の遅延時間は著
しく減少することが出来た。ドレイン（又はソー
ス）と拡散層配線の層抵抗は共に遅延に利くが一
般に配線領域の長さがこれに接続するソースやド
レインの寸法により長く、従つてソースやドレイ
ンより抵抗が高いので配線領域表面にメタルシリ
サイドを形成する効果は大きい。配線領域はドレ
イン、ソース両方に設けても構わない。
又、メタルシリサイドを付けるためにマスク工
程を一回増やすとマスク合わせ余裕を取るために
その分集積度が低下するが本発明によれば、ゲー
ト電極に対してメタルシリサイドを自己整合して
形成しているので高集積密度化に好適である
（0.7〜1μ有利）。又、折角低抵抗層化にしたにも
かかわらずマスク合わせずれによりシリーズ抵抗
が変わりトランジスタ特性の制御が困難になるこ
ともない。
程を一回増やすとマスク合わせ余裕を取るために
その分集積度が低下するが本発明によれば、ゲー
ト電極に対してメタルシリサイドを自己整合して
形成しているので高集積密度化に好適である
（0.7〜1μ有利）。又、折角低抵抗層化にしたにも
かかわらずマスク合わせずれによりシリーズ抵抗
が変わりトランジスタ特性の制御が困難になるこ
ともない。
本発明ではソース、ドレイン及びゲート部にシ
リサイドを形成するのにタングステンとシリコン
の界面部にAsをイオン注入して形成している。
従つてタングステン膜の蒸着前にシリコン表面に
残存しているごく薄い酸化膜の影響でシリサイド
の形成が不均一になつたり、又シリサイド−シリ
コンの接触抵抗が高くなるなどの問題が生じな
い。加えて、WSi2を形成するのに1000℃〜1100
℃という高温工程を入れる必要がない。
リサイドを形成するのにタングステンとシリコン
の界面部にAsをイオン注入して形成している。
従つてタングステン膜の蒸着前にシリコン表面に
残存しているごく薄い酸化膜の影響でシリサイド
の形成が不均一になつたり、又シリサイド−シリ
コンの接触抵抗が高くなるなどの問題が生じな
い。加えて、WSi2を形成するのに1000℃〜1100
℃という高温工程を入れる必要がない。
ここでは、ゲート近傍に浅い低濃度のＮ型不純
物の層によるPN接合を形成している為、シヨー
トチヤネル効果も小さく、又、ゲートとソース、
ドレインとの容量結合も小さく、素子の高速動作
に対して極めて有利な構造をもつている。このＮ
層は、予めSiO2１５を薄く形成しておけば、第
１図ｆのようにイオン注入して特別に形成しなく
てもその後の熱工程で生じる横方向への拡散によ
つて必然的に形成されてしまう。
物の層によるPN接合を形成している為、シヨー
トチヤネル効果も小さく、又、ゲートとソース、
ドレインとの容量結合も小さく、素子の高速動作
に対して極めて有利な構造をもつている。このＮ
層は、予めSiO2１５を薄く形成しておけば、第
１図ｆのようにイオン注入して特別に形成しなく
てもその後の熱工程で生じる横方向への拡散によ
つて必然的に形成されてしまう。
以上の実施例では、金属膜としてＷの場合を例
として述べたがこの他Mo、Ir、Ta、Nb、Pd、
Pt、Ni他いかなる金属でも、基板の半導体材料
と安定な化合物を形成するものなら何でもよい。
Pdを用いるとPd2SiよりPdSiが多量に形成される
ので加熱法により形成したものに比べ2/3〜1/2の
低い低抵抗になり有利である。
として述べたがこの他Mo、Ir、Ta、Nb、Pd、
Pt、Ni他いかなる金属でも、基板の半導体材料
と安定な化合物を形成するものなら何でもよい。
Pdを用いるとPd2SiよりPdSiが多量に形成される
ので加熱法により形成したものに比べ2/3〜1/2の
低い低抵抗になり有利である。
又、以上の実施例では400ÅのＷを全部1500Å
のWSi2にかえる為、２×1016cm-2という高濃度の
イオン注入を行つたが、これは例えば５×1015cm
-2という低いドーズ量でもよい。この場合はSi−
Ｗの界面に約200〜300ÅのWSi2が形成される丈
であるが例えばこの後800℃のN2中で約１時間熱
処理すると残りのＷもすべてWSi2にかえること
が出来る。従来法の様に1000〜1100℃という高温
工程を必要としないのはAsのイオン注入によつ
てＷ−Si界面に存在していた薄い酸化膜が破壊さ
れWSi2が形成されたため、ＷとWSi2の界面には
何ら酸化物などの両者の反応を妨げるものがない
からである。従つて、浅いXjをもつた低抵抗層
が形成できる。又800℃の熱アニールの替りに
CWレーザー又は電子ビームによるアニールを用
いてもよい。
のWSi2にかえる為、２×1016cm-2という高濃度の
イオン注入を行つたが、これは例えば５×1015cm
-2という低いドーズ量でもよい。この場合はSi−
Ｗの界面に約200〜300ÅのWSi2が形成される丈
であるが例えばこの後800℃のN2中で約１時間熱
処理すると残りのＷもすべてWSi2にかえること
が出来る。従来法の様に1000〜1100℃という高温
工程を必要としないのはAsのイオン注入によつ
てＷ−Si界面に存在していた薄い酸化膜が破壊さ
れWSi2が形成されたため、ＷとWSi2の界面には
何ら酸化物などの両者の反応を妨げるものがない
からである。従つて、浅いXjをもつた低抵抗層
が形成できる。又800℃の熱アニールの替りに
CWレーザー又は電子ビームによるアニールを用
いてもよい。
又、上記の実施例は基板としてＰ型シリコンの
場合のみを述べたがＮ型シリコンでもよい。
場合のみを述べたがＮ型シリコンでもよい。
又、イオン注入する不純物としてAsの場合の
みを述べたがその他Ｂ、Ｐ、Gaなどいかなるイ
オンであつても基板と反対導伝型という条件を満
たしておけば同様に使える事は明らかである。
みを述べたがその他Ｂ、Ｐ、Gaなどいかなるイ
オンであつても基板と反対導伝型という条件を満
たしておけば同様に使える事は明らかである。
又、しきい値制御のため、ソース、ドレインよ
り浅いチヤネルドープ層を形成してもよい。又、
リアクテイブイオンエツチング法のかわりに、ゲ
ート電極材料にＮ型不純物を例えば１×1020cm-3
以上添加した多結晶シリコンを用い、例えば950
℃以下のウエツト雰囲気中で酸化し、基板上の薄
い酸化膜のみ除去することによりゲートを除いて
メタルシリサイドを形成することもできる。又、
自己整合して設置する膜もシリコン酸化膜あるい
はシリコン窒化膜膜あるいは両者からなる膜を堆
積して形成してもよい。
り浅いチヤネルドープ層を形成してもよい。又、
リアクテイブイオンエツチング法のかわりに、ゲ
ート電極材料にＮ型不純物を例えば１×1020cm-3
以上添加した多結晶シリコンを用い、例えば950
℃以下のウエツト雰囲気中で酸化し、基板上の薄
い酸化膜のみ除去することによりゲートを除いて
メタルシリサイドを形成することもできる。又、
自己整合して設置する膜もシリコン酸化膜あるい
はシリコン窒化膜膜あるいは両者からなる膜を堆
積して形成してもよい。
又、以上の説明ではポリSiのゲートの場合につ
いてのみ述べたがポリSi以外のゲート材料、例え
ばスパツタリングで形成したMoSi2やWSi2やあ
るいはMoやＷのリフラクトリメタルでもよいこ
とは明らかである。
いてのみ述べたがポリSi以外のゲート材料、例え
ばスパツタリングで形成したMoSi2やWSi2やあ
るいはMoやＷのリフラクトリメタルでもよいこ
とは明らかである。
第１図ａ〜ｇは本発明の一実施例を示す図、第
２図はその上面図である。図に於て、 １１……シリコン基体、１３……ポリシリコ
ン、ゲート、１５……CVD、SiO2膜、１７……
Ｗ膜、１８，１８，１８……Ｗシリサイド、２０
……N-層。
２図はその上面図である。図に於て、 １１……シリコン基体、１３……ポリシリコ
ン、ゲート、１５……CVD、SiO2膜、１７……
Ｗ膜、１８，１８，１８……Ｗシリサイド、２０
……N-層。
Claims (1)
- 【特許請求の範囲】 １ シリコン基体の一主面上にゲート絶縁膜及び
ゲート電極を形成する工程と、該ゲート電極の側
壁部に絶縁物をこのゲート電極と自己整合させて
設置する工程と、金属膜を全面に被着する工程
と、該金属膜と前記シリコン基体の界面部に前記
シリコン基体と反対導電型の不純物をイオン注入
することによりメタルシリサイドを形成すると同
時に前記シリコン基体内に不純物を導入する工程
と、反応せずに残つた前記金属膜をエツチング除
去することにより、メタルシリサイド層を残置す
る工程とからなることを特徴とする半導体装置の
製造方法。 ２ 不純物のイオン注入後、未反応の金属膜をエ
ツチング除去する前にアニールすることにより、
前記メタルシリサイドの膜厚を増加せしめる工程
を含むことを特徴とする前記特許請求の範囲第１
項記載の半導体装置の製造方法。 ３ アニールの方法として炉に於る熱アニールを
用いることを特徴とする前記特許請求の範囲第２
項記載の半導体装置の製造方法。 ４ アニールの方法としてCWレーザービームあ
るいはCW電子ビームを用いることを特徴とする
前記特許請求の範囲第３項記載の半導体装置の製
造方法。 ５ ゲート電極の側壁部に絶縁物を自己整合させ
て設置する方法として気相成長法によりシリコン
酸化膜、あるいは窒化膜、あるいは両者からなる
膜を堆積する工程と、リアクテイブイオンエツチ
ングあるいは、スパツタリングエツチングを行な
うことを特徴とする前記特許請求の範囲第１項記
載の半導体装置の製造方法。 ６ ゲート電極側壁部に絶縁物を自己整合させて
設置する工程として、ゲート電極材料にＮ型不純
物を１×1020cm-3以上添加した多結晶シリコンを
用い950℃以下のウエツト雰囲気中に於る酸化と
この酸化によつて形成された前記シリコン基体上
の酸化膜を除去することを特徴とする前記特許請
求の範囲第１項記載の半導体装置の製造方法。 ７ 反応せずに残つた金属膜をエツチング除去し
た後、ゲート電極の側壁部の絶縁物を除去し、再
び前記シリコン基体と反対導電型のイオンを前記
シリコン基体の少なくとも前記絶縁物によつて覆
われていた部分にイオン注入することを特徴とす
る前記特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP908581A JPH0237093B2 (ja) | 1981-01-26 | 1981-01-26 | Handotaisochinoseizohoho |
| US06/645,536 US4622735A (en) | 1980-12-12 | 1984-08-29 | Method for manufacturing a semiconductor device utilizing self-aligned silicide regions |
| US06/832,647 US4830971A (en) | 1980-12-12 | 1986-02-25 | Method for manufacturing a semiconductor device utilizing self-aligned contact regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP908581A JPH0237093B2 (ja) | 1981-01-26 | 1981-01-26 | Handotaisochinoseizohoho |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57124476A JPS57124476A (en) | 1982-08-03 |
| JPH0237093B2 true JPH0237093B2 (ja) | 1990-08-22 |
Family
ID=11710773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP908581A Expired - Lifetime JPH0237093B2 (ja) | 1980-12-12 | 1981-01-26 | Handotaisochinoseizohoho |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237093B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161372A (ja) * | 1982-02-10 | 1983-09-24 | Nec Corp | Ｍｏｓ集積回路の製造方法 |
| JPS5999774A (ja) * | 1982-11-29 | 1984-06-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0644572B2 (ja) * | 1983-03-23 | 1994-06-08 | 株式会社東芝 | 半導体装置の製造方法 |
| US4503601A (en) * | 1983-04-18 | 1985-03-12 | Ncr Corporation | Oxide trench structure for polysilicon gates and interconnects |
| JPS6037770A (ja) * | 1983-08-10 | 1985-02-27 | Seiko Epson Corp | 半導体装置 |
| JPS61129873A (ja) * | 1984-11-28 | 1986-06-17 | Seiko Epson Corp | 半導体製造装置 |
| CA1235824A (en) * | 1985-06-28 | 1988-04-26 | Vu Q. Ho | Vlsi mosfet circuits using refractory metal and/or refractory metal silicide |
| JPS62162362A (ja) * | 1986-01-10 | 1987-07-18 | Mitsubishi Electric Corp | Ｍｏｓ型集積回路及びその製造方法 |
| JPH01298768A (ja) * | 1988-05-27 | 1989-12-01 | Sony Corp | Ｍｉｓトランジスタの製造方法 |
-
1981
- 1981-01-26 JP JP908581A patent/JPH0237093B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57124476A (en) | 1982-08-03 |
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