JPH0234169B2 - - Google Patents
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- JPH0234169B2 JPH0234169B2 JP59059904A JP5990484A JPH0234169B2 JP H0234169 B2 JPH0234169 B2 JP H0234169B2 JP 59059904 A JP59059904 A JP 59059904A JP 5990484 A JP5990484 A JP 5990484A JP H0234169 B2 JPH0234169 B2 JP H0234169B2
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- 239000010937 tungsten Substances 0.000 claims description 30
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Landscapes
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、半導体装置及びその製造方法に係
り、特に鏡面を有し且つ下地との密着性の良好な
タングステン配線構造と生成方法に関する。
り、特に鏡面を有し且つ下地との密着性の良好な
タングステン配線構造と生成方法に関する。
(b) 技術の背景
近年、ポリシリコンに代わる、低い電気抵抗を
有する配線材料として、鏡面を有し且つ下地との
密着性の良好なタングステン膜が実用化されてい
る。
有する配線材料として、鏡面を有し且つ下地との
密着性の良好なタングステン膜が実用化されてい
る。
従来、このタングステン膜は、単結晶シリコン
基板やポリシリコンの表面上、或いは酸化シリコ
ン膜の上に形成されていたが、下地との密着性が
悪く且つ白濁したタングステン膜ができることが
ある。
基板やポリシリコンの表面上、或いは酸化シリコ
ン膜の上に形成されていたが、下地との密着性が
悪く且つ白濁したタングステン膜ができることが
ある。
特に、ポリシリコンを下地にして、直接タング
ステンを形成すると、下地のシリコンと化学反応
し、然も不均一に反応するため、タングステン表
面が荒れてしまい、半導体装置の配線構造として
は、製作上問題があつた。
ステンを形成すると、下地のシリコンと化学反応
し、然も不均一に反応するため、タングステン表
面が荒れてしまい、半導体装置の配線構造として
は、製作上問題があつた。
このため、これを解決する方法として、下地の
ポリシリコンを4000Å乃至5000Åと厚くして密着
の改善を計り、又良質のタングステンを得る
CVD方法も、多くの分野でなされているが、未
だに不十分であり、高品位の配線構造が要望され
ている。
ポリシリコンを4000Å乃至5000Åと厚くして密着
の改善を計り、又良質のタングステンを得る
CVD方法も、多くの分野でなされているが、未
だに不十分であり、高品位の配線構造が要望され
ている。
(c) 従来技術と問題点
従来例としてMOS−ダイナイミツクRAM
（MOS.DRAM）の製作工程について概要を説明
する。
（MOS.DRAM）の製作工程について概要を説明
する。
第１図は、通常の製造工程によつて製作された
MOS.DRAMの断面図である。
MOS.DRAMの断面図である。
図において、１はシリコン基板上に生成された
フイールド酸化物であり、２は酸化シリコン、３
はポリシリコンＡであつてキヤパシターを形成す
る電極である。
フイールド酸化物であり、２は酸化シリコン、３
はポリシリコンＡであつてキヤパシターを形成す
る電極である。
４はトランスフアーゲートを形成するポリシリ
コンＢであり、５は酸化シリコン、６はワード電
極である。
コンＢであり、５は酸化シリコン、６はワード電
極である。
７はPSGであり、ワード電極は、このPSGの
関隙から、アルミニユームのワード線８によつ
て、外部に引き出される。
関隙から、アルミニユームのワード線８によつ
て、外部に引き出される。
一方、ビツト線の取り出し用配線は、最初に、
シリコン基板の表面上に、ポリシリコン９を減圧
CVD方法にて620℃で形成した後、このポリシリ
コンに、三塩化燐（PCI3）或いは燐（Ｐ）をイ
オン注入方法によつて燐を拡散させて、低抵抗化
された膜を形成する。
シリコン基板の表面上に、ポリシリコン９を減圧
CVD方法にて620℃で形成した後、このポリシリ
コンに、三塩化燐（PCI3）或いは燐（Ｐ）をイ
オン注入方法によつて燐を拡散させて、低抵抗化
された膜を形成する。
続いて、ポリシリコン９の表面に、タングステ
ン膜１０を減圧CVD方法によつて温度を350℃で
形成する。
ン膜１０を減圧CVD方法によつて温度を350℃で
形成する。
この場合に、このタングステン膜が、下地のポ
リシリコンと密着性が悪く且つ白濁したタングス
テン膜ができることがある。
リシリコンと密着性が悪く且つ白濁したタングス
テン膜ができることがある。
又、シリコン基板に直接タングステンを形成す
ると、タングステン表面が荒れてしまい、半導体
装置の製作上問題がある。
ると、タングステン表面が荒れてしまい、半導体
装置の製作上問題がある。
このため、これを解決する方法として、下地の
ポリシリコンを4000Å乃至5000Åと厚くして密着
の改善を計り、又CVD法で気相成長させたタン
グステンの塊が、基板に堆積して、粒子の大きい
タングステン膜にならないように、可能な限り六
弗化タングステンの流量と水素の量を少なくし
て、又減圧CVD法の内部の圧力を下げて成長さ
せるようにしている。
ポリシリコンを4000Å乃至5000Åと厚くして密着
の改善を計り、又CVD法で気相成長させたタン
グステンの塊が、基板に堆積して、粒子の大きい
タングステン膜にならないように、可能な限り六
弗化タングステンの流量と水素の量を少なくし
て、又減圧CVD法の内部の圧力を下げて成長さ
せるようにしている。
然しながら、ポリシリコンを厚く形成すること
は、工程的に不利であることの他にポリシリコン
の抵抗そのものが大きいという不都合があり、こ
れについていの改善が要望されている。
は、工程的に不利であることの他にポリシリコン
の抵抗そのものが大きいという不都合があり、こ
れについていの改善が要望されている。
(d) 発明の目的
本発明は、上記従来の欠点に鑑み、配線構造の
タングステンを鏡面にして、下地との密着性が優
れ、且つ低抵抗膜の製造方法を提供することを目
的とする。
タングステンを鏡面にして、下地との密着性が優
れ、且つ低抵抗膜の製造方法を提供することを目
的とする。
(e) 発明の構成
この目的は、本発明によれば、第１にタングス
テンシリサイド膜上にタングステン膜が積層され
た２層膜からなる配線層を有することを特徴とす
る半導体装置と、第２に基板に、減圧気相成長法
によりタングステンシリサイド膜を形成した後
に、該タングステンシリサイド表面上に、減圧気
相成長法により、タングステン膜を形成し、該タ
ングステンシリサイド膜及び該タングステン膜を
パターニングして、タングステンシリサイド膜と
タングステン膜の２層からなる配線層を形成する
ことを特徴とした半導体の製造方法を提供するこ
とによつて達成できる。
テンシリサイド膜上にタングステン膜が積層され
た２層膜からなる配線層を有することを特徴とす
る半導体装置と、第２に基板に、減圧気相成長法
によりタングステンシリサイド膜を形成した後
に、該タングステンシリサイド表面上に、減圧気
相成長法により、タングステン膜を形成し、該タ
ングステンシリサイド膜及び該タングステン膜を
パターニングして、タングステンシリサイド膜と
タングステン膜の２層からなる配線層を形成する
ことを特徴とした半導体の製造方法を提供するこ
とによつて達成できる。
(f) 発明の実施例
第２図に本発明の実施例を示す。図では、前述
のMOS.DRAMの場合を例にとつて、比較説明を
する。
のMOS.DRAMの場合を例にとつて、比較説明を
する。
シリコン基板上に生成された、１１はフイール
ド酸化物、１２は酸化シリコン、１３はポリシリ
コンＡである。
ド酸化物、１２は酸化シリコン、１３はポリシリ
コンＡである。
１４はトランスフアーゲートを形成するポリシ
リコンＢ、１５は酸化シリコン、１６はワード電
極のポリシリコンＢであり、１７はPSG、１８
はワード電極の取り出し線である。
リコンＢ、１５は酸化シリコン、１６はワード電
極のポリシリコンＢであり、１７はPSG、１８
はワード電極の取り出し線である。
本発明による、ビツト線の取り出し用配線は、
最初にシリコン基板上、または、酸化シリコン膜
上にタングステンシリサイド（WSi2）１９を下
地として形成し、続いてそのタングステンシリサ
イドの表面上にタングステン２０を形成し、更に
表面を酸化シリコン（図示せず）で保護する構造
となつている。
最初にシリコン基板上、または、酸化シリコン膜
上にタングステンシリサイド（WSi2）１９を下
地として形成し、続いてそのタングステンシリサ
イドの表面上にタングステン２０を形成し、更に
表面を酸化シリコン（図示せず）で保護する構造
となつている。
タングステンシリサイド（WSi2）膜１９は、
たとえば、弗化タングステン（WF6）とシラン
（SiH4）を用いた減圧気相成長法で行われ、タン
グステンシリサイド膜の電気抵抗が数Ω／□から
10Ω／□程度になる膜厚を形成する。
たとえば、弗化タングステン（WF6）とシラン
（SiH4）を用いた減圧気相成長法で行われ、タン
グステンシリサイド膜の電気抵抗が数Ω／□から
10Ω／□程度になる膜厚を形成する。
その後、タングステンシリサイド膜の表面に低
抵抗のタングステン膜２０を、たとえば、弗化タ
ングステン（WF6）と水素（H2）を用いた減圧
気相成長法で形成するが、タングステン膜の電気
抵抗は1Ω／□程度にする。
抵抗のタングステン膜２０を、たとえば、弗化タ
ングステン（WF6）と水素（H2）を用いた減圧
気相成長法で形成するが、タングステン膜の電気
抵抗は1Ω／□程度にする。
このような、製造工程で形成されたビツト線取
り出し配線構造は、タングステンの結晶粒子が適
度に小であり、密着性も極めて良好であつて、且
つ下地を浸食することがない。
り出し配線構造は、タングステンの結晶粒子が適
度に小であり、密着性も極めて良好であつて、且
つ下地を浸食することがない。
上記のような方法で低い電気抵抗を有し、且つ
密着性の良いタングステン膜は、本実施例に示す
ようなMOS.DRAMの高集積化に極めて有効であ
る。
密着性の良いタングステン膜は、本実施例に示す
ようなMOS.DRAMの高集積化に極めて有効であ
る。
（ｇ） 発明の効果
以上詳細に説明したように、本発明のタングス
テンシリサイドを下地としタングステンを上層と
した２層膜からなる配線構造は半導体装置の信頼
性を向上させると共に、IC高集積化に供し得る
という効果大なるものがある。
テンシリサイドを下地としタングステンを上層と
した２層膜からなる配線構造は半導体装置の信頼
性を向上させると共に、IC高集積化に供し得る
という効果大なるものがある。
第１図は、従来の半導体装置の断面図、第２図
は本発明にかかる半導体装置の断面図である。 図において、１，１１はフイールド酸化物、
２，１２は酸化シリコン、３，１３はポリシリコ
ンＡ、４，１４はポリシリコンＢ、５，１５は酸
化シリコン、６，１６はワード電極、７，１７は
PSG、８，１８はワード線取り出し電極、９は
ポリシリコン、１０，２０はタングステン膜、１
９はタングステンシリサイドである。
は本発明にかかる半導体装置の断面図である。 図において、１，１１はフイールド酸化物、
２，１２は酸化シリコン、３，１３はポリシリコ
ンＡ、４，１４はポリシリコンＢ、５，１５は酸
化シリコン、６，１６はワード電極、７，１７は
PSG、８，１８はワード線取り出し電極、９は
ポリシリコン、１０，２０はタングステン膜、１
９はタングステンシリサイドである。
Claims (1)
- 【特許請求の範囲】 １ タングステンシリサイド膜上にタングステン
膜が積層された２層膜からなる配線層を有するこ
とを特徴とする半導体装置。 ２ 基板に、減圧気相成長法によりタングステン
シリサイド膜を形成した後に、該タングステンシ
リサイド表面上に、減圧気相成長法により、タン
グステン膜を形成し、該タングステンシリサイド
膜及び該タングステン膜をパターニングして、タ
ングステンシリサイド膜とタングステン膜の２層
膜からなる配線層を形成することを特徴とした半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59059904A JPS60201649A (ja) | 1984-03-27 | 1984-03-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59059904A JPS60201649A (ja) | 1984-03-27 | 1984-03-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201649A JPS60201649A (ja) | 1985-10-12 |
| JPH0234169B2 true JPH0234169B2 (ja) | 1990-08-01 |
Family
ID=13126573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59059904A Granted JPS60201649A (ja) | 1984-03-27 | 1984-03-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201649A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084417A (en) * | 1989-01-06 | 1992-01-28 | International Business Machines Corporation | Method for selective deposition of refractory metals on silicon substrates and device formed thereby |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612754A (en) * | 1979-06-11 | 1981-02-07 | Gen Electric | Composite structure and method of forming same |
| JPS58138053A (ja) * | 1982-02-12 | 1983-08-16 | Nec Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-03-27 JP JP59059904A patent/JPS60201649A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612754A (en) * | 1979-06-11 | 1981-02-07 | Gen Electric | Composite structure and method of forming same |
| JPS58138053A (ja) * | 1982-02-12 | 1983-08-16 | Nec Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60201649A (ja) | 1985-10-12 |
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