JPH0233647A - Data processor - Google Patents

Abstract

PURPOSE:To give an access to each internal block at a high speed and to improve the performance of a data processor by separating data for each processor and performing the switch between the input and output lines via a selector. CONSTITUTION:The data fetched to a data buffer part 1 are sent to all bus gate parts 2 via the write lines of the internal data buses 5. Here it is decided based on the signal produced at a selector part 3 whether those data should be sent to the internal blocks 4 or not. Then the data are sent to each function block through the write line of an intra-block data bus 6. In a data access state, the data are fetched to the parts 2 from the blocks 4 via the read lines of the buses 6. Then the data on the parts 2 which are decided by the part 3 are sent to the part 1 through the read/write actions of the data buses 5. The load covering the part 1 through the parts 2 is decided, and these parts 1 and 2, and the parts 2 and blocks 4 can be simply separated from each other.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ処理装置、詳しくは、同装置の内部デ
ータバスに関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a data processing device, and more particularly to an internal data bus of the device.

従来の技術 従来のデータ処理装置の内部データバスは、双方向性で
あり、−本のラインに対して全ブロックの人力ゲートも
出力バッファも接続されている。BACKGROUND OF THE INVENTION The internal data bus of a conventional data processing device is bidirectional, and the human gates and output buffers of all blocks are connected to one line.

発明が解決しようとする課題 前記の様な構造では、内部データバスが多数のブロック
に接続されていたり、配線長が長（なると、極端に負荷
が重くなり、高速動作が困難である。また、容量分割に
よる高速化も容易でないという問題点を有していた。本
発明は上記従来の問題点を解決するもので、内部データ
バスの負荷を軽減し、高速動作を保証できる半導体装置
を提供することを目的とする。Problems to be Solved by the Invention In the structure described above, the internal data bus is connected to a large number of blocks, and the wiring length is long (as a result, the load becomes extremely heavy and high-speed operation is difficult. There was a problem in that it was not easy to increase the speed by dividing the capacity.The present invention solves the above conventional problems, and provides a semiconductor device that can reduce the load on the internal data bus and guarantee high-speed operation. The purpose is to

課題を解決するための手段 この問題点を解決するために、本発明はデータバスをブ
ロックごとに分離し、セレクターで入力ラインと出力ラ
インとに切り換える構造のデータ処理装置である。Means for Solving the Problems In order to solve this problem, the present invention provides a data processing device having a structure in which a data bus is separated into blocks and a selector is used to switch between input lines and output lines.

作用 この構成によって、負荷が極端に重くなるのを防ぎ、か
つ配線長が多少長（なっても容量分割が容易にできるた
め、ひとつのゲートに対する負荷を制限でき、高速動作
を保証することが可能である。Effect This configuration prevents the load from becoming extremely heavy, and even if the wiring length is somewhat long, the capacitance can be easily divided, so the load on one gate can be limited and high-speed operation can be guaranteed. It is.

実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は実施例データ処理装置の内部構成図
である。図中、１はデータの入出力を行うデータバスバ
ッファ部、２は内部データバスと各機能ブロックのデー
タバスの入出力を分配するバスゲート部、３はバスゲー
ト部のオン。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings. FIG. 1 is an internal configuration diagram of an embodiment data processing device. In the figure, 1 is a data bus buffer section that inputs and outputs data, 2 is a bus gate section that distributes input and output of the internal data bus and the data bus of each functional block, and 3 is an on state of the bus gate section.

オフを制御するセレクタ一部、４は内部機能ブロック、
５は内部データバス、６は各ブロックのデータバスであ
る。Part of the selector that controls off, 4 is an internal function block,
5 is an internal data bus, and 6 is a data bus for each block.

本実施例のデータ処理装置について、その動作を説明す
る。まず、第１図のデータバスバッファ部１に取り込ま
れたデータは各バスゲート部２の全てに内部データバス
５のライトラインを通して送出される。ここに取り込ま
れたデータは、セレクタ一部３で発生される信号により
内部機能ブロック４に送出するかどうか決定され、ブロ
ック内データバス６のライトラインを通して各機能ブロ
ックへ送出される。データ・アクセス時は逆に内部ブロ
ック４からブロック内データバス６のリードラインを通
してバスゲート部２に取り込まれ、セレクタ一部３で決
定したバスゲート部２のデータが内部データバス５のリ
ードラインを通してデータバスバッファ部１へ送出され
る。The operation of the data processing device of this embodiment will be explained. First, the data taken into the data bus buffer section 1 of FIG. 1 is sent to all of the bus gate sections 2 through the write line of the internal data bus 5. The data fetched here is determined whether to be sent to the internal functional block 4 by a signal generated by the selector section 3, and is sent to each functional block through the write line of the intra-block data bus 6. Conversely, when data is accessed, data is fetched from the internal block 4 to the bus gate section 2 through the read line of the intra-block data bus 6, and the data in the bus gate section 2 determined by the selector section 3 is passed through the read line of the internal data bus 5. It is sent to the data bus buffer section 1.

以上のように本実施例によれば、データバスバッファ部
１からバスゲート部２までの負荷を限定することが可能
である。また、ライトライン。As described above, according to this embodiment, it is possible to limit the load from the data bus buffer section 1 to the bus gate section 2. Also a light line.

ノードラインをそれぞれ別にして片方向のラインで形成
しであるため、データバスバッファ部１とゲート部２お
よびバスゲート部２と内部ブロック４の間を簡単に容量
分割できるので、高速に内部ブロックをアクセスするこ
とができる。Since the node lines are separated and formed as unidirectional lines, the capacity can be easily divided between the data bus buffer section 1 and the gate section 2, and between the bus gate section 2 and the internal block 4, so that the internal block can be divided at high speed. can be accessed.

なお上記実施例を階層的に内部ブロックの中で用いても
よい。Note that the above embodiments may be used hierarchically within internal blocks.

発明の詳細 な説明してきたように本発明のデータ処理装置によれば
、データバスを入力ラインと出力ラインとに分離し、ブ
ロックごとにバスゲート部を設けたことにより、高速に
各内部ブロックをアクセスすることのできる優れた半導
体装置を実現できる。As described in detail, according to the data processing device of the present invention, the data bus is separated into input lines and output lines, and a bus gate section is provided for each block, so that each internal block can be processed at high speed. It is possible to realize an excellent semiconductor device that can be accessed.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例データ処理装置の内部構造図
である。 １・・・・・・データバスバッファ部、２・・・・・・
バスゲート部、３・・・・・・セレクタ一部、４・・・
・・・内部ブロック、５・・・・・・内部データバス、
６・・・・・・ブロック内データバス。 代理人の氏名　弁理士　粟野重孝　ほか１名第１図FIG. 1 is an internal structural diagram of a data processing device according to an embodiment of the present invention. 1... Data bus buffer section, 2...
Bus gate section, 3... Part of selector, 4...
...Internal block, 5...Internal data bus,
6...Intra-block data bus. Name of agent: Patent attorney Shigetaka Awano and one other person Figure 1

Claims (1)

【特許請求の範囲】[Claims] データバスを、ブロックごとに分離し、セレクターで入
力ラインと出力ラインとに切り換えることを特徴とする
データ処理装置。A data processing device characterized by separating a data bus into blocks and switching between input lines and output lines using a selector.