JPH0233216A - Pulse delay circuit - Google Patents

Abstract

PURPOSE:To output a pulse with excellent reproducibility and an optional delay time by outputting a delay pulse taking an interval of a level of a pulse integration value till a prescribed level to be reduced through the integration of a signal with an opposite polarity to that of the pulse as the pulse width. CONSTITUTION:With a pulse output command signal S2 inputted to a switch 5, it is closed, an H level is latched by a latch circuit 6 and a voltage V3 is outputted. An AND circuit AND is set by the voltage V3 and an H level is outputted from an output terminal T0. Moreover, a switch 7 is closed by the voltage V3, a negative variable input voltage VS with opposite polarity to that of an input pulse q is inputted to an integration device 1 and the integration is started. When an integration voltage V1 exceeds a reference voltage Vref, a comparator 3 is reset and an output voltage V2 of a level converter 4 reaches '0'. Thus, the and circuit AND is reset, the output terminal T0 goes to an L level, the latch circuit 6 is reset and the voltage V2 reaches '0'.

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、パルス信号を遅延させるためのパルス遅延
回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a pulse delay circuit for delaying a pulse signal.

［従来の技術］ 従来、パルス信号を遅延させる場合、抵抗及びコンデン
サによる一次遅れフィルタによって出力タイミングを一
定時間遅らせるハードロジック回路方式と、内部のクロ
ックパルスに基づき任意の正確な時刻にパルスを遅延出
力するマイクロコンピュータ方式とがある。[Prior art] Conventionally, when delaying a pulse signal, there is a hard logic circuit method in which the output timing is delayed by a certain period of time using a first-order delay filter using a resistor and a capacitor, and another method in which the pulse is delayed and output at an arbitrary precise time based on an internal clock pulse. There is a microcomputer method.

［発明が解決しようとする課題］ ところが、ハードロジック回路方式では、任意の遅延時
間を設定するのが難しく、又、パルス幅の忠実な再現が
困難であった。[Problems to be Solved by the Invention] However, in the hard logic circuit system, it is difficult to set an arbitrary delay time, and it is also difficult to faithfully reproduce the pulse width.

一方、単にパルスの遅延の目的のためにマイクロコンピ
ュータ方式を採用するのはシステムとして不経済であっ
た。On the other hand, it would be uneconomical to employ a microcomputer system simply for the purpose of delaying pulses.

この発明は、上述した問題点をなくすためになされたも
のであり、簡単な回路構成でもって任意の遅延時間でか
つ再現性の優れたパルスを出力できるパルス遅延回路を
提供することを目的とする。This invention was made to eliminate the above-mentioned problems, and an object of the present invention is to provide a pulse delay circuit that can output pulses with an arbitrary delay time and excellent reproducibility with a simple circuit configuration. .

［課題を解決するための手段］ この発明のパルス遅延回路は、入力されたパルスを所望
の時間後に出力するパルス遅延回路であって、 入力されたパルスと、前記パルスと逆極性で前記パルス
入力後の所望のタイミングに入力される、パルス出力指
令信号とを加算して積分する積分器と、 積分器で積分された、もしくは積分されつつある積分値
が、パルス出力指令信号の積分によって所定のレベルに
低下したか否かを判定する比較器と、 前記パルス出力指令信号の出力時から、前記比較器でレ
ベル低下が判定されるまでの間をパルス幅とした遅延パ
ルスを出力するパルス出力手段と、を備えたことを特徴
とする。[Means for Solving the Problem] The pulse delay circuit of the present invention is a pulse delay circuit that outputs an input pulse after a desired time, and the pulse delay circuit outputs the input pulse after a desired time, and the pulse delay circuit outputs the input pulse with a polarity opposite to that of the input pulse. An integrator that adds and integrates the pulse output command signal that is input at a later desired timing, and an integral value that has been integrated or is being integrated by the integrator is integrated into a predetermined value by integrating the pulse output command signal. a comparator that determines whether or not the level has dropped to a certain level; and a pulse output means that outputs a delayed pulse whose pulse width is a period from when the pulse output command signal is output to when the comparator determines that the level has decreased. It is characterized by having the following.

［作用］ 上記構成によれば、パルスを入力すると、積分器で積分
されである値の積分値が保持される。その後の所定のタ
イミングにパルス出力指令信号を入力して前記積分器で
積分すると、該パルス出力指令信号が前記パルスと逆極
性のため、前記積分値は低下するようになる。この積分
値が比較器の判定により、所定のレベルまで低下したと
き、パルス出力手段によって、前記パルス出力指令信号
の出力時から比較器での判定までの間をパルス幅とした
遅延パルスが出力される。このパルス幅は、入力したパ
ルスの幅に対応するので、所望のタイミングに入力パル
スに対応する遅延パルスを出力できる。[Operation] According to the above configuration, when a pulse is input, the integral value is integrated by the integrator and is held. When a pulse output command signal is inputted at a subsequent predetermined timing and integrated by the integrator, the integrated value will decrease because the pulse output command signal has a polarity opposite to that of the pulse. When this integral value drops to a predetermined level as determined by the comparator, the pulse output means outputs a delayed pulse whose pulse width is the period from when the pulse output command signal is output to when the comparator makes the determination. Ru. Since this pulse width corresponds to the width of the input pulse, a delayed pulse corresponding to the input pulse can be output at a desired timing.

尚、パルス出力指令信号は、上記パルスの積分終了後で
はなく積分中に出力されても上述と同様に遅延パルスが
出力される。It should be noted that even if the pulse output command signal is output during the integration rather than after the integration of the pulses is completed, a delayed pulse is output in the same way as described above.

［実施例］ 第１図は、この発明のパルス遅延回路の１実施例を示す
回路図である。[Embodiment] FIG. 1 is a circuit diagram showing one embodiment of the pulse delay circuit of the present invention.

１は、積分器であり、この積分器１の反転入力端子には
、入力端子Ｔｉより入力された、電圧ＶｉのパルスＱ１
が抵抗Ｒ５を介して入力されるとともに、後述する可変
入力電圧Ｖｓが抵抗Ｒ１を介して入力される。積分器１
の非反転入力端子は抵抗Ｒ１で接地される。又、積分器
ｌの出力部と反転入力端子との間には、積分用のコンデ
ンサＣ０と、出力ホールド信号Ｓｔによりオン／オフす
るスイッチ２とが並列に接続される。1 is an integrator, and the inverting input terminal of this integrator 1 receives a pulse Q1 of voltage Vi input from the input terminal Ti.
is input through the resistor R5, and a variable input voltage Vs, which will be described later, is input through the resistor R1. Integrator 1
The non-inverting input terminal of is grounded through a resistor R1. Further, an integrating capacitor C0 and a switch 2 which is turned on/off by the output hold signal St are connected in parallel between the output part of the integrator l and the inverting input terminal.

３は、比較器であり、反転入力端子には、積分器１の出
力電圧ｖ１が入力され、比較器３の非反転入力端子には
、抵抗Ｒ４及びＲ６の分圧で得られた負の基準電圧Ｖ　
ｒｅｆが入力される。４は、レベル変換器であり、比較
器３の出力電圧を、後段のアンド回路ＡＮＤの入力電圧
に適したレベル値に変換する。3 is a comparator, the output voltage v1 of the integrator 1 is input to the inverting input terminal, and the negative reference obtained by dividing the voltage of the resistors R4 and R6 is input to the non-inverting input terminal of the comparator 3. Voltage V
ref is input. 4 is a level converter, which converts the output voltage of the comparator 3 into a level value suitable for the input voltage of the subsequent AND circuit AND.

５は、パルス出力指令信号Ｓ２により、オン／オフする
スイッチであり、６は、スイッチ５を介した正の電位を
ラッチするラッチ回路であり、このラッチ回路６のラッ
チ電圧は、前記アンド回路ＡＮＤの他方の入力端子に入
力されるとともに、スイッチ７の制御信号として送出さ
れる。スイッチ７の一方の接点には、可変抵抗Ｒ０で分
圧された負の電圧が印加されていて、このスイッチ７の
オンにより、他方の接点に導かれた電圧が前述した可変
入力電圧Ｖｓとして用いられる。アンド回路ＡＮＤの出
力部は出力端子ＴＯとなっている。5 is a switch that is turned on/off by the pulse output command signal S2, and 6 is a latch circuit that latches the positive potential via the switch 5. The latch voltage of this latch circuit 6 is determined by the AND circuit AND. The signal is input to the other input terminal of the switch 7, and is also sent out as a control signal for the switch 7. A negative voltage divided by a variable resistor R0 is applied to one contact of the switch 7, and when the switch 7 is turned on, the voltage led to the other contact is used as the variable input voltage Vs mentioned above. It will be done. The output part of the AND circuit AND is an output terminal TO.

次に上記回路の動作を第２図のタイムチャートを参照し
て説明する。Next, the operation of the above circuit will be explained with reference to the time chart of FIG.

時点ｔ、で出力ホールド信号Ｓｔが“Ｌ“から“Ｈ“に
切替わると、スイッチ２はオン状態からオフ状態となり
、積分器Ｉは、積分動作状態となる。又、時点ｔ１での
出力ホールド信号Ｓｔのレベル変化に同期して入力端子
Ｔｉに電圧Ｖｉで幅がτのパルスＱ、が入力される。こ
のとき、スイッチ７はオフの状態にあり、可変入力電圧
Ｖｓが入力されていないので、積分定数Ｒ１・Ｃ９で積
分が行なわれ、積分器ｌの出力電圧である積分電圧Ｖ、
は、直線的に負の電位に増大する。この積分電圧Ｖ１が
時点１１で基準電圧Ｖ　ｒｅｆを下回ったとき、比較器
３より“Ｈ”が出力され、このＨレベルがレベル変換器
４で所定のレベルの電圧■、に変換され、アンド回路Ａ
ＮＤの一方の入力端子に印加される。When the output hold signal St switches from "L" to "H" at time t, the switch 2 changes from the on state to the off state, and the integrator I enters the integrating operation state. Further, a pulse Q having a voltage Vi and a width τ is input to the input terminal Ti in synchronization with the level change of the output hold signal St at time t1. At this time, the switch 7 is in the off state and the variable input voltage Vs is not input, so integration is performed using the integration constant R1·C9, and the integrated voltage V, which is the output voltage of the integrator l,
increases linearly to negative potential. When this integrated voltage V1 becomes lower than the reference voltage V ref at time 11, the comparator 3 outputs "H", and this H level is converted to a predetermined level voltage by the level converter 4, and the AND circuit A
It is applied to one input terminal of ND.

さて、時点ｔ３で入力パルスＱ、がオフになると、積分
器１での積分は停止し、該積分器ｌはこのときの積分電
圧Ｖｘを保持する。Now, when the input pulse Q is turned off at time t3, the integration in the integrator 1 is stopped, and the integrator 1 holds the integrated voltage Vx at this time.

その後、パルス出力指令信号Ｓ２が入力されると、スイ
ッチ５はオンになり、Ｈレベルがラッチ回路６でラッチ
され、電圧Ｖ３として出力される。Thereafter, when the pulse output command signal S2 is input, the switch 5 is turned on, the H level is latched by the latch circuit 6, and is output as a voltage V3.

この電圧Ｖ３がアンド回路ＡＮＤの他方の入力端子に入
力されることにより、該アンド回路ＡＮＤはオンとなり
、出力端子ＴｏよりＨレベルが出力される。このアンド
回路ＡＮＤが上記のパルス出力手段に相当する。又、電
圧Ｖ３により、スイッチ７はオンとなり、積分器ｌに前
記入力パルスＱと逆極性である負の可変入力端子Ｖｓが
入力される。これにより、積分器１において、正の向き
に積分が開始され、積分電圧■、は、保持されていた電
圧ＶｘよりＯ電位に向けて直線的に増大する。By inputting this voltage V3 to the other input terminal of the AND circuit AND, the AND circuit AND is turned on, and an H level is output from the output terminal To. This AND circuit AND corresponds to the above-mentioned pulse output means. Further, the switch 7 is turned on by the voltage V3, and the negative variable input terminal Vs having the opposite polarity to the input pulse Q is input to the integrator 1. As a result, integration is started in the positive direction in the integrator 1, and the integrated voltage (2) increases linearly from the held voltage Vx toward the O potential.

時点ｔ、になると、積分電圧■、が基準電圧Ｖ　ｒｅｆ
を上回るので、このとき、比較器３は、オフ状態となっ
てＬレベルが出力されるので、レベル変換器４の出力電
圧Ｖ、もＯとなる。これにより、アンド回路ＡＮＤもオ
フ状態となり、出力端子ＴＯはＬレベルとなるとともに
、このＬレベルがラッチ回路６に送出されるので、ラッ
チ回路６はリセットされ、電圧■、は０となる。At time t, the integrated voltage ■ becomes the reference voltage V ref
At this time, the comparator 3 is turned off and outputs L level, so the output voltage V of the level converter 4 also becomes O. As a result, the AND circuit AND is also turned off, and the output terminal TO becomes an L level, and this L level is sent to the latch circuit 6, so the latch circuit 6 is reset and the voltage 2 becomes 0.

このように、出力ホールド信号Ｓｌの出力後にパルス出
力指令信号Ｓ２を出力すれば、このパルス出力指令信号
Ｓ２を出力した時点ｔ４より時点ｔ。In this way, if the pulse output command signal S2 is output after outputting the output hold signal Sl, the time t will change from the time t4 when the pulse output command signal S2 is output.

の期間τ°に出力パルスＱ、°が出力される。尚、パル
スＱ、の入力期間中にパルス出力指令信号Ｓｌが入力さ
れても上述と同一のパルス幅τ１゛の出力パルスが、出
力指令信号Ｓｌを与えた時点より出力される。The output pulse Q,° is output during the period τ°. Incidentally, even if the pulse output command signal Sl is input during the input period of the pulse Q, an output pulse having the same pulse width τ1'' as described above is output from the time when the output command signal Sl is applied.

上記の実施例では、　Ｖｉ　　＝　　Ｖｓ　　でＲＲ２
として入力パルスＱ１のパルス幅τ１にほぼ等しいパル
ス幅τ、°のパルスＱ１°を出力したが、可変抵抗Ｒ６
により可変入力端子Ｖｓの大きさを変更すれば、入力パ
ルス幅に一定の比率を乗じた幅の出力パルスを出力でき
る。In the above example, RR2 with Vi = Vs
A pulse Q1° with a pulse width τ,° approximately equal to the pulse width τ1 of the input pulse Q1 was output as shown in FIG.
By changing the size of the variable input terminal Vs, it is possible to output an output pulse having a width equal to the input pulse width multiplied by a certain ratio.

尚、上記の実施例でτ１＝τ、°とならなかったのは、
比較器３での動作を確実とするためにわずかに負電位の
基準電圧Ｖ　ｒｅｆを設定したためであって、積分器１
の待機電圧を０電位にとらず、正電圧側にすれば、積分
器１の振幅が拡大される分誤差は小さくなって改善され
る。In addition, in the above example, τ1 = τ, ° was not achieved because
This is because the reference voltage V ref is set at a slightly negative potential to ensure the operation of the comparator 3, and the integrator 1
If the standby voltage is not set to 0 potential but set to a positive voltage side, the error is reduced and improved by increasing the amplitude of the integrator 1.

第２図中、破線で示した波形は、パルス幅をτ。In FIG. 2, the waveform indicated by a broken line has a pulse width of τ.

の入力パルスＱｔに対するものであり、その場合には、
入力パルスＱ、のパルス幅に対応する、パルス幅τ、′
の出力パルスＱ、°が出力される。for the input pulse Qt, in which case,
The pulse width τ,′ corresponds to the pulse width of the input pulse Q,
An output pulse Q,° is output.

［発明の効果］ 以上説明したように、この発明は、パルスの積分値を、
パルスと逆極性の信号の積分により、所定のレベルに低
下するまでの間をパルス幅とした遅延パルスを出力する
ようにしたので、所望のタイミングに忠実なパルス幅の
遅延パルスを出力できる。[Effects of the Invention] As explained above, the present invention allows the integral value of a pulse to be
By integrating a signal with a polarity opposite to that of the pulse, a delayed pulse whose pulse width is the period until the pulse drops to a predetermined level is output, so that a delayed pulse with a pulse width faithful to the desired timing can be output.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明のパルス遅延回路の一実施例を示す回
路図、第２図は、第１図の回路における動作を示すタイ
ムチャートである。 １・・・積分器、２，５．７・・・スイッチ、３・・・
比較器、４・・・レベル変換器、６・・・ラッチ回路、
ＡＮＤ・・・アンド回路、Ｒｏ・・・可変抵抗。FIG. 1 is a circuit diagram showing an embodiment of the pulse delay circuit of the present invention, and FIG. 2 is a time chart showing the operation of the circuit of FIG. 1... Integrator, 2, 5.7... Switch, 3...
Comparator, 4... Level converter, 6... Latch circuit,
AND...AND circuit, Ro...variable resistance.

Claims (1)

【特許請求の範囲】[Claims] （１）入力されたパルスを所望の時間後に出力するパル
ス遅延回路であって、 入力されたパルスと、前記パルスと逆極性で前記パルス
入力後の所望のタイミングに入力される、パルス出力指
令信号とを加算して積分する積分器と、 積分器で積分された、もしくは積分されつつある積分値
が、パルス出力指令信号の積分によって所定のレベルに
低下したか否かを判定する比較器と、 前記パルス出力指令信号の出力時から、前記比較器でレ
ベル低下が判定されるまでの間をパルス幅とした遅延パ
ルスを出力するパルス出力手段と、を備えたことを特徴
とするパルス遅延回路。(1) A pulse delay circuit that outputs an input pulse after a desired time, the pulse output command signal being input at a desired timing after inputting the pulse with a polarity opposite to that of the input pulse. an integrator that adds and integrates the sum of the pulse output command signals; A pulse delay circuit comprising: pulse output means for outputting a delayed pulse whose pulse width is a period from when the pulse output command signal is output to when a level drop is determined by the comparator.