JPH023144A

JPH023144A - Semiconductor memory device

Info

Publication number: JPH023144A
Application number: JP63148810A
Authority: JP
Inventors: Isato Maesako; 前迫　勇人
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1988-06-15
Filing date: 1988-06-15
Publication date: 1990-01-08

Abstract

PURPOSE:To execute high speed transmitting by forming a transfer gate to be in a conductive condition when a comparing data signal is a first level and to transfer read data and an inverter to be in an active condition when it is a second level and to invert the read data. CONSTITUTION:When a comparing data signal phi1 connected between a reading data bus 2 and a comparing data bus 4 is a grounding electric potential level '0', data RD of the bus 2 pass through only a transfer gate 31 and are transferred to the comparing data bus 4 as they are. Besides, when the signal phi1 is a source potential level '1', the data RD are inverted and transferred to the comparing data bus 4 through only an inverter circuit 32. That is, when the data transferred to the comparing data bus 4 are CD, the relation of the comparing data signal phi1, the data RD and CD becomes like a truth figure, an exclusive OR operating function is performed and a passing gate circuit is satisfied with one stage, and the transferring time of the data can be shortened.

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリに関し、特にメモリセルから読出
されたデータをコンベアデータ信号と比較して処理する
機能を有する半導体メモリに関づる。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory, and more particularly to a semiconductor memory having a function of processing data read from a memory cell by comparing it with a conveyor data signal.

〔従来の技術〕[Conventional technology]

従来、この種の半導体メモリは、第３図に示すように、
リードデータバス２とコンベアデータバス４との間にコ
ンベア判定回路部３Ａを設けた構成となっており、デー
タ増幅器１分経由してメモリセルから読出されたデータ
をコンベアデータ信号Φ１と比較し、コンベアデータ信
号Φ１１３’接地電位レベルの時は読出されたデータを
そのまま出力し、コンベアデータ信号Φ１が電源電位レ
ベルの時は読出されたデータを反転して出力する排他的
論理和演算を行う機能をもっていた。Conventionally, this type of semiconductor memory, as shown in FIG.
It has a configuration in which a conveyor determination circuit section 3A is provided between the read data bus 2 and the conveyor data bus 4, and compares the data read from the memory cell via the data amplifier 1 minute with the conveyor data signal Φ1, When the conveyor data signal Φ113' is at the ground potential level, the read data is output as is, and when the conveyor data signal Φ1 is at the power supply potential level, the read data is inverted and output. there was.

コンベア判定回路部３Ａは、−例として第４図に示すよ
うに、ＮＯＲゲート、ＡＮＤゲート等の複数段のゲート
回路０２〜Ｇ４により構成されていた。As shown in FIG. 4 as an example, the conveyor determination circuit section 3A is composed of multiple stages of gate circuits 02 to G4 such as NOR gates and AND gates.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の半導体メモリは、コンベア判定回路部３
Ａが複数段のゲート回路で形成された排他的論理和演算
機能をもつ構成となっているので、入力信号をそのまま
出力端に伝達する場合でもこの複数段のゲート回路を通
過させるため、信号の伝達に時間がかかり高速化できな
いという欠点がある。The conventional semiconductor memory described above has a conveyor determination circuit section 3.
Since A is configured with an exclusive OR operation function formed by multiple stages of gate circuits, even when transmitting an input signal as it is to the output terminal, the signal is passed through these multiple stages of gate circuits. The drawback is that transmission takes time and cannot be made faster.

本発明の目的は高速化することができる半導体メモリを
提供することにある。An object of the present invention is to provide a semiconductor memory that can be increased in speed.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の半導体メモリは、リードデータバスと、このリ
ードデータバスからの信号とコンベアデータ信号との排
他的論理和演算を行い出力するコンベア判定回路部と、
このコンベア判定回路部の出力信号を伝達するコンベア
データバスとを有する半導体メモリにおいて、前記コン
ベア判定回路部が、ドレインを前記コンベアデータバス
と接続し前記コンベアデータ信号が第１のレベルのとき
に導通状態となる第１のトランジスタと、ドレインを前
記第１のトランジスタのソースと接続しソースを電源供
給端子と接続しゲートを前記り−ドデータバスと接続す
る第２のトランジスタとを備え、前記第１のトランジス
タが導通状態のときに前記リードデータバスの信号を反
転して前記コンベアデータバスへ伝達するインバータ回
路と、前記リードデータバスと前記コンベアデータバス
との間に接続され前記コンベアデータ信号が第２のレベ
ルのときに導通状態となって前記リードデータバスの信
号を前記コンベアデータバスへ伝達するトランスファゲ
ートとを備えて構成される。The semiconductor memory of the present invention includes a read data bus, a conveyor determination circuit unit that performs an exclusive OR operation on a signal from the read data bus and a conveyor data signal, and outputs the result.
In the semiconductor memory having a conveyor data bus for transmitting an output signal of the conveyor determination circuit, the conveyor determination circuit connects a drain to the conveyor data bus and becomes conductive when the conveyor data signal is at a first level. a first transistor whose drain is connected to the source of the first transistor, whose source is connected to the power supply terminal, and whose gate is connected to the read data bus; an inverter circuit that inverts the signal of the read data bus and transmits it to the conveyor data bus when the transistor is in a conductive state; and a transfer gate that becomes conductive when the read data bus signal is at the level of , and transmits the signal of the read data bus to the conveyor data bus.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of the present invention.

メモリセルから読出されたデータ（ＲＤ）はデータ増幅
器１を介してリードデータバス２に伝達され、コンベア
判定回路部３に入力される。Data (RD) read from the memory cells is transmitted to the read data bus 2 via the data amplifier 1 and input to the conveyor determination circuit section 3.

コンベア判定回路部３は、Ｎチャネル及びＰチャネルの
トランジスタＱｌ、Ｑ２を備え、リードデータバス２と
コンベアデータバス４との間に接続されてコンベアデー
タ信号Φｌが接地電位レベルのときに導通状態となって
リードデータバス２に伝達されたデータＲＤをコンベア
データバス４へ伝達するトランスファゲート３１と、コ
ンベアデータバス４と接続しコンベアデータ信号Φｌが
電源電位レベルのときに導通状態となるＮチャネル及び
ＰチャネルのトランジスタＱｌｌ、Ｑ１２とドレインを
それぞれトランジスタＱｔｔ、　Ｑ１２のソースと接続
しソースをそれぞれ第１の電源供給端子及び第２の電源
供給端子（接地電位端子）と接続しゲートを共にリード
データバス２と接続したＮチャネル及びＰチャネルのト
ランジスタＱ２１゜Ｑ２２とを備え、トランジスタＱ１
１１Ｑ１２が導通状態のときにリードデータバス２に伝
達されたデータＲＤを反転してコンベアデータバス４へ
伝達するインバータ回路３２とを含んだ構成となってい
る。The conveyor determination circuit section 3 includes N-channel and P-channel transistors Ql and Q2, is connected between the read data bus 2 and the conveyor data bus 4, and is in a conductive state when the conveyor data signal Φl is at the ground potential level. A transfer gate 31 transmits the data RD transmitted to the read data bus 2 to the conveyor data bus 4, and an N channel and The drains of P-channel transistors Qll and Q12 are connected to the sources of transistors Qtt and Q12, respectively, the sources are connected to the first power supply terminal and the second power supply terminal (ground potential terminal), respectively, and the gates are connected to a read data bus. 2 and N-channel and P-channel transistors Q21 and Q22 connected to the transistor Q1.
The configuration includes an inverter circuit 32 that inverts data RD transmitted to the read data bus 2 when 11Q12 is in a conductive state and transmits the inverted data to the conveyor data bus 4.

インバータ３３は、コンベアデータ信号Φ１が接地電位
レベルのときトランスファゲート３１のトランジスタＱ
１をトランジスタＱ２と共に４１ｍ状態とし、コンベア
データ信号Φｌが電源電位レベルのときインバータ回路
３２のトランジスタＱ１２をトランジスタＱｔ＋と共に
導通状態とするく７のである。Inverter 33 connects transistor Q of transfer gate 31 when conveyor data signal Φ1 is at ground potential level.
1 and the transistor Q2, and when the conveyor data signal Φl is at the power supply potential level, the transistor Q12 of the inverter circuit 32 is made conductive together with the transistor Qt+.

このように、コンベアデータ信号Φ１が接地電位レベル
（論理値″“Ｏ°′とする）のときはデータＲＤはトラ
ンスファゲート３１のみを通過してそのままコンベアデ
ータバス４へ伝達され、電源電位レベル（論理値°°１
°°とする）のときはデータＲＤはインバータ回路３２
のみを介して反転してコンベアデータバス４へ伝達され
る。即ち、コンベアデータバス４へ伝達されるデータを
ＣＤとすると、コンベアデータ信号Φ１及びデータＲＤ
。In this way, when the conveyor data signal Φ1 is at the ground potential level (logical value "O°'), the data RD passes only through the transfer gate 31 and is transmitted as it is to the conveyor data bus 4, and the power supply potential level ( logical value °°1
°°), data RD is inverter circuit 32
The data is inverted and transmitted to the conveyor data bus 4 via only the data bus 4. That is, if the data transmitted to the conveyor data bus 4 is CD, the conveyor data signal Φ1 and the data RD
.

ＣＤの関係は第２図に示された真理値図のようになり、
排他的論理和演算機能をはなすと共に、通過するゲート
回路は一段で済み、データの伝達時間を短縮することが
できる。The CD relationship looks like the truth diagram shown in Figure 2,
In addition to performing an exclusive OR operation function, only one stage of gate circuit is required to pass through, and data transmission time can be shortened.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、コンベア判定回路部を、
コンベアデータ信号が第１のレベルのときに導通状態と
なって読出されたデータをそのまま伝達するトランスフ
ァゲートと、コンベアデータ信号が第２のレベルのとき
に動作状悪となって請出されたデータを反転して伝達す
るインバータ回路とを備えた構成とすることにより、読
出されたデータが通過するゲート回路が一段で済むので
、データの伝達時間を短縮することができ、高速化をは
かることができる効果がある。As explained above, the present invention provides a conveyor determination circuit section that
A transfer gate becomes conductive when the conveyor data signal is at the first level and transmits the read data as it is, and a transfer gate that is malfunctioning and reads out the data when the conveyor data signal is at the second level. By adopting a configuration that includes an inverter circuit that inverts and transmits the data, only one gate circuit is required through which the read data passes, so the data transmission time can be shortened and the speed can be increased. There is an effect that can be achieved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例の回路図、第２図は第１図に
示された実施例の動作を説明するための真理値図、第３
図及び第４図はそれぞれ従来の半導体メモリの一例を示
す回路図及び部分詳細回路図である。１・・・データ増幅器、２・・・リードデータバス、３
．３Ａ・・・コンベア判定回路部、４・・・コンベアデ
ータバス、５・・・データ出力バッファ、３１・・・ト
ランスファゲート、３２・・・インバータ回路、３３・
・・インバータ、Ｇ１−Ｇ４・・・ゲート回路、Ｑ＋Ｑ
２・Ｑ＋＋・Ｑ１０．　Ｑ２１．　Ｑ２２・・・トラン
ジスタ。FIG. 1 is a circuit diagram of an embodiment of the present invention, FIG. 2 is a truth diagram for explaining the operation of the embodiment shown in FIG. 1, and FIG.
4 are a circuit diagram and a partially detailed circuit diagram showing an example of a conventional semiconductor memory, respectively. 1...Data amplifier, 2...Read data bus, 3
．． 3A... Conveyor determination circuit section, 4... Conveyor data bus, 5... Data output buffer, 31... Transfer gate, 32... Inverter circuit, 33...
...Inverter, G1-G4...Gate circuit, Q+Q
2・Q++・Q10. Q21. Q22...Transistor.

Claims

【特許請求の範囲】[Claims]

　リードデータバスと、このリードデータバスからの信
号とコンベアデータ信号との排他的論理和演算を行い出
力するコンベア判定回路部と、このコンベア判定回路部
の出力信号を伝達するコンベアデータバスとを有する半
導体メモリにおいて、前記コンベア判定回路部が、ドレ
インを前記コンベアデータバスと接続し前記コンベアデ
ータ信号が第１のレベルのときに導通状態となる第１の
トランジスタと、ドレインを前記第１のトランジスタの
ソースと接続しソースを電源供給端子と接続しゲートを
前記リードデータバスと接続する第２のトランジスタと
を備え、前記第１のトランジスタが導通状態のときに前
記リードデータバスの信号を反転して前記コンベアデー
タバスへ伝達するインバータ回路と、前記リードデータ
バスと前記コンベアデータバスとの間に接続され前記コ
ンベアデータ信号が第２のレベルのときに導通状態とな
って前記リードデータバスの信号を前記コンベアデータ
バスへ伝達するトランスファゲートとを備えて構成され
たことを特徴とする半導体メモリ。It has a read data bus, a conveyor judgment circuit section that performs an exclusive OR operation on a signal from the read data bus and a conveyor data signal, and outputs the result, and a conveyor data bus that transmits the output signal of the conveyor judgment circuit section. In the semiconductor memory, the conveyor determination circuit unit includes a first transistor whose drain is connected to the conveyor data bus and becomes conductive when the conveyor data signal is at a first level, and a drain of the first transistor. a second transistor connected to the source, the source connected to the power supply terminal, and the gate connected to the read data bus; the second transistor inverts the signal of the read data bus when the first transistor is conductive; an inverter circuit for transmitting data to the conveyor data bus; and an inverter circuit connected between the read data bus and the conveyor data bus, which becomes conductive when the conveyor data signal is at a second level and transmits the signal of the read data bus. A semiconductor memory comprising: a transfer gate for transmitting data to the conveyor data bus.