JPH02311035A - Network synchronizing system for basic interface - Google Patents

Abstract

PURPOSE:To attain priority selection and to ensure the switching between network synchronization clock and system clock when plural trunk lines are activated by providing a speech path witching section and a network synchronization clock extraction section or the like. CONSTITUTION:When an ISDN basic interface trunk line circuit (BICOT) is not used, the system clock (SCLK) of the speech path switching section (SPE) is used as a time division switch highway (HW) clock. Moreover, when the BICOT is used, a signal from an ISDN line network is converted into a T point interface via a device DSU and fed to the BICOT. Then the network synchronization clock extraction section (BCLK) extracts the network synchronization clock signal and the clock signal extracted by the BCLK is used as the HW clock via a clock changeover switch SW and the signal line CLK. Thus, when plural trunk lines are activated, the priority selection is attained and the network synchronization clock and the system clock are surely switched.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＩＳＤＮ基本インタフェース回路を収容した装
置のクロックをＩＳＤＮ網のクロックに同期させる回路
に係るもので。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a circuit for synchronizing the clock of a device containing an ISDN basic interface circuit with the clock of an ISDN network.

特にディジタル形構内交換装置やボタン電話に好適な基
本インタフェース回路の網同期に関するものである。In particular, it relates to network synchronization of basic interface circuits suitable for digital private branch exchanges and key telephones.

（従来の技術） 従来の電話回線は通話だけを目的としたアナログ回線で
あり。(Prior art) Conventional telephone lines are analog lines intended only for making calls.

網側のクロックを必要としなかった。又一部にはディジ
タル専用線を収容している装置もあるが、これら伝送方
式は通信に関係なく常に同期用クロックを発生している
ため特定回線のクロック信号を固定的に使用することで
実使用上の問題はなかった。No network clock was required. Additionally, some equipment accommodates digital dedicated lines, but since these transmission systems always generate synchronization clocks regardless of communication, they cannot be implemented by fixedly using the clock signal of a specific line. There were no problems in use.

（ＩＳＤＮ基本インタフェースは活性中のみ同期用クー
ツクの抽出が可能で、非活性中は不可） （発明が解決しようとする課題） 従来の電話回線は通話だけを目的としたアナログ回線で
あり。(The ISDN basic interface is capable of extracting synchronization clocks only when it is active, and not when it is inactive.) (Problem to be solved by the invention) Conventional telephone lines are analog lines intended only for phone calls.

網側のクロックを必要としなかった。又一部にはディジ
タル専用線を収容している装置もあるが、これらは接続
している時は常にクロックを発生しているため特定回線
のクロックを固定的に網同期用クロックとして使用する
ことが出来たが、ＩＳＤＮ基本インタフェース局線回路
においては回線が活性化された状態（使用中）のみ網同
期用クロックの抽出が可能で、非活性化状態（未使用）
では上記りｌｆｆ７りの抽出は不可能であった。No network clock was required. Also, some equipment accommodates digital dedicated lines, but since these always generate a clock when connected, the clock of the specific line must be used as the network synchronization clock. However, in the ISDN basic interface station line circuit, the network synchronization clock can be extracted only when the line is activated (in use), and when the line is inactive (unused).
Therefore, it was impossible to extract lff7 as described above.

回線として常に活性化されている回線を選択する必要が
あると共に、全ての回線が非活性状態の場合は自装置内
のシステムクロックへ切替えることにある。It is necessary to select a line that is always activated as the line, and if all lines are inactive, it is necessary to switch to the system clock within the own device.

（課題を解決するための手段） （１）　　ＩＳＤＮ基本インタフェース局線回路毎に活
性状態か非活性状態かの識別及び同期用クロック抽出機
能を備え、同期用クロックの出力はゲート回路を経由し
て全ての基本インタフェース局線回路を複式接続し活性
状態の基本インタフェース局線回路より優先選択された
回路のゲート回路だけを働らかせることにより達成され
る。(Means for solving the problem) (1) Each ISDN basic interface station line circuit is equipped with a function to identify whether it is in an active state or an inactive state and to extract a synchronization clock, and the synchronization clock is output via a gate circuit. This is achieved by connecting all the basic interface station line circuits in duplicate and operating only the gate circuit of the circuit selected with priority over the active basic interface station line circuit.

（２）　　優先選択された回路のゲート回路復旧制御を
該回路の活性状態から非活性状態へ移行した事により行
う。(2) Perform gate circuit recovery control for the circuit that has been prioritized and selected by shifting the circuit from an active state to an inactive state.

（３）優先選択順位を予め回路番号順位等で決めておく
ことにより、複数回路が同時に活性状態となった場合（
複数回路が活性状態にあり、優先選択されている回路が
非活性状態へ移行した場合も含む）活性状態にある回路
より１回路を容易に選択出来る。(3) By determining the priority selection order in advance based on the circuit number order, etc., if multiple circuits become active at the same time (
One circuit can be easily selected from among the circuits in the active state (including cases where a plurality of circuits are in the active state and the preferentially selected circuit shifts to the inactive state).

（４）上記により抽出された網同期用クロック出力とＰ
ＡＢＸ内のシステムクロック出力とを切替回路により結
び、網同期用クロック出力が有る場合は該クロックを、
又網同期用クロック出力が無い場合はＰＡＢＸ内のシス
テムクロックを夫々同期クロックとすべく切替回路を制
御してクロック供給することで達成される。(4) Network synchronization clock output extracted above and P
Connect the system clock output in the ABX with a switching circuit, and if there is a clock output for network synchronization, connect the clock to the
If there is no clock output for network synchronization, this can be achieved by controlling switching circuits and supplying clocks so that the system clocks in the PABXs can be respectively synchronized clocks.

（作用） （１）ＩＳＤＮ基本インタフェースの各種信号規約はＣ
ＣＩＴＴ勧告。(Function) (1) The various signal regulations of the ISDN basic interface are C
CITT recommendation.

ＴＴＣ標準を踏え、ＮＴＴより発行されている技術資料
（ＩＮＳネットサービスインタフェース仕様書）等で規
定されており。Based on TTC standards, it is specified in technical documents (INS Net Service Interface Specifications) published by NTT.

基本インタフェース局線回路での活性状態が非活性状態
かの識別及び同期用クロック抽出機能は既に市販されて
いるＬＳＩ（一般に基本インタフェースレイヤ１用ＬＳ
Ｉと言われている）が準えているのでこれらを使用する
ことで技術的な問題はない。又、同期用出力のゲート回
路は汎用ＩＣにより充分であり、これらの出力を複式接
続するためには上記ゲート回路用ＩＣにオープンコレク
ターと一般に言われている物を使用することで可能であ
る。The function of identifying whether the active state is inactive in the basic interface station line circuit and extracting the clock for synchronization is implemented using LSIs that are already commercially available (generally LS for basic interface layer 1).
There is no technical problem in using these, as they have been prepared. Further, a general-purpose IC is sufficient for the gate circuit for the synchronization output, and it is possible to connect these outputs in multiple ways by using what is generally called an open collector for the gate circuit IC.

尚、優先選択する手段についてはラッチ機能を持ったＩ
Ｃを７−ケノス制御するか、ソフト的に制御することで
容易に優先選択機能を満足することが出来る。In addition, as for the means of preferential selection, I
The priority selection function can be easily satisfied by controlling C by 7-kenos or by controlling it by software.

（２）基本インタフェース局線回路は活性状態（使用中
）のみ網同期用クロックの抽出が可能であるため、優先
選択された記憶の解除（復旧）は該回路が活性状態から
非活性状態へ移行した事で満足する。(2) Since the basic interface station line circuit can extract the network synchronization clock only when it is active (in use), the release (recovery) of the priority selected memory requires the circuit to move from the active state to the inactive state. I'm satisfied with what I did.

（３）選択に優先順位を予め付けておくことにより、同
時に複数回路が活性状態となった場合、その中より１つ
だけを確実に選択することが出来る。(3) By prioritizing selection in advance, when multiple circuits become active at the same time, it is possible to reliably select only one of them.

（４）網同期用クロック出力の有無監視は、汎用ＩＣと
して広く使用されているリトリガブルモノステーブルマ
ルチバイブレーク（例７４ＨＣ１２３）と外部に接続す
るタイミング容量の組合せで確実に行うことが出来、そ
の出力を汎用ゲート回路ＩＣと粗合せることで網同期用
りＯツクとシステムクロックとの切替も確実に行うこと
が出来る。(4) The presence or absence of network synchronization clock output can be reliably monitored by a combination of a retriggerable monostable multi-by-break (e.g. 74HC123), which is widely used as a general-purpose IC, and a timing capacitor connected to the outside. By roughly matching the output with the general-purpose gate circuit IC, it is possible to reliably switch between the network synchronization clock and the system clock.

（実施例） 以下１本発明の一実施例を第１図〜第５図により説明す
る。(Example) An example of the present invention will be described below with reference to FIGS. 1 to 5.

ＩＳＤＮ回線へ接続するＰＢＸにおいては、網側よりの
ディジタル信号を時分割スイッチを経由してＰＢＸの端
末へ伝送するため９時分割スイッチのクロックを網側の
クロックに同期させる必要があり、そのシステム構成を
第１図に示した。In a PBX connected to an ISDN line, in order to transmit digital signals from the network side to the PBX terminal via a time division switch, it is necessary to synchronize the clock of the time division switch with the clock on the network side. The configuration is shown in Figure 1.

第１図を基に本発明の概念を以下に説明する。The concept of the present invention will be explained below based on FIG.

先ずＩＳＤＮ基本インタフェース局線回路（以下ＢＩＣ
ＯＴと言う）が使用されていない場合は９通話路スイッ
チ部（以下ＳＰＥと言つ）のシステムクロック（以下５
ＣＬＫと言う）を時分割スイッチハイウェイ（以下ＨＷ
と言う）用クロックとして使用し。First, the ISDN basic interface station line circuit (hereinafter referred to as BIC)
If the system clock (hereinafter referred to as OT) is not used, the system clock (hereinafter referred to as 5
(referred to as CLK) to time-division switch highway (referred to as HW
) used as a clock.

ライン回路（以下ＬＣと言う）を通して電話機置を通話
路スイッチ部（以下ＳＰＥと言う）へ接続している。The telephone equipment is connected to a speech path switch section (hereinafter referred to as SPE) through a line circuit (hereinafter referred to as LC).

ＢＩＣＯＴを使用する場合（電話機置よＩＪＩＳＤＮ回
線へ発信する場合又はＩＳＤＮ回線より着信状態となっ
た場合）、ＩＳＤＮ回線網よりの信号はＣＣＩＴＴ勧告
のＴ点インタフェスに変換するための装置（以下Ｄ　Ｓ
　Ｕと言う）を経て７点インタフェースに変換されＢＩ
ＣＯＴへ送られ、ＢＩＣＯＴ内では網同期のクロック抽
出部（以下ＢＣＬＫと言う）にて網同期用クロック信号
を抽出すると共にＳＰＢ内のクロック切替スイッチ（以
下ｓｗと言う）を働らかせりｌ：ｌ、り信号線ＣＬＫを
通してＨＷ用フクロツクしてＢＣＬＫで抽出したクロッ
ク信号を使用する。When using BICOT (when a telephone device makes a call to an IJISDN line, or when a call is received from an ISDN line), the signal from the ISDN line is converted to a T-point interface (hereinafter referred to as D) as recommended by the CCITT. S
BI) is converted into a 7-point interface via
The signal is sent to COT, and within BICOT, a network synchronization clock extraction unit (hereinafter referred to as BCLK) extracts a clock signal for network synchronization, and also activates a clock changeover switch (hereinafter referred to as SW) in SPB. 1, a clock signal extracted from BCLK is used as a HW clock through signal line CLK.

第２図は第１図ＢＩＣＯＴ内のＢＣＬＫ部概念を示した
ブロック図でＴ点インタフェースよりのＩＳＤＮ信号を
ＩＳＤＮ基本イ／タフエースレイヤ１制御用ＬＳＩ（以
下Ｌｌと言う）によりＨＷへの信号と制御するためのデ
ータ（以下ＤＡＴと言う）及び網同期用クロック信号（
以下ＮＣＬＫと言う）を識別して夫々出力する。Figure 2 is a block diagram showing the concept of the BCLK section in the BICOT shown in Figure 1. The ISDN signal from the T-point interface is transmitted as a signal to the HW by the ISDN basic interface/interface layer 1 control LSI (hereinafter referred to as Ll). Control data (hereinafter referred to as DAT) and network synchronization clock signal (
(hereinafter referred to as NCLK) and outputs them respectively.

（ＩＳＤＮ基本インタフェースレイヤ１制御用ＬＳＩと
しては既に市販されており、その機能は公知であるので
その機能説明は省略する。） ＤＡＴは制御部ＣＮＴでさらに判読されＢＩＣＯＴが使
用中（以下使用中を活性状態、未使用中を非活性状態と
言う）となれば活性状態信号線（以下ＢＹと言う）へ活
性状態信号を送出する。(The ISDN basic interface layer 1 control LSI is already commercially available, and its functions are well known, so a description of its functions will be omitted.) The DAT is further read by the control unit CNT and is used by BICOT. When it is in an active state (unused state is referred to as an inactive state), an active state signal is sent to an active state signal line (hereinafter referred to as BY).

クロック抽出制御部（以下ＣＬＫＣと言う）はＢＹより
の活性状態表示用信号により、他に既にＮＣＬＫを抽出
しているＢＩＣＯＴが無いかを識別し、無ければ自ＣＬ
ＫＣを働らかせＮＣＬＫをクロアク信号線ＣＬＫへ送出
すると共に他のＢＩＣＯＴに対してＮＣＬＫを抽出済み
であることを知らせる。The clock extraction control unit (hereinafter referred to as CLKC) uses the activation state display signal from BY to identify whether there is any other BICOT that has already extracted NCLK, and if there is not, the own CL
It activates KC and sends NCLK to the clock signal line CLK, and notifies other BICOTS that NCLK has been extracted.

第３図は第２図をさらに具体化した一実施例でＢ　Ｉ　
ＣＯＴ　２回路の例を示す。又第４図は第３図の動作を
示すタイムチャートで。Figure 3 is an example that further embodies Figure 2.
An example of a COT 2 circuit is shown. Also, FIG. 4 is a time chart showing the operation of FIG. 3.

以下第３図と第４図により機能及び動作を説明１−る。The functions and operations will be explained below with reference to FIGS. 3 and 4.

Ｓｏ＋　８１１８Ｂは選択優先順位を決めるためのシー
ケンス制御用信号線で＋ＳＯは４０選択信号線、Ｓ１は
ＡＩ選択信号線＋Ｓｇは選択終了信号線を示し、夫々第
４図に示す様に常時一定間隔でＨレベル、Ｌレベルを繰
返している。令弟４図に示すタイミングでＡｏ、４１回
路共に活性化されたとすると、ＢＹは２回路共にＨレベ
ルとなる。従って７リツプフロ、ブＦＦｏ（以下ＦＦｏ
と言う）の入力りはＨレベルとなる。この状態で第４図
タイミングでｓｇがＨレベルとなるとＦＦＯはＣＫ端子
のＬレベルからＨレベルへの立上り変化で入力Ｄ（Ｈレ
ベル）を読込み出力ＱをＨレベルとすると共に、入力り
がＬレベルへ移行するまでＨレベルを継続する。この時
点よりＦＦｌのクリヤ端子ＣＬは■（レベルとなり、Ｆ
ＦＩ入力りのレベルを読込み可能状態となる（４０．１
゜回路共に共通の動作）、この時点ＦＦ＋、ｚの出力Ｑ
は共にＬレベルであり、０３出力はＨレベルである。従
ってＯＲゲートＧの出力はＨレベルとなっている。So+ 8118B is a sequence control signal line for determining selection priority, +SO is a 40 selection signal line, S1 is an AI selection signal line + Sg is a selection end signal line, and they are always connected at regular intervals as shown in Figure 4. The H level and L level are repeated. If both Ao and 41 circuits are activated at the timing shown in Figure 4, BY becomes H level in both circuits. Therefore, 7 lips flow, bu FFo (hereinafter FFo
) input is at H level. In this state, when sg becomes H level at the timing in Figure 4, the FFO reads input D (H level) with the rising change of the CK terminal from L level to H level, sets the output Q to H level, and the input signal goes to L level. Continue at H level until you move to level H. From this point on, the clear terminal CL of FFl becomes level ■ (F
The FI input level can be read (40.1
゜Common operation for both circuits), at this point the output Q of FF+, z
are both at L level, and the 03 output is at H level. Therefore, the output of OR gate G is at H level.

この状態でＳｏがＨレベルとなるとＦＦＩのＣＫ端子も
Ｈレベルとなりその立上り時点でＧｌの出力レベルをＦ
ＦＩは読込み、　ＦＦＩの出力ＱはＨレベルとなりＧ３
出力をＬレベルとしＡＯ，１回路共にＧｌの入力をＬレ
ベルとすることでＡＩのＦＦＩの入力りをＬレベルへ固
定してしまう。従ってＳＯの次にＳｌがＨレベルとなっ
ても扁１回路のＦＦＩの出力はＨレベルとならない。（
複数同時活性化された時の優先選択部分のシーケンス）
従って屋０のみが選択された。次いでＳｇが１ルベルと
なるとＦＦｚのＣＫがＨＬ／ヘルに立上る時点０回路Ｆ
Ｆ、の出力Ｑ（Ｈレベル）をＡＯＦ　Ｆ　２は読込みそ
の出力Ｑを１（レベルとする。（ＡＩＦＦ２の入力りは
ＬレベルであるのでＡＩのＦＦ２は変化なし）ここでＡ
　ＯＧ　１ゲートの出力は再びＨレベルとなり以降８０
．ＳＥが１４レベルに変化してもＡＯのＦＦＩ、ＦＦ２
の出力はＨレベルを継続する。（屋１はＬレベルのまま
変化なし）従ってＡ　ＯＧ４ゲートの入力は２人力共に
Ｈレベルとなったためその出力をＬレベルとすることで
０２ゲートを動作させＧ２の入力変化をそのまま出力へ
伝える状態となる。つまりＡ０回路のレイヤＩＬｓＩで
抽出した網同期用クロック信号ＮＣＬＫがクロック信号
としてＣＬＫへ送出される。ここでＡ１回路のレイヤｌ
ＬＳＩより網同期用クロツクがＮＣＬＫとして出力され
ていても＆１０２ゲートはＯＦＦ状態でありＣＬＫへは
出力されない（従って同期用クロックを１回路より優先
選択したこととなる）次にこの状態でＡＯが非活性状態
となった場合に＆ｌのＮＣＬＫがクロック信号としてＣ
ＬＫへ出力される動作について説明す上記状態より第４
図に示すタイミングでＢＩＣＯＴ４０が非活性となると
その時点でＡＯＢＹはＬレベルとなる。次いでＳＥがＨ
レベルとなると、ＡＯ，ＦＦｏはＣＫのＨレベルへの立
上す時点で入力りのＬレベルを読込みその出力ＱをＬレ
ベルへ反転させる。In this state, when So goes to H level, the CK terminal of FFI also goes to H level, and at the time of rising, the output level of Gl is changed to F.
FI is read, FFI output Q becomes H level and G3
By setting the output to L level and setting the input of Gl to both AO and 1 circuit to L level, the input of AI's FFI is fixed to L level. Therefore, even if Sl goes to H level after SO, the output of FFI of the flat circuit 1 does not go to H level. (
Sequence of priority selection part when multiple are activated simultaneously)
Therefore, only ya0 was selected. Next, when Sg becomes 1 level, the time point when CK of FFz rises to HL/HEL is 0 circuit F.
AOF F2 reads the output Q (H level) of F, and sets the output Q to 1 (level). (Since the input of AIFF2 is L level, AI's FF2 does not change.) Here, A
The output of OG 1 gate becomes H level again and after 80
．． Even if SE changes to level 14, AO's FFI, FF2
The output continues at H level. (Y1 remains at L level and unchanged) Therefore, both inputs of A OG4 gate became H level, so by setting its output to L level, 02 gate is operated and the input change of G2 is directly transmitted to the output. becomes. That is, the network synchronization clock signal NCLK extracted by layer ILsI of the A0 circuit is sent to CLK as a clock signal. Here, layer l of A1 circuit
Even if the network synchronization clock is output from the LSI as NCLK, the &102 gate is in the OFF state and is not output to CLK (therefore, the synchronization clock is selected with priority over one circuit).Next, in this state, the AO is disabled. When activated, NCLK of &l is used as a clock signal.
From the above state explaining the operation output to LK, the fourth
When BICOT 40 becomes inactive at the timing shown in the figure, AOBY becomes L level at that point. Then SE becomes H
When the level is reached, AO and FFo read the input L level at the time when CK rises to the H level and invert the output Q to the L level.

ＦＦＯの反転により、　ｉｆａ　ＯＦＦｔのクリヤ端子
ＣＬはＬレベルとなるためＦＦＩは入力に関係なく出力
ＱをＬレベルとする。Due to the inversion of FFO, the clear terminal CL of ifa OFFt goes to L level, so FFI makes the output Q go to L level regardless of the input.

従ってこの時点でＡＯ，Ａｌ０ＦＦ＋出力は共にＬレベ
ルであるので両回路共Ｇ３出力はＨレベルとなり２両回
路のＯｌゲート、出力はＨレベルとなる。Therefore, at this point, both the AO and Al0FF+ outputs are at L level, so the G3 outputs of both circuits are at H level, and the Ol gates and outputs of both circuits are at H level.

これによりＡＯＧ４ゲートの出力はＨレベルとなワＡＯ
Ｇ２ゲートをＯＦＦとしてＪｉＯＮＣＬＫは以後ＣＬＫ
への出力を停止する。As a result, the output of the AOG4 gate becomes H level.
After turning off the G2 gate, JiONCLK is CLK
Stop output to.

尚、この時＆ＯＧ３出力はＨレベルとなるためＡＯ，Ａ
Ｉの０１ゲートの出力は共にＨレベルとなる。At this time, the &OG3 output is at H level, so AO, A
The outputs of the 01 gates of I both become H level.

次いでＳＯがＨレベルとなってもＡＯＦＦ＋はＣＬがＬ
レベルのため反転せず、ＳｌがＨレベルとなると立上り
時点で前記同様ＦＦＩは入力りのＨレベルを読込みその
出力ＱはＨレベルとなり前記同様自回路の０３出力をＬ
レベルとし、他回路（屋０）を含めて０１人力の０３出
力側をＬレベルとし、他回路のＦＦ１が動作しない様に
している。次いでＳＥがＨレベルに立上がる時点でＡＯ
ＦＦｚは入力りがＬレベルとなっているため反転し、再
び出力ＱをＬレベルへ戻す。Then, even if SO becomes H level, AOFF+ has CL as L level.
When Sl goes to H level, the FFI reads the input H level at the rising time, and its output Q becomes H level, and similarly to the above, the 03 output of its own circuit goes to L.
level, and the 03 output side of 01 manual power including other circuits (Y0) is set to L level, so that FF1 of other circuits does not operate. Then, when SE rises to H level, AO
Since the input of FFz is at the L level, it is inverted and returns the output Q to the L level again.

ＡｌＦＦ２は入力りがＨレベルであるので反転し出力Ｑ
をＨレベルとする。この状態でＡｌＧ４出力はＬレベル
となりＡ　Ｉ　Ｇ２ゲートを動作させＧ２の入力変化を
そのまま出力へ伝える状態となる。Since the input of AlFF2 is at H level, it is inverted and the output Q
is considered to be H level. In this state, the AlG4 output goes to L level, operating the AIG2 gate and transmitting the input change of G2 to the output as it is.

つまり４１回路のレイヤｌＬＳＩで抽出した網同期用ク
ロック信号ＮＣＬＫがクロック信号としてＣＬＫへ送出
される。In other words, the network synchronization clock signal NCLK extracted by the 41-circuit layer LSI is sent to CLK as a clock signal.

以上第３図、第４図により説明した如く本実施例によれ
ば複数の活性化されたＢＩＣＯＴの１回路を選択し常に
１回路だけの網同期用クロックを抽出する事が出来る。As explained above with reference to FIGS. 3 and 4, according to this embodiment, one circuit of a plurality of activated BICOTs can be selected and the network synchronization clock of only one circuit can be extracted at any time.

第５図は上記で抽出した網同期用クロック信号とシステ
ムで備えているクロック信号の切替回路でＣＬＫと５Ｃ
ＬＫのクロック信号のうちＣＬＫにクロック信号が発生
している場合はＣＬＫを０３出力へ送出しＣＬＫに信号
が無い場合は５ＣＬＫを０３出力へ送出する。Figure 5 shows the switching circuit between the network synchronization clock signal extracted above and the clock signal provided in the system.
If a clock signal is generated in CLK among the LK clock signals, CLK is sent to the 03 output, and if there is no signal in CLK, 5CLK is sent to the 03 output.

図中ＣＬＫへは第３図ＢＩＣＯＴが活性状態にある時に
クロック信号が送出され、ＣＬＫへのクロック信号有無
はリトリガブルモノステーブルマルチバイブレータＲＭ
Ｍにより識別する。ＲＭＭは市販されている汎用ＩＣで
入力りのレベル変化（ＬからＨへの立上り）により一定
時間出力を継続するもので、その継続時間は外部抵抗Ｒ
とコンデンサＣの時定数により決められる。従ってＣＬ
Ｋへ送出されるクロック信号の周期に上記抵抗Ｒとコン
デンサＣの時定数を合せることによりＲＭＭの出力Ｑｔ
−ＣＬＫヘクロック信号が有る時はＨレベル、無い時は
Ｌレベルとすることが出来る。A clock signal is sent to CLK in the figure when BICOT in Figure 3 is in an active state, and the presence or absence of a clock signal to CLK is determined by the retriggerable monostable multivibrator RM.
Identified by M. RMM is a commercially available general-purpose IC that continues to output for a certain period of time depending on the input level change (rising from L to H), and the duration is determined by the external resistance R.
and the time constant of capacitor C. Therefore, C.L.
By matching the time constants of the resistor R and capacitor C to the period of the clock signal sent to K, the RMM output Qt
-CLK When there is a clock signal, it can be set to H level, and when there is no clock signal, it can be set to L level.

５ＣＬＫはシステムで準えたクロック信号の出力である
ので常時クロック信号が有るが、ＣＬＫはＢＩＣＯＴが
活性状態にある時のみクロック信号が有る。Since 5CLK is the output of a clock signal prepared by the system, there is always a clock signal, but CLK has a clock signal only when BICOT is in the active state.

ＣＬＫにクロック信号有りの時の動作は以下となる。The operation when there is a clock signal on CLK is as follows.

ＣＬＫのクロック信号によりＲＭＭの出力ＱはＨレベル
を継続。RMM output Q continues to be at H level due to the CLK clock signal.

従ってＣＬＫのりｐツク信号はＧ１ゲートを経由しＧ３
ゲートの出力へ送出される。Ｇ３出力を時分割スイッチ
・・イウエイ制御用クロック源として使用することで網
側のクロックと同期させることが出来る。Therefore, the CLK signal passes through the G1 gate to the G3 gate.
Sent to the output of the gate. By using the G3 output as a clock source for time division switch/way control, it can be synchronized with the network clock.

一方５ＣＬＫはＲＭＭのＱ出力はＬレベルであり＋０２
ゲートの出力はＨレベルに固定されるため５ＣＬＫ信号
は出力されない。On the other hand, for 5CLK, the Q output of RMM is L level and +02
Since the output of the gate is fixed at H level, the 5CLK signal is not output.

次にＣＬＫのり「ツク信号が無しとなるとＲＭＭの出力
ＱはＬレベル、ＱはＨレベルとなるため０１ゲートは出
力■（レベルに固定され２代って０２ゲート出力に５Ｃ
ＬＫのクロック信号が出力され。Next, when there is no CLK signal, the RMM output Q becomes L level and Q becomes H level, so 01 gate outputs
The LK clock signal is output.

Ｇ３ゲートの出力として５ＣＬＫのクロック信号が送出
される。A 5CLK clock signal is sent out as the output of the G3 gate.

従って上記の様に本実施例によればＢＩＣＯＴより網同
期用クロック信号が抽出されている時は網同期用クロッ
ク信号を、抽出されていない時はシステムで備えている
クロック信号を切替使用することが出来る。Therefore, as described above, according to this embodiment, when the network synchronization clock signal is extracted from BICOT, the network synchronization clock signal is used, and when the network synchronization clock signal is not extracted, the clock signal provided in the system is switched and used. I can do it.

（発明の効果） ＩＳＤＮ回線へ接続するＰＢＸまたはボタン電話装置に
おいて。(Effect of the invention) In a PBX or key telephone device connected to an ISDN line.

網側クロックとＰＢＸ側時側割分割スイッチロ、りを同
期させる必要があり、特に基本インタフェース局線は網
同期クロックが回線使用中（活性状態）しか抽出出来な
いため、複数局線回路の中より網同期クロックを抽出出
来る回路が常に変動する問題があったが１本発明によれ
ば使用中の回線のうち１回線を優先選択すると共に、優
先選択された回線が未使用となった場合。It is necessary to synchronize the network side clock and the PBX side split switch, especially for basic interface station lines, because the network synchronization clock can only be extracted when the line is in use (active state). However, according to the present invention, one of the lines in use is preferentially selected, and when the preferentially selected line becomes unused.

他の使用中回線より１回線を優先選択すると共にさらに
全てのＩＳＤＮ回線が未使用状態となった場合は、ＰＢ
Ｘ側で備えているクロックで動作可能であるため、ＰＢ
Ｘが動作中にＩＳＤＮ回線の使用状態が変化しても、ま
た工事等でＩＳＤＮ回線のパッケージのうち１部を取外
しても動作を異常なく継続できる効果がある。If one line is prioritized over other lines in use and all ISDN lines are unused, PB
Since it can operate with the clock provided on the X side, PB
Even if the usage status of the ISDN line changes while X is in operation, or even if part of the ISDN line package is removed due to construction or the like, the operation can continue without abnormalities.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の実施例を示す基本インタフェースの網
同期方式のシステム構成図 第２図は本発明の基本インタフェース網同期方式におけ
る一実施例の構成を示す要部プロ、り図 第３図は第２図実施例の具体的な回路構成図第４図は第
３図の動作を示すタイムチャート第５図は第１図システ
ム構成図中のＳＷ部分の構成ブロック図である。 ＳＰＥ　：通話路スイッチ部、ＨＷ：通話路スイッチ部
の時分割スイッチハイウェイ、ＳＷ：クロック切替スイ
ッチ。 ＢＩＣＯＴ　：　ＩＳＤＮ基本インタフェース局線回路
。 ＢＣＬＫ：網同期クロック抽出部 １１国 第４閉FIG. 1 is a system configuration diagram of a basic interface network synchronization method showing an embodiment of the present invention. FIG. 2 is a main part diagram showing the configuration of an embodiment of the basic interface network synchronization method of the present invention. FIG. 2 is a detailed circuit diagram of the embodiment. FIG. 4 is a time chart showing the operation of FIG. 3. FIG. 5 is a block diagram of the SW portion in the system configuration diagram of FIG. 1. SPE: Communication path switch section, HW: Time division switch highway of communication path switch section, SW: Clock changeover switch. BICOT: ISDN basic interface station line circuit. BCLK: Network synchronization clock extraction unit 11 countries 4th closed

Claims (1)

【特許請求の範囲】 １、複数のＩＳＤＮ基本インタフェース局線回路を収容
したディジタル形構内交換装置のシステムクロックとＩ
ＳＤＮ網のクロックを同期させる方式において、複数の
該局線回路の網より抽出したクロックの信号線を複式接
続し、活性化された１つの該局線回路のクロックのみを
選択し、同期クロックとして使用することを特徴とする
基本インタフェースの網同期方式。 ２、第１項記載の請求範囲において、複数の該局線回路
が活性化されている場合、最初に活性化された該局線回
路のクロックを優先選択することを特徴とする基本イン
タフェースの網同期方式。 ３、第１項記載の請求範囲において、複数の該局線回路
が同時に活性化された場合、予め選択順位を決めておく
ことを特徴とする基本インタフェースの網同期方式。 ４、第１項記載の請求範囲において、同期用クロックと
して選択されている該局線回路が非活性となった場合に
は、他の活性化されている該局線回路のクロックに切替
え、全ての該局線回路が非活性のときは、ディジタル形
構内交換装置のシステムクロックに切替えることを特徴
とする基本インタフェースの同期方式。[Claims] 1. System clock and I of a digital private branch exchange device accommodating a plurality of ISDN basic interface station line circuits
In the method of synchronizing the clocks of the SDN network, the signal lines of the clocks extracted from the networks of the plurality of office line circuits are connected in duplicate, and only the activated clock of one of the office line circuits is selected and used as the synchronized clock. A basic interface network synchronization method characterized by its use. 2. In the scope of claim 1, the basic interface network is characterized in that when a plurality of said office line circuits are activated, the clock of said office line circuit activated first is selected preferentially. Synchronous method. 3. A basic interface network synchronization system according to the scope of claim 1, characterized in that when a plurality of said office line circuits are activated simultaneously, a selection order is determined in advance. 4. In the scope of claim 1, when the station line circuit selected as the synchronization clock becomes inactive, the clock of another activated station line circuit is switched to, and all A basic interface synchronization method characterized in that when the central office line circuit is inactive, the system clock is switched to the system clock of a digital private branch exchange.