JPH02310644A - メモリモジュール - Google Patents
メモリモジュールInfo
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- JPH02310644A JPH02310644A JP1132376A JP13237689A JPH02310644A JP H02310644 A JPH02310644 A JP H02310644A JP 1132376 A JP1132376 A JP 1132376A JP 13237689 A JP13237689 A JP 13237689A JP H02310644 A JPH02310644 A JP H02310644A
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- Japan
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- memory
- memory module
- signal
- address decoder
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- 230000015654 memory Effects 0.000 title claims abstract description 118
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は数値制御装置などの制御装置で使用されるメモ
リモジュールに係り、特にデータ幅あるいはワード数の
拡張性を改良したメモリモジュールに関する。
リモジュールに係り、特にデータ幅あるいはワード数の
拡張性を改良したメモリモジュールに関する。
従来、大容ｌメモリを必要とするシステムでは、複数個
のメモリを小さなプリント配線回路用基板（ＰＣＢ）に
実装したメモリモジュールを用いることによって、実装
密度を上げていた。
のメモリを小さなプリント配線回路用基板（ＰＣＢ）に
実装したメモリモジュールを用いることによって、実装
密度を上げていた。
このメモリモジュールは通常メモリＩＣのみが実装され
るのが一般的であり、実際に使用する際には、使用者は
このモジュールに適当な周辺回路を付加する必要があっ
た。例えば、メモリモジュール上に実装されている複数
個のメモリＩＣのうち必要な数を選択するためのチップ
セレクト信号を与えるためのアドレスデコーダ等がそれ
に該当する。
るのが一般的であり、実際に使用する際には、使用者は
このモジュールに適当な周辺回路を付加する必要があっ
た。例えば、メモリモジュール上に実装されている複数
個のメモリＩＣのうち必要な数を選択するためのチップ
セレクト信号を与えるためのアドレスデコーダ等がそれ
に該当する。
一方、システムを一層小型化するためにはメモリだけで
はなく、周辺のロジック回路をも含めてモジュール化す
ることが考えられる。
はなく、周辺のロジック回路をも含めてモジュール化す
ることが考えられる。
前述のアドレスデコーダもその対象のひとつであるが、
これをモジュールに内蔵すると、モジュールの用途があ
る程度限定されることになる。例えば、３２ビツトのデ
ータ幅をもつメモリモジュールは、１６ビツト構成のＣ
ＰＵで動作するシステムにそのまま使用することはでき
ない。そこで、新たに１６ビツト幅のメモリモジュール
を開発するか、又は外部にデータセレクタを配置して使
用することが必要であった。
これをモジュールに内蔵すると、モジュールの用途があ
る程度限定されることになる。例えば、３２ビツトのデ
ータ幅をもつメモリモジュールは、１６ビツト構成のＣ
ＰＵで動作するシステムにそのまま使用することはでき
ない。そこで、新たに１６ビツト幅のメモリモジュール
を開発するか、又は外部にデータセレクタを配置して使
用することが必要であった。
しかし、外部にデータセレクタを配置することはシステ
ムを小型化しようという目的に反する。
ムを小型化しようという目的に反する。
また、１６ビツト幅のメモリモジュールを新たに開発す
るのは手間がかかり、同じ容量であってもデータ幅によ
って二種類のモジュールを製造し、また在庫を管理する
のは生産性が悪いという問題があった。
るのは手間がかかり、同じ容量であってもデータ幅によ
って二種類のモジュールを製造し、また在庫を管理する
のは生産性が悪いという問題があった。
本発明はこのような点に鑑みてなされたものであり、３
２ビツト幅でも１６ビツト幅でもそのシステムに応じて
使用することのできるメモリモジュールを提供すること
を目的とする。
２ビツト幅でも１６ビツト幅でもそのシステムに応じて
使用することのできるメモリモジュールを提供すること
を目的とする。
本発明では上記課題を解決するために、複数個のメモリ
ＩＣと、前記メモＵＩＣに対してチップセレクト信号を
出力するアドレスデコーダとを有するメモリモジュール
において、前記複数個のメモリＩＣはそれぞれ共通のア
ドレスを入力し、少なくとも２つのグループに分割され
、前記アドレスデコーダは分割された前記グループ毎に
設けられ、前記アドレスデコーダを有効とするイネーブ
ル信号線を有し、前記イネーブル信号線に入力される信
号の論理によって少なくとも１個のアドレスデコーダが
有効となるように構成されていることを特徴とするメモ
リモジュールが、提供される。
ＩＣと、前記メモＵＩＣに対してチップセレクト信号を
出力するアドレスデコーダとを有するメモリモジュール
において、前記複数個のメモリＩＣはそれぞれ共通のア
ドレスを入力し、少なくとも２つのグループに分割され
、前記アドレスデコーダは分割された前記グループ毎に
設けられ、前記アドレスデコーダを有効とするイネーブ
ル信号線を有し、前記イネーブル信号線に入力される信
号の論理によって少なくとも１個のアドレスデコーダが
有効となるように構成されていることを特徴とするメモ
リモジュールが、提供される。
メモリモジュールを構成する複数個のメモリを少なくと
も２つのグループに分割する。アドレスデコーダは分割
された各グループ毎に設けられる。
も２つのグループに分割する。アドレスデコーダは分割
された各グループ毎に設けられる。
各アドレスデコーダを有効とするイネーブル信号線はメ
モリモジュールの入力線として設けられる。
モリモジュールの入力線として設けられる。
各アドレスデコーダに設けられたイネーブル信号線は入
力信号の論理によって少なくとも１個のアドレスデコー
ダを有効とする。従って、各アドレスデコーダのイネー
ブル信号線を入力信号に応じて接続すると、その入力信
号レベルに応じて分割されたメモリのいずれかのグルー
プが選択される。
力信号の論理によって少なくとも１個のアドレスデコー
ダを有効とする。従って、各アドレスデコーダのイネー
ブル信号線を入力信号に応じて接続すると、その入力信
号レベルに応じて分割されたメモリのいずれかのグルー
プが選択される。
また、各アドレスデコーダのイネーブル信号線をそれぞ
れの論理に応じてアクティブとなるように信号レベルを
固定して使用すると、分割されたメモリグループの任意
のメモリを組み合わせて選択することができる。
れの論理に応じてアクティブとなるように信号レベルを
固定して使用すると、分割されたメモリグループの任意
のメモリを組み合わせて選択することができる。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例であるメモリモジュールを示
す図である。以下、本実施例の説明においては＊の記号
のついた信号はアクティブロウを示す。
す図である。以下、本実施例の説明においては＊の記号
のついた信号はアクティブロウを示す。
本メモリモジュールは８個のメモＵＩＣ（ＭＬＭ２、Ｍ
３、Ｍ４、Ｍ５、Ｍ６、Ｍ７及びＭ８）と、アドレスデ
コーダ１１と、読出し及び書込み用制御回路１２とで構
成される。
３、Ｍ４、Ｍ５、Ｍ６、Ｍ７及びＭ８）と、アドレスデ
コーダ１１と、読出し及び書込み用制御回路１２とで構
成される。
メモリＩＣはそれぞれ８ピッ１−Ｘ３２にワードで構成
されており、全体で２５６にワードのメモリモジュール
を構成する。メモリモジュールはメモリＭ１、Ｍ２、Ｍ
３及びＭ４からなるグループＡと、メモリＭ５、Ｍ６、
Ｍ７及びＭ８からなるグループＢとに分割され、メモ’
ＪＭＩ、Ｍ２、Ｍ５及びＭ６からなるグループＣと、メ
モリＭ３、Ｍ４、Ｍ７及びＭ８からなるグループＤとに
分割されていると仮定する。
されており、全体で２５６にワードのメモリモジュール
を構成する。メモリモジュールはメモリＭ１、Ｍ２、Ｍ
３及びＭ４からなるグループＡと、メモリＭ５、Ｍ６、
Ｍ７及びＭ８からなるグループＢとに分割され、メモ’
ＪＭＩ、Ｍ２、Ｍ５及びＭ６からなるグループＣと、メ
モリＭ３、Ｍ４、Ｍ７及びＭ８からなるグループＤとに
分割されていると仮定する。
各グループのメモリＩＣに対してアドレスバス線（ＡＯ
〜１４）は共通に入力される。そして、隣合う２個のメ
モリＭｌ及びＭ３、Ｍ２及びＭ４、Ｍ５及びＭ７、Ｍ６
及びＭ８のそれぞれがデータバスを共有している。即ち
、データバス線（ＤＯＯ〜Ｄ０７）はメモリＭ１及びＭ
３に、データバス線（Ｄ０８〜Ｄ１５）はメモリＭ２及
びＭ４に、データバス線（Ｄ１６〜Ｄ２３）はメモリＭ
５及びＭ７に、データバス線（Ｄ２４〜Ｄ３１）はメモ
ＩＪ Ｍ ６及びＭ８に、それぞれ接続され、各データ
バス線は８ビット幅のメモリを構成している。
〜１４）は共通に入力される。そして、隣合う２個のメ
モリＭｌ及びＭ３、Ｍ２及びＭ４、Ｍ５及びＭ７、Ｍ６
及びＭ８のそれぞれがデータバスを共有している。即ち
、データバス線（ＤＯＯ〜Ｄ０７）はメモリＭ１及びＭ
３に、データバス線（Ｄ０８〜Ｄ１５）はメモリＭ２及
びＭ４に、データバス線（Ｄ１６〜Ｄ２３）はメモリＭ
５及びＭ７に、データバス線（Ｄ２４〜Ｄ３１）はメモ
ＩＪ Ｍ ６及びＭ８に、それぞれ接続され、各データ
バス線は８ビット幅のメモリを構成している。
従って、メモリモジュール全体としては合わせて３２本
のデータバス線ＤＯＯ〜Ｄ３１を有することになる。
のデータバス線ＤＯＯ〜Ｄ３１を有することになる。
アドレスデコーダ１１は、グループＡ（メモリＭ１、Ｍ
２、Ｍ３及びＭ４）及びグループＢ（メモリＭ５、Ｍ６
、Ｍ７及びＭ８）に対してそれぞれ別々のデコーダで構
成される。但し、本実施例では１個のＩＣ７４Ｆ１３９
で実現している。
２、Ｍ３及びＭ４）及びグループＢ（メモリＭ５、Ｍ６
、Ｍ７及びＭ８）に対してそれぞれ別々のデコーダで構
成される。但し、本実施例では１個のＩＣ７４Ｆ１３９
で実現している。
各デコーダには共通の選択信号（イネーブル信号）＊Ｍ
Ｓ及びＳｌと、独立の選択信号（イネーブル信号）ＳＱ
Ｌ及びＳＯＨとが入力される。選択信号＊ＭＳはメモリ
モジュール全体を選択し有効とするための信号である。
Ｓ及びＳｌと、独立の選択信号（イネーブル信号）ＳＱ
Ｌ及びＳＯＨとが入力される。選択信号＊ＭＳはメモリ
モジュール全体を選択し有効とするための信号である。
この選択信号＊ＭＳを入力することによって、本メモリ
モジュールが選択される。そして、アドレスデコーダ１
１は選択信号Ｓ１、ＳＱＬ及びＳＯＨのそれぞれの信号
の論理によってチップセレクト信号＊ｃｓ ｏ ｏ、＊
Ｃ３０１，＊Ｃ３１０及び＊Ｃ３１１を出力する。
モジュールが選択される。そして、アドレスデコーダ１
１は選択信号Ｓ１、ＳＱＬ及びＳＯＨのそれぞれの信号
の論理によってチップセレクト信号＊ｃｓ ｏ ｏ、＊
Ｃ３０１，＊Ｃ３１０及び＊Ｃ３１１を出力する。
選択信号ＳＱＬはそれがロウレベル「０」のときにチッ
プセレクト信号＊ｃｓ ｏ ｏ又は＊Ｃ３１０を出力す
る。選択信号ＳＯＨはそれがハイレベル「１」のときに
チップセレクト信号＊Ｃ３Ｏ１又は＊Ｃ３１１を出力す
る。選択信号Ｓ１はそれがロウレベル「０」のときにチ
ップセレクト信号＊Ｃ３ＯＯ又は＊Ｃ３Ｏ１を出力し、
ハイレベル「１」のときにチップセレクト信号＊Ｃ８１
０又は＊Ｃ３１１を出力する。
プセレクト信号＊ｃｓ ｏ ｏ又は＊Ｃ３１０を出力す
る。選択信号ＳＯＨはそれがハイレベル「１」のときに
チップセレクト信号＊Ｃ３Ｏ１又は＊Ｃ３１１を出力す
る。選択信号Ｓ１はそれがロウレベル「０」のときにチ
ップセレクト信号＊Ｃ３ＯＯ又は＊Ｃ３Ｏ１を出力し、
ハイレベル「１」のときにチップセレクト信号＊Ｃ８１
０又は＊Ｃ３１１を出力する。
従って、チップセレクト信号＊ｃｓｏｏは選択信号Ｓ１
が「０」で選択信号ＳＱＬが「０」の時に出力される。
が「０」で選択信号ＳＱＬが「０」の時に出力される。
チップセレクト信号＊Ｃ３１０は選択信号Ｓ１が「１」
で選択信号ＳＱＬが「０」の時に出力される。チップセ
レクト信号＊Ｃ５０１は選択信号Ｓｌが「０」で選択信
号ＳＯＨが「１」の時に出力される。チップセレクト信
号＊Ｃ８１１は選択信号３１が「１」で選択信号ＳＯＨ
が「１」の時に出力される。
で選択信号ＳＱＬが「０」の時に出力される。チップセ
レクト信号＊Ｃ５０１は選択信号Ｓｌが「０」で選択信
号ＳＯＨが「１」の時に出力される。チップセレクト信
号＊Ｃ８１１は選択信号３１が「１」で選択信号ＳＯＨ
が「１」の時に出力される。
チップセレクト信号＊ｃｓｏｏはグループＡ及びＣのメ
モリＭ１及びＭ２のチップセレクト端子＊Ｃ８に取り込
まれる。チップセレクト信号＊Ｃ３ｌＯはグループＡ及
びＤのメモリＭ３及びＭ４のチップセレクト端子＊Ｃ８
に取り込まれる。チップセレクト信号＊ｃｓｏｉはグル
ープＢ及びＣのメモＩＪ Ｍ ５及びＭ６のチップセレ
クト端子＊Ｃ８に取り込まれる。チップセレクト信号＊
Ｃ３１１はグループＢ及びＤのメモリＭ７及びＭ８のチ
ップセレクト端子＊Ｃ８に取り込まれる。そして、各メ
モリをアクティブにする。
モリＭ１及びＭ２のチップセレクト端子＊Ｃ８に取り込
まれる。チップセレクト信号＊Ｃ３ｌＯはグループＡ及
びＤのメモリＭ３及びＭ４のチップセレクト端子＊Ｃ８
に取り込まれる。チップセレクト信号＊ｃｓｏｉはグル
ープＢ及びＣのメモＩＪ Ｍ ５及びＭ６のチップセレ
クト端子＊Ｃ８に取り込まれる。チップセレクト信号＊
Ｃ３１１はグループＢ及びＤのメモリＭ７及びＭ８のチ
ップセレクト端子＊Ｃ８に取り込まれる。そして、各メ
モリをアクティブにする。
読出し書込み用制御回路１２は読出し信号（Ｏｕｔｐｕ
ｔ Ｅｎａｂｌｅ）＊ＯＥ及び書込み信号（Ｗｒｉｔ
ｅ Ｅｎａｂｌｅ）＊ＷＥと、バスイネーブル信号＊
ＢＥＯ１＊ＢＥ１、＊ＢＥ２及び＊ＢＥ３とを入力し、
各メモリＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７及
びＭ８に読出し信号＊ＯＥＯ，＊ＯＥ１．＊ＯＥ２及び
＊ＯＥ３、又は書込み信号＊ＷＥＯ１＊ＷＥ１、＊ＷＥ
２及び＊ＷＥ３を出力する。
ｔ Ｅｎａｂｌｅ）＊ＯＥ及び書込み信号（Ｗｒｉｔ
ｅ Ｅｎａｂｌｅ）＊ＷＥと、バスイネーブル信号＊
ＢＥＯ１＊ＢＥ１、＊ＢＥ２及び＊ＢＥ３とを入力し、
各メモリＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７及
びＭ８に読出し信号＊ＯＥＯ，＊ＯＥ１．＊ＯＥ２及び
＊ＯＥ３、又は書込み信号＊ＷＥＯ１＊ＷＥ１、＊ＷＥ
２及び＊ＷＥ３を出力する。
読出し信号＊ＯＥＯ及び書込み信号＊ＷＥＯはメモリＭ
１及びＭ３に出力される。読出し信号＊ＯＥ１及び書込
み信号＊ＷＥ１はメモＵＭ２及びＭ４に出力される。読
出し信号＊ＯＥ２及び書込み信号＊ＷＥ２はメモＩＪ
Ｍ ５及びＭ７に出力される。読出し信号＊ＯＥ３及び
書込み信号＊ＷＥ ３はメモＩＪ Ｍ ６及びＭ８に出
力される。
１及びＭ３に出力される。読出し信号＊ＯＥ１及び書込
み信号＊ＷＥ１はメモＵＭ２及びＭ４に出力される。読
出し信号＊ＯＥ２及び書込み信号＊ＷＥ２はメモＩＪ
Ｍ ５及びＭ７に出力される。読出し信号＊ＯＥ３及び
書込み信号＊ＷＥ ３はメモＩＪ Ｍ ６及びＭ８に出
力される。
読出し信号及び書込み信号のうち、いずれの信号を出力
するかは、読出し及び書込み用制御回路１２に入力され
る読出し信号＊ＯＥ及び書込み信号＊ＷＥによって制御
される。また、バスイネーブル信号＊ＢＥＯ１＊ＢＥ１
、＊ＢＥ２及び＊ＢＥ３は３２ビツト幅のデータバスを
４分割した場合の各８ビツトをそれぞれ選択する信号で
ある。
するかは、読出し及び書込み用制御回路１２に入力され
る読出し信号＊ＯＥ及び書込み信号＊ＷＥによって制御
される。また、バスイネーブル信号＊ＢＥＯ１＊ＢＥ１
、＊ＢＥ２及び＊ＢＥ３は３２ビツト幅のデータバスを
４分割した場合の各８ビツトをそれぞれ選択する信号で
ある。
従って、これらの信号の論理によって、読出し信号＊０
ＥＯ１＊ＯＥ１、＊ＯＥ２及び＊ＯＥ３、又は書込み信
号＊ＷＥＯ１＊ＷＥ １、＊ＷＥ２及び＊ＷＥ３の出力
が制御される。その論理式を次に示す。
ＥＯ１＊ＯＥ１、＊ＯＥ２及び＊ＯＥ３、又は書込み信
号＊ＷＥＯ１＊ＷＥ １、＊ＷＥ２及び＊ＷＥ３の出力
が制御される。その論理式を次に示す。
＊０Ｅｎ＝＊ （＊ （＊０Ｅ）−＊ （＊ＢＥｎ））
＊ＷＥｎ＝＊ （＊ （＊ＷＥ） ・＊ （＊ＢＥｎ
））ここで、ｎはＯ，ｌ’、 ２． ３である。
＊ＷＥｎ＝＊ （＊ （＊ＷＥ） ・＊ （＊ＢＥｎ
））ここで、ｎはＯ，ｌ’、 ２． ３である。
次に本メモリモジュールを１６ビツト構成及び３２ビツ
ト構成とした場合の動作について説明する。
ト構成とした場合の動作について説明する。
第２図は第１図のメモリモジュールを１６ビツト対応と
して使用する場合の接続関係を示す図である。この場合
、メモリモジュールは１６ビツトＸ１２８にワードのメ
モリモジュールとして機能する。第３図は第１図のメモ
リモジュールが１６ビツトメモリモジユールとしてアク
セスされる場合の概念を示す図である。
して使用する場合の接続関係を示す図である。この場合
、メモリモジュールは１６ビツトＸ１２８にワードのメ
モリモジュールとして機能する。第３図は第１図のメモ
リモジュールが１６ビツトメモリモジユールとしてアク
セスされる場合の概念を示す図である。
選択信号＊ＭＳ、読出し信号＊ＯＥ及び書込み信号＊Ｗ
Ｅをそれぞれの該当する端子に入力する。
Ｅをそれぞれの該当する端子に入力する。
アドレス（Ａ１６）を選択信号ＳＱＬ及びＳＯＨとして
共通に入力する。アドレス（Ａ１？）を選択信号Ｓ１と
して入力する。アドレス（八０１〜１５）をアドレスバ
ス（Ａ００〜１４）に入力する。システム側のバスイネ
ーブル信号は＊ＢＥＯと＊ＢＥ１との二本しかないので
、バスイネーブル信号＊ＢＥＯをバスイネーブル信号＊
ＢＥＯ及び＊ＢＥ２として入力し、バスイネーブル信号
＊ＢＥＩをバスイネーブル信号＊ＢＥ１及び＊ＢＥ３と
して入力する。
共通に入力する。アドレス（Ａ１？）を選択信号Ｓ１と
して入力する。アドレス（八０１〜１５）をアドレスバ
ス（Ａ００〜１４）に入力する。システム側のバスイネ
ーブル信号は＊ＢＥＯと＊ＢＥ１との二本しかないので
、バスイネーブル信号＊ＢＥＯをバスイネーブル信号＊
ＢＥＯ及び＊ＢＥ２として入力し、バスイネーブル信号
＊ＢＥＩをバスイネーブル信号＊ＢＥ１及び＊ＢＥ３と
して入力する。
データバス線ＤＯＯ〜ＤＯ？及びＤ１６〜Ｄ２３はデー
タバスＤＯＯ〜０７として出力する。テ゛−タバス線Ｄ
０８〜Ｄ１５及びＤ２４〜Ｄ３１はデータバスＤ０８〜
１５として出力する。これによって、データバスとして
は１６ビツト構成になる。
タバスＤＯＯ〜０７として出力する。テ゛−タバス線Ｄ
０８〜Ｄ１５及びＤ２４〜Ｄ３１はデータバスＤ０８〜
１５として出力する。これによって、データバスとして
は１６ビツト構成になる。
メモリモジュールを第２図のように接続することによっ
て、メモリモジュール内のメモリＭ１、Ｍ２、Ｍ３、Ｍ
４、Ｍ５、Ｍ６、Ｍ７及びＭ８のアクセスの概念は第３
図のようになる。
て、メモリモジュール内のメモリＭ１、Ｍ２、Ｍ３、Ｍ
４、Ｍ５、Ｍ６、Ｍ７及びＭ８のアクセスの概念は第３
図のようになる。
第２図のように接続されたメモリモジュールがどのよう
にアクセスされるか第３図を用いて説明する。
にアクセスされるか第３図を用いて説明する。
アドレスＡ１６が「０」、アドレスＡ１７が「０」の時
は、アドレスデコーダ１１からはチップセレクト信号＊
Ｃ３ＯＯが出力されるので、メモリＭｌ及びＭ２が選択
される。そして、バスイネーブル信号＊ＢＥＯ及び＊Ｂ
Ｅ１を共に「０」にすることによって、データバスＤＯ
Ｏ〜１５には１６ビツトのデータが出力される。
は、アドレスデコーダ１１からはチップセレクト信号＊
Ｃ３ＯＯが出力されるので、メモリＭｌ及びＭ２が選択
される。そして、バスイネーブル信号＊ＢＥＯ及び＊Ｂ
Ｅ１を共に「０」にすることによって、データバスＤＯ
Ｏ〜１５には１６ビツトのデータが出力される。
同様に、アドレスＡ１６が「１」、アドレスＡ１７が「
０」の時はメモ’ＪＭ３及びＭ４が、アドレスＡ１６が
「０」、アドレスＡｌ？が「ｌ」の時はメモＩＪ Ｍ
５及びＭ６が、アドレスＡ’１６が「ｌ」、アドレスＡ
１７が「１」の時はメモリＭ７及びＭ８がそれぞれのチ
ップセレクト信号によって選択される。
０」の時はメモ’ＪＭ３及びＭ４が、アドレスＡ１６が
「０」、アドレスＡｌ？が「ｌ」の時はメモＩＪ Ｍ
５及びＭ６が、アドレスＡ’１６が「ｌ」、アドレスＡ
１７が「１」の時はメモリＭ７及びＭ８がそれぞれのチ
ップセレクト信号によって選択される。
次に第１図のメモリモジュールを３２ビツトｌ成とする
場合の例について説明する。
場合の例について説明する。
第４図は第１図のメモリモジュールを３２ビツト対応と
して使用する場合の接続関係を示す図である。この場合
、メモリモジュールは３２ビツトＸ６４にワードのメモ
リモジュールとして機能する。第５図は第１図のメモリ
モジュールが３２ビツトメモリモジユールとしてアクセ
スされる場合の概念を示す図である。
して使用する場合の接続関係を示す図である。この場合
、メモリモジュールは３２ビツトＸ６４にワードのメモ
リモジュールとして機能する。第５図は第１図のメモリ
モジュールが３２ビツトメモリモジユールとしてアクセ
スされる場合の概念を示す図である。
選択信号＊ＭＳ、読出し信号＊ＯＥ及び書込み信号＊Ｗ
Ｅをそれぞれの該当する端子に入力する。
Ｅをそれぞれの該当する端子に入力する。
選択信号ＳＱＬにはロウレベル信号（グランド信号ＧＮ
Ｄ）を、選択信号ＳＯＨにはハイレベル信号（＋５ｖ信
号）をそれぞれ与え、レベルを固定する。そして、アド
レス（Ａｌ？）を選択信号Ｓ１として入力する。アドレ
ス（八０２〜１６）をアドレスバス（八００〜１４）に
入力スル。システム側のバスイネーブル信号＊ＢＥＯ１
＊ＢＥ１、＊ＢＥ２及び＊ＢＥ３はそのままメモリモジ
ュールの該当端子に入力する。
Ｄ）を、選択信号ＳＯＨにはハイレベル信号（＋５ｖ信
号）をそれぞれ与え、レベルを固定する。そして、アド
レス（Ａｌ？）を選択信号Ｓ１として入力する。アドレ
ス（八０２〜１６）をアドレスバス（八００〜１４）に
入力スル。システム側のバスイネーブル信号＊ＢＥＯ１
＊ＢＥ１、＊ＢＥ２及び＊ＢＥ３はそのままメモリモジ
ュールの該当端子に入力する。
データバスは３２ビツトであるから、各データバス線Ｄ
００〜Ｄ０？、ＤＯ８〜Ｄ１５、Ｄ１６〜Ｄ２３及びＤ
２４〜Ｄ３１をシステム側のデータバスにそのまま接続
する。これによって、データバスは３２ビツト構成にな
る。
００〜Ｄ０？、ＤＯ８〜Ｄ１５、Ｄ１６〜Ｄ２３及びＤ
２４〜Ｄ３１をシステム側のデータバスにそのまま接続
する。これによって、データバスは３２ビツト構成にな
る。
メモリモジュールを第４図のように接続することによっ
て、メモリモジュール内のメモリＭ１、Ｍ２、Ｍ３、Ｍ
４、Ｍ５、Ｍ６、Ｍ７及びＭ８のアクセスの概念は第５
図のようになる。
て、メモリモジュール内のメモリＭ１、Ｍ２、Ｍ３、Ｍ
４、Ｍ５、Ｍ６、Ｍ７及びＭ８のアクセスの概念は第５
図のようになる。
第４図のように接続されたメモリモジュールがどのよう
にアクセスされるか第５図を用いて説明する。
にアクセスされるか第５図を用いて説明する。
アドレスデコーダ１１の選択信号ＳＯＨ及びＳＯＬはと
もにアクティブの状態に固定されているので、アドレス
デコーダ１１から出力されるチップセレクト信号は選択
信号ＳｌであるアドレスＡ１７の信号レベルによってき
まる。即ち、アドレスＡ１７が「０」の時は、アドレス
デコーダ１１からはチップセレクト信号＊Ｃ３ＯＯ及び
＊Ｃ８０１が出力されるので、メモリＭ１、Ｍ２、Ｍ５
及びＭ６が選択される。そして、バスイネーブル信号＊
ＢＥＯ１＊ＢＥ１．＊ＢＥ２及び＊ＢＥ３を共に「０」
にすることによって、データバスＤ００〜３１には３２
ビツトのデータが出力される。
もにアクティブの状態に固定されているので、アドレス
デコーダ１１から出力されるチップセレクト信号は選択
信号ＳｌであるアドレスＡ１７の信号レベルによってき
まる。即ち、アドレスＡ１７が「０」の時は、アドレス
デコーダ１１からはチップセレクト信号＊Ｃ３ＯＯ及び
＊Ｃ８０１が出力されるので、メモリＭ１、Ｍ２、Ｍ５
及びＭ６が選択される。そして、バスイネーブル信号＊
ＢＥＯ１＊ＢＥ１．＊ＢＥ２及び＊ＢＥ３を共に「０」
にすることによって、データバスＤ００〜３１には３２
ビツトのデータが出力される。
同様に、アドレスＡ１７が「１」の時は、アドレスデコ
ーダ１１からはチップセレクト信号＊Ｃ３１０及び＊Ｃ
５ｌ １が出力されるので、メモリＭ３、Ｍ４、Ｍ７及
びＭ８が選択される。そして、バスイネーブル信号＊Ｂ
ＥＯ１＊ＢＥ１．＊ＢＥ２及び＊ＢＥ３を共に「０」に
することによって、データバスＤＯＯ〜３１には３２ビ
ツトのデータが出力される。
ーダ１１からはチップセレクト信号＊Ｃ３１０及び＊Ｃ
５ｌ １が出力されるので、メモリＭ３、Ｍ４、Ｍ７及
びＭ８が選択される。そして、バスイネーブル信号＊Ｂ
ＥＯ１＊ＢＥ１．＊ＢＥ２及び＊ＢＥ３を共に「０」に
することによって、データバスＤＯＯ〜３１には３２ビ
ツトのデータが出力される。
以上のように本実施例によれば、アドレスデコーダをモ
ジュールに内蔵したうえで、一つのメモリモジュールを
３２ビツト幅のメモリとしても、１６ビツト幅のメモリ
としても使用可能であり、しかも外部にはなんらの回路
的な負担を必要としない。
ジュールに内蔵したうえで、一つのメモリモジュールを
３２ビツト幅のメモリとしても、１６ビツト幅のメモリ
としても使用可能であり、しかも外部にはなんらの回路
的な負担を必要としない。
尚、上述の実施例では８ビツト構成のメモリを用いて説
明したが、１６ビツト構成のメモリを用いることも可能
である。この場合はメモリ４個で同様のメモリモジュー
ルを構成できる。また、第１図のメモリモジュールを基
本として、これを複数個配置することによってメモリモ
ジュールの容量を増大できることはいうまでもない。
明したが、１６ビツト構成のメモリを用いることも可能
である。この場合はメモリ４個で同様のメモリモジュー
ルを構成できる。また、第１図のメモリモジュールを基
本として、これを複数個配置することによってメモリモ
ジュールの容量を増大できることはいうまでもない。
以上説明したように本発明によれば、アドレスデコーダ
をモジュールに内蔵したうえで、一つのメモリモジュー
ルを３２ビツト幅のメモリとしても、１６ビツト幅のメ
モリとしても使用可能なので、メモリモジュールの統一
を計ることができ、設計開発の工数が削減され、製造、
在庫管理などの点でも生産性の改善が期待できる。
をモジュールに内蔵したうえで、一つのメモリモジュー
ルを３２ビツト幅のメモリとしても、１６ビツト幅のメ
モリとしても使用可能なので、メモリモジュールの統一
を計ることができ、設計開発の工数が削減され、製造、
在庫管理などの点でも生産性の改善が期待できる。
第１図は本発明の一実施例であるメモリモジュールを示
す図、 第２図は第１図のメモリモジュールを１６ビツト対応と
して使用する場合の接続関係を示す図、第３図は第１図
のメモリモジュールが１６ビツトメモリモジユールとし
てアクセスされる場合の概念を示す図、 第４図は第１図のメモリモジュールを３２ビツト対応と
して使用する場合の接続関係を示す図、第５図は第１図
のメモリモジュールが３２ビツトメモリモジユールとし
てアクセスされる場合の概念を示す図である。 １１ °゛ ° アドレスデコーダ １２ ° 読出し及び書込み用制御回路＊ＭＳ
モジニール選択信号 ５ＱＬＳＳＯＨ，Ｓｌ 選択信号＊ＢＥＯ１＊
ＢＥ１、＊ＢＥ２ ＊ＢＥ３° バスイネーブル信号 ＊ＯＥ ・ −読出しイ言号 ＊ＷＥ 書込み信号 ＊Ｃ３，＊Ｃ３００、＊ｃｓｏｔ、 ＊Ｃ３１０，＊Ｃ３１１ チップセレクト信号 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖 第２図
す図、 第２図は第１図のメモリモジュールを１６ビツト対応と
して使用する場合の接続関係を示す図、第３図は第１図
のメモリモジュールが１６ビツトメモリモジユールとし
てアクセスされる場合の概念を示す図、 第４図は第１図のメモリモジュールを３２ビツト対応と
して使用する場合の接続関係を示す図、第５図は第１図
のメモリモジュールが３２ビツトメモリモジユールとし
てアクセスされる場合の概念を示す図である。 １１ °゛ ° アドレスデコーダ １２ ° 読出し及び書込み用制御回路＊ＭＳ
モジニール選択信号 ５ＱＬＳＳＯＨ，Ｓｌ 選択信号＊ＢＥＯ１＊
ＢＥ１、＊ＢＥ２ ＊ＢＥ３° バスイネーブル信号 ＊ＯＥ ・ −読出しイ言号 ＊ＷＥ 書込み信号 ＊Ｃ３，＊Ｃ３００、＊ｃｓｏｔ、 ＊Ｃ３１０，＊Ｃ３１１ チップセレクト信号 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖 第２図
Claims (2)
- （１）複数個のメモリＩＣと、前記メモリＩＣに対して
チップセレクト信号を出力するアドレスデコーダとを有
するメモリモジュールにおいて、前記複数個のメモリＩ
Ｃはそれぞれ共通のアドレスを入力し、少なくとも２つ
のグループに分割され、 前記アドレスデコーダは分割された前記グループ毎に設
けられ、前記アドレスデコーダを有効とするイネーブル
信号線を有し、前記イネーブル信号線に入力される信号
の論理によって少なくとも１個のアドレスデコーダが有
効となるように構成されていることを特徴とするメモリ
モジュール。 - （２）前記複数個のメモリＩＣを２つのグループに分割
し、 前記アドレスデコーダを前記グループ毎に設け、前記ア
ドレスデコーダの一方は前記イネーブル信号線の入力信
号がロウレベルの時に有効となり、他方はハイレベルの
時に有効となるように構成されていることを特徴とする
特許請求の範囲第１項記載のメモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132376A JPH02310644A (ja) | 1989-05-25 | 1989-05-25 | メモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132376A JPH02310644A (ja) | 1989-05-25 | 1989-05-25 | メモリモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02310644A true JPH02310644A (ja) | 1990-12-26 |
Family
ID=15079930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132376A Pending JPH02310644A (ja) | 1989-05-25 | 1989-05-25 | メモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02310644A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998035293A1 (fr) * | 1997-02-07 | 1998-08-13 | T.I.F. Co., Ltd. | Systeme de memoire |
| KR100801709B1 (ko) * | 2006-05-16 | 2008-02-11 | 삼성전자주식회사 | 메모리 모듈 및 이를 구비한 메모리 시스템 |
| US8185711B2 (en) | 2006-05-16 | 2012-05-22 | Samsung Electronics Co., Ltd. | Memory module, a memory system including a memory controller and a memory module and methods thereof |
-
1989
- 1989-05-25 JP JP1132376A patent/JPH02310644A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998035293A1 (fr) * | 1997-02-07 | 1998-08-13 | T.I.F. Co., Ltd. | Systeme de memoire |
| KR100801709B1 (ko) * | 2006-05-16 | 2008-02-11 | 삼성전자주식회사 | 메모리 모듈 및 이를 구비한 메모리 시스템 |
| US8185711B2 (en) | 2006-05-16 | 2012-05-22 | Samsung Electronics Co., Ltd. | Memory module, a memory system including a memory controller and a memory module and methods thereof |
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