JPH02307254A - Connection system of semiconductor chip wiring on wafer - Google Patents
Connection system of semiconductor chip wiring on waferInfo
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Abstract
Description
【発明の詳細な説明】
［概 要］
ウェハー上の半導体チップへの信号配線と、該ウェハー
が実装されるプリント基板との配、′ａ接続方式に関し
、
従来、上記半導体チップへの共通配線の一部に欠陥があ
る場合は、予備配線への切り替えを、プリント基板上の
ドライバーＬＳＩで行っており、該ドライバーＬＳＩの
回路構成の複雑化等のハードウェアの増大の問題の解決
を目的とし、半導体チップへの信号配線及び予備配線が
接続される第１のボンディングパッド群に、対向した並
列の位置に予備配線接続用の第２のボンディングパッド
群を設け、不良の信号線がある場合には、プリント基板
上のボンディングパッドから、上記第２のボンディング
パッド群中の対応するものにボンディングワイヤーを接
続し、予備配線との接続を図るよう構成する。[Detailed Description of the Invention] [Summary] Regarding the connection method between signal wiring to a semiconductor chip on a wafer and a printed circuit board on which the wafer is mounted, conventionally, there has been a method for connecting common wiring to the semiconductor chip. If there is a defect in a part, switching to a spare wiring is performed using the driver LSI on the printed circuit board.The aim is to solve the problem of increasing hardware such as the complexity of the circuit configuration of the driver LSI. A second bonding pad group for connecting preliminary wiring is provided in a parallel position opposite to the first bonding pad group to which signal wiring and preliminary wiring to the semiconductor chip are connected, and if there is a defective signal line, , bonding wires are connected from bonding pads on the printed circuit board to corresponding bonding pads in the second group of bonding pads to connect with preliminary wiring.
Ｘ、菫業上の利用分野］
本発明はウェハー上の半導体チップへの信号配、線と、
該ウェハーが実装されるプリント基板との配線接続方式
に関し、詳細には冗長配線を持ったウェハー上の半導体
チップと冗長配線を持たない基板間の配線接続方式に関
する。X. Industrial field of application] The present invention relates to signal wiring and lines to semiconductor chips on a wafer,
The present invention relates to a wiring connection system with a printed circuit board on which the wafer is mounted, and more particularly to a wiring connection system between a semiconductor chip on a wafer having redundant wiring and a board without redundant wiring.
［従来の技術］
近年複数の半導体チップ（ＬＳＩ）が搭載されたウェハ
ーをウェハーの状態のままで使用するウェハー・スケー
ル・インテグレーション（ＷＳＩ）技術が注目されてい
る。現在の半導体技術ではウェハー上の全部分に欠陥が
生じないということはありえず、必ずある部分の半導体
チップ（以下、単に「チップ」ともいう）に欠陥が生じ
ている。その為ＷＳ■技術では各チップ内又はチップ間
で冗長構成を採っているのが一般的であり、又各チップ
間を結ぶ共通配線に対しても、予備の配線を設け、共通
配線に欠陥が生じた場合に予備配線に切換えるという手
法が用いられている。[Prior Art] In recent years, wafer scale integration (WSI) technology, in which a wafer on which a plurality of semiconductor chips (LSI) are mounted is used in its wafer state, has been attracting attention. With current semiconductor technology, it is impossible for all parts of a wafer to be defect-free, and some part of the semiconductor chip (hereinafter also simply referred to as a "chip") always has a defect. Therefore, in WS technology, it is common to have a redundant configuration within each chip or between chips, and also to provide spare wiring for the common wiring that connects each chip, so that there is no defect in the common wiring. A method is used in which when a problem occurs, switching to a backup wiring is used.
具体例としてウェハー上にメモリチップを複数個焼き付
けたウェハーメモリの例について説明する。第４図は従
来のウェハーメモリの構成例を示す図であり、ウェハー
メモリの共通配線であるアドレス配線に一本の予備配線
を設け、冗長度を持たせた場合の一例を示している。同
図において、１はウェハーメモリであり、１０〜１３は
ＲＡＭ （Ｒａｎｄｏｍ 八ｃｃｅｓｓ Ｍｅｍｏｒｙ
） チップ、２０〜２７はマルチプレクサ、Ｓｌ 〜
ＳＩ、はウェハーメモリと外部の基板とのアドレス信号
配線Ａｏ 〜Δ、−１の信号接続を行うためのボンディ
ングパッド、Ｓ８１ は予備配線ＳＡ、 の接続を行
うためのボンディングパッドを表わしている。As a specific example, an example of a wafer memory in which a plurality of memory chips are printed on a wafer will be described. FIG. 4 is a diagram showing an example of the configuration of a conventional wafer memory, and shows an example of a case where one spare wiring is provided in the address wiring, which is a common wiring of the wafer memory, to provide redundancy. In the figure, 1 is a wafer memory, and 10 to 13 are RAM (Random 8 access memory).
) chips, 20-27 are multiplexers, Sl ~
SI represents a bonding pad for signal connection of address signal wiring Ao to Δ, -1 between the wafer memory and an external substrate, and S81 represents a bonding pad for connection of preliminary wiring SA.
第４図の例では、ウェハー１上の複数個の半導体チップ
なるＲＡＭチップ１０〜１３に、共通のアドレス信号配
線Ａ。〜Δ、、−１ の０本が共通配線として接続され
、また予備配線ＳΔ１ が１本の場合である。In the example of FIG. 4, a common address signal wiring A is provided to RAM chips 10 to 13, which are a plurality of semiconductor chips on a wafer 1. This is a case where 0 wires of ~Δ,,-1 are connected as common wires, and there is one spare wire SΔ1.
（１） 共通配線Ａ。−Ａ、、−１に欠陥が生じてい
ない場合は、例えばボンディングパッドＳ１ より供給
されたアドレス信号Ａ。は、マルチプレクサ２１．２３
．２５．２７を介してＲＡＭチップ１０〜１３へ伝搬さ
れる。他のアドレス信号Ａ。−１についても、同様にマ
ルチプレクサ２０．２２．２４．２６を介して、ＲＡＭ
チップ１０〜１３へ伝搬される。(1) Common wiring A. If there is no defect in -A, , -1, address signal A is supplied from bonding pad S1, for example. is multiplexer 21.23
．． 25 and 27 to the RAM chips 10 to 13. Another address signal A. -1 as well, the RAM
It is propagated to chips 10-13.
（２） 今信号配線Ａ。の一部分に欠陥が生じて、該
信号配線Ａ。が使用出来なくなった場合は、外部制御に
より、ボンディングパッドＳ１ に供給されていたア
ドレス信号Ａ。を、予備のボンディングパッドＳＳＩ
に供給し、アドレス信号Ａ。は予備の配線ＳＡ＋ と
マルチプレクサ２１．２３．２５．２７を介して、ＲＡ
Ｍチップ１０〜Ｉ３へ伝搬される。(2) Now signal wiring A. A defect occurs in a portion of the signal wiring A. If the address signal A that was being supplied to the bonding pad S1 becomes unusable, the address signal A that was being supplied to the bonding pad S1 is controlled externally. , spare bonding pad SSI
and address signal A. is connected to RA via spare wiring SA+ and multiplexer 21.23.25.27.
It is propagated to the M chips 10 to I3.
第４図の例の如く、冗長配線をもったウェハーメモリの
アドレス信号配線Ａ。−Ａｌｌ−１ヲ駆動するドライバ
ー回路の具体例としては、第５図の例がある。As in the example of FIG. 4, address signal wiring A of a wafer memory having redundant wiring. A specific example of a driver circuit for driving -All-1 is shown in FIG.
同図において、２はドライバーＬＳＩ、８１〜Ｂ１ は
プリント基板上に設けられたボンディングパッド、３０
〜３３はドライバーゲート、４０はマルチプレクサ、５
０はマルチプレクサ４０を制御するための切り換え情報
回路、１００〜１０４はウェハーメモリ１とプリント基
板３を接続するためのボンディングワイヤーを表わして
いる。例えばアドレス信号線Ａ１ に欠陥が生じ、予
備配線ＳＡ！に切り換える必要が生じた場合は、その旨
の情報が切り換え情報回路５０にセフ１−され、マルチ
プレクサ４０はアドレス信号配線Ａ１ を選択し予備
配線ＳＡ、 にアドレス信号Ａ、を供給する。In the figure, 2 is a driver LSI, 81 to B1 are bonding pads provided on the printed circuit board, and 30
~33 is the driver gate, 40 is the multiplexer, 5
0 represents a switching information circuit for controlling the multiplexer 40, and 100 to 104 represent bonding wires for connecting the wafer memory 1 and the printed circuit board 3. For example, if a defect occurs in address signal line A1, spare wiring SA! When it becomes necessary to switch to the auxiliary wiring SA, information to that effect is transmitted to the switching information circuit 50, and the multiplexer 40 selects the address signal wiring A1 and supplies the address signal A to the spare wiring SA.
Ｃ発明が解決しようとする課題］
以上、従来技術の項で説明した如く、ウェハー上の各半
導体チップへの共通配線に欠陥がある場合には、予備配
線を用い、該予備配線への切り替えを、プリント基板上
のドライバーＬＳＩにより行っている。Problem to be Solved by Invention C] As explained above in the section of the prior art, if there is a defect in the common wiring to each semiconductor chip on the wafer, a spare wiring is used and switching to the spare wiring is performed. This is done using a driver LSI on a printed circuit board.
しかし、このように、予備配線への切り換えを、ドライ
バーＬＳＩで行うこ止は、マルチプレクサや切り換え情
報回路などによる使用ゲート数の増加、ドライバーＬＳ
Ｉのビン端子及びプリント基板上の配線パターン数の増
加を招く。However, in this way, switching to the spare wiring cannot be performed using the driver LSI.
This results in an increase in the number of I pin terminals and wiring patterns on the printed circuit board.
さらに、ウェハーの歩留りを向上させるため、予備配線
の本数を複数本設けた場合は、さらにこの物情の増加が
顕著となる。Furthermore, when a plurality of spare wirings are provided in order to improve the yield of wafers, this increase becomes even more remarkable.
本発明は、上記問題点に鑑みなされたものであり、外部
回路を増加させることなく、ウェハー上の不良配線に供
給される信号を予備配線に切り換える配線接続方式を提
供することを目的とする。The present invention has been made in view of the above problems, and it is an object of the present invention to provide a wiring connection method that switches a signal supplied to a defective wiring on a wafer to a spare wiring without increasing the number of external circuits.
［課題を解決するための手段］
本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。[Means for Solving the Problems] According to the present invention, the above objects are achieved by the means described in the claims.
すなわち、本発明は、請求項１記載の発明については、
ウェハー上の半導体チップへのｎ本の信号配線（ＡＱ
〜Ａ、−，）に対してｍ本の予備配線（Ｓ Ａ、 〜Ｓ
Ａ、）を設け、該ウェハー上の配線を、ウェハーが実装
されるプリント基板に接続する半導体チップ配線接続方
式において、
ウェハーには、半導体チップへのｎ＋ｍ （ｎ≧ｌ、ｍ
≧１）本の配線に対して、該配線に接続され、一列に並
べられた第１のボンディングパッド群（Ｓ、 〜Ｓ、
ＸＳＳ、−３Ｓ、）と、上記第１のボンディングパッ
ド群と対向した並列の位置に、上記信号配線に対応する
ｎ個のボンディングパッド（Ｃ，、、〜Ｃ，，，＞ と
、予備配線の１本に対応する１個のボンディングパッド
（Ｃ，、、、、、）とが、ｎ＋１個互いに接続された第
２のボンディングパッド群をｍ組（（Ｃ，。That is, the present invention has the following features regarding the invention as claimed in claim 1:
n signal lines (AQ) to semiconductor chips on the wafer
m preliminary wirings (S A, ~S
In the semiconductor chip wiring connection method in which the wiring on the wafer is connected to the printed circuit board on which the wafer is mounted, the wafer has n+m (n≧l, m
≧1) For one wiring, a first bonding pad group (S, ~S,
XSS, -3S, ), n bonding pads (C, , ~C,, , > ) corresponding to the signal wiring and a preliminary wiring in parallel positions facing the first bonding pad group. One bonding pad (C, , , , , ) corresponding to one bonding pad is connected to m groups of second bonding pads ((C, .
１〜Ｃ１，。、ｌ ）、 （Ｃ２＝ 〜Ｃ２，，，＋
、 ） 、〜（Ｃ，、、〜Ｃ１２、。１ ）〕設け
、プリント基板上には、上記ｎ本の信号配線に対応する
ｎ個のボンディングパッド群（Ｂ、 〜Ｂ、、）を設
け、予備配線を使用しない場合は、プリント基板上の各
ボンディングパッドＢｊ （ｊ−１−ｎンを、ウェハ
ー上の対応する信号配線用、のボンディングパッドＳＪ
にボンディングワイヤで接続し、信号配線ＡＪが不良で
予備配ｌ５Ａｋ（ｋ＝１〜ｍ）を使用する場合には、プ
リント基板上のボンディングパッドＢｊを、第２のボン
ディングパッド群中のに組目のボンディングパッドＣｋ
１ ノにボンディングワイヤで接続し、該ボンディング
パッドＣｋ、ｊにウェハー上のパターンで接続されたボ
ンディングパットＣ，，，，，，ヲ、上記予備配線ＳΔ
にの接続されたボンディングパッドＳＳｋと、ボンディ
ングワイヤ又はウェハー上のパターンで接続するウェハ
ー上の半導体チップ配線接続方式であり、
請求項の記載の発明については、ウェハー上の半導体チ
ップへのｎ本の信号配線（Ａ、 −Ａｎ−１）に対して
ｍ本の予備配線（ＳＡ、 〜ＳＡ、）を設け、該ウェハ
ー上の配線を、ウエノ１−が実装されるプリント基板に
接続する半導体チップ配線接続方式において、
ウェハー上には、半導体チップへのｎ＋ｍ（ｎ≧１、ｍ
≧１）本の配線に対して、該配線に接続され、一列に並
べられた第１のボンディングパッド群（Ｓ、〜Ｓ、、、
Ｓ８１〜ＳＳ、）と、上記第１のボンディングパッド群
と対向した並列の位置に、上記信号配線に対応するｎ個
のボンディングパッド（Ｃ，、、〜Ｃ，，，，）と、予
備配線の各々に対応するｍ個のボンディングパッド（Ｃ
Ｉ＋ ｎｉｌ 〜ＣＩ＋ 、、＋ｍ ）のｎ＋ｍ個の互
いに接続された第２のボンディングパッド群をｍ組［：
（Ｃ、、、〜Ｃ、、、、、）、（Ｃ，、、−Ｃ，。1~C1,. , l ), (C2= ~C2,,,+
, ) , ~(C,,, ~C12,.1)] are provided on the printed circuit board, and n bonding pad groups (B, ~B, .) corresponding to the n signal wirings are provided on the printed circuit board, If you do not use preliminary wiring, replace each bonding pad Bj (j-1-n) on the printed circuit board with the bonding pad SJ for the corresponding signal wiring on the wafer.
If the signal wiring AJ is defective and a preliminary wiring 15Ak (k=1 to m) is used, connect the bonding pad Bj on the printed circuit board to the second group in the second bonding pad group. bonding pad Ck
The bonding pads C, , , , , , , , , , , , , , , , , , , , , , , , , and 1 are connected to the bonding pads Ck, j by a bonding wire, and the above-mentioned preliminary wiring SΔ
This is a semiconductor chip wiring connection method on a wafer in which a bonding pad SSk connected to a bonding pad SSk is connected with a bonding wire or a pattern on a wafer. Semiconductor chip wiring that provides m spare wiring (SA, ~SA,) for the signal wiring (A, -An-1) and connects the wiring on the wafer to the printed circuit board on which Ueno 1- is mounted. In the connection method, there are n+m (n≧1, m
≧1) For one wiring, first bonding pad groups (S, ~S, . . . connected to the wiring and arranged in a row)
S81 to SS, ), n bonding pads (C, , , ~C, , , ) corresponding to the signal wiring and preliminary wiring in parallel positions facing the first bonding pad group. m bonding pads (C
m groups of n+m mutually connected second bonding pad groups [:
(C,,,~C,,,,,),(C,,,-C,.
ｆｉ＋１１ ） 、〜（Ｃ，、、〜Ｃ，，，，，，））
設け、プリント基板上には、上記ｎ本の信号配線に対応
するｎ個のボンディングパッド群（Ｂ、〜Ｂ、、）を設
け、予備配線を使用しない場合は、プリント基板上の各
ボンディングパッドＢ ｊ ’（ｊ ＝ １〜ｎ）を、
ウェハー上の対応する信号配線用のボンディングパッド
Ｓｊにボンディングワイヤで接続し、信号配線Ａ」が不
良で予備配線ＳＡｋ （ｋ＝１〜ｍ）を使用する場合に
は、プリント基板上のボンディングパッドＢ」を、第２
のボンディングパッド群中のに組目のボンディングパッ
ドＣｋ、ｊにボンディングワイヤで接続し、該ボンディ
ングパッドＣｋ、ｊにウェハー上のパターンで接続され
たボンディングパッドＣｋ、ｎ＋ｋを、上記予備配’ａ
Ｓ Ａ ｋの接続されたボンディングパッドＳＳｋと
、ボンディングワイヤで接続するウェハー上の半導体チ
ップ配線接続方式である。fi+11) , ~(C,,, ~C,,,,,,))
n bonding pad groups (B, ~B, ,) corresponding to the n signal wirings are provided on the printed circuit board, and if preliminary wiring is not used, each bonding pad B on the printed circuit board is provided. j' (j = 1 to n),
Connect to the bonding pad Sj for the corresponding signal wiring on the wafer with a bonding wire, and if the signal wiring A'' is defective and use the spare wiring SAk (k = 1 to m), connect the bonding pad B on the printed circuit board. ”, the second
The bonding pad Ck, n+k connected to the bonding pad Ck, j of the second group in the group of bonding pads with a bonding wire, and connected to the bonding pad Ck, j in a pattern on the wafer, is
This is a semiconductor chip wiring connection method on a wafer in which a bonding pad SSk connected to S A k is connected with a bonding wire.
［作 用コ
ウェハー上の複数個の半導体チップへの共通配線、例え
ば、ウェハーメモリでの各ＲＡＭチップへのｎ本アドレ
ス信号配線Ａ。−Ａ、、−、については、該アドレス信
号配線の一部に欠陥のある場合に備えて、少なくとも１
つ以上の予備配線がｍ （ｍ≧１）本設けられている。[Operation] Common wiring to a plurality of semiconductor chips on a cowafer, for example, n address signal wirings A to each RAM chip in a wafer memory. -A, , -, at least one
At least m (m≧1) spare wirings are provided.
従来は、不良のアドレス信号配線がある場合には、予備
配線への切り換えをプリント基板上のドライバー回路中
のマルチプレクサ等による選択制御により行っており、
複雑な制御回路を必要としていたが、
本発明では、上記予備配線への切り換えを電子回路で行
うのを止め、ウェハー上の信号配線に接続される第１の
ボンディングパッド群ニ対向する位置に並列に、予備配
線に接続された第２のボンディングパッド群のｍ組を配
置し、ある信号配線に欠陥がある場合には、プリント基
板上のボンディングパッドと、該欠陥信号配線に対向し
予備配線に接続されたボンディングパッドとをボンディ
ングワイヤにより機械的に接続する。Conventionally, when there is a defective address signal wiring, switching to a spare wiring is performed by selective control using a multiplexer, etc. in a driver circuit on a printed circuit board.
However, in the present invention, switching to the preliminary wiring is no longer performed using an electronic circuit, and the first group of bonding pads, which are connected to the signal wiring on the wafer, are connected in parallel in opposing positions. m groups of second bonding pads connected to the preliminary wiring are arranged, and if a certain signal wiring has a defect, a bonding pad on the printed circuit board and a second bonding pad group connected to the defective signal wiring are placed on the preliminary wiring. The connected bonding pads are mechanically connected by bonding wires.
上記予備配線に接続される第２のボンディングパッド群
の設置の形態には２通りあり、請求項１記載の発明では
、第二のボンディングパッド群の各組は、それぞれ所定
の予備配線との接続の関係が固定されており、
請求項２記載の発明では、第２のボンディングパッド群
の各組は、予備配線との組合せが固定化されておらず、
ボンディングワイヤで任意の組合せが取り得る。There are two ways of installing the second bonding pad group connected to the preliminary wiring, and in the invention according to claim 1, each set of the second bonding pad group is connected to a predetermined preliminary wiring. In the invention according to claim 2, the combination of each set of the second bonding pad group with the preliminary wiring is not fixed,
Any combination of bonding wires is possible.
［実施例］
第一の実施例
第１図は本発明の第一の実施例であり、１本のアドレス
信号配線Ａ。−Ａ ｎ−１に対して、１本の予備配線Ｓ
Ａ、を設けた場合の例である。[Embodiment] First Embodiment FIG. 1 shows a first embodiment of the present invention, in which one address signal wiring A is used. -One spare wiring S for A n-1
This is an example where A is provided.
同図において、】はウェハー、２はドライバーＬＳＩ、
３はプリント基板、Ｓ ｌ−５ｎはアドレス信号配線Ａ
。〜Ａ 、 −、に接続されたウェハー上のボンディン
グパッド、ＳＳ１は予備配線ＳＡ１に接続されたウェハ
ー上のボンディングパッド、Ｃ３，１〜ＣＩ ＋ ｎは
、ボンディングパッドＳ、〜Ｓ、、に対向して設けられ
たウェハー上のボンディングパッド、ＣＩ、、、。１は
ボンディングパッドＳ８１に対向して設けられたボンデ
ィングパッドを表わしており、該ボンディングパッドＣ
１１，〜Ｃ１１、及びＣ３，イ＋１はそれぞれウェハー
上のパターンで相互に接続されている。In the figure, ] is a wafer, 2 is a driver LSI,
3 is a printed circuit board, S l-5n is address signal wiring A
. Bonding pads on the wafer connected to ~A, -, SS1 are bonding pads on the wafer connected to preliminary wiring SA1, C3,1~CI+n face bonding pads S, ~S, , bonding pads, CI, on the wafer provided with 1 represents a bonding pad provided opposite to the bonding pad S81, and the bonding pad C
11, to C11, and C3, i+1 are each connected to each other by a pattern on the wafer.
また、Ｂ１〜Ｂ、、はプリント基板上に設けられたボン
ディングパッド、３０〜３３はドライバーＬＳＩ上のド
ライバーゲート、 １００〜１０３はボンディングワイ
ヤー、１０４はボンディングワイヤー又はウェハー上の
パターンを表わしている。Further, B1 to B, , , , 30 to 33 are bonding pads provided on the printed circuit board, 30 to 33 are driver gates on the driver LSI, 100 to 103 are bonding wires, and 104 is a bonding wire or a pattern on the wafer.
第１図の実施例では、ウェハー上のアドレス信号線Ａ１
に欠陥が生じた場合の、ボンディングワイヤーの接続関
係を示しており、プリント基板上のボンディングパッド
Ｂ２とウェハー上のボンディングパッドＣ３，２がボン
ディングワイヤ １０１で接続されており、これにより
、ドライバーゲート３１で駆動されるアドレス信号Ａ１
は、ボンディングパッド（Ｃ、，２−Ｃ、，３・・・＝
ＣＩ、ｎ＋ｌ→ＳＳ１を経由して予備配線ＳＡ、に伝搬
される。In the embodiment of FIG. 1, the address signal line A1 on the wafer
The connection relationship of the bonding wires is shown in the case where a defect occurs in the driver gate 31. The bonding pad B2 on the printed circuit board and the bonding pads C3, 2 on the wafer are connected by a bonding wire 101. Address signal A1 driven by
is the bonding pad (C,,2-C,,3...=
It is propagated to the spare wiring SA via CI, n+l→SS1.
なお、第一図の実施例において、ウェハー１上のボンデ
ィングパッドＣ１，１〜ＣＩ ＋ 、、＋ １を設けず
に、プリント基板３上のボンディングパッドＢ２とウェ
ハー上のボンディングパッドＳＳ１とを、直接にボンデ
ィングワイヤーで接続することも考えられるが、他のボ
ンディングワイヤーとのクロスショート（ｃｒｏｓｓ
５ｈｏｒｔ）が生じ、現在の技術では実現が困難であ
る。In the embodiment shown in FIG. 1, the bonding pads C1,1 to CI+, . It is also possible to connect the wire with a bonding wire, but it is possible to connect the
5hort), which is difficult to realize with current technology.
第二の実施例
第２図は本発明の第二の実施例を示す図であり、第１図
に示した第一の実施例と比較して、予備配線を複数本（
ｍ本）設けた場合を表わしており、特許請求の範囲の請
求項１記・戒の発明に対応するものであり、ｍ＝１すな
わち予備配線が１本の場合は第１図と同じ構成となる。Second Embodiment FIG. 2 is a diagram showing a second embodiment of the present invention, and in comparison with the first embodiment shown in FIG.
m wires), which corresponds to the invention of claim 1/kai of the claims, and if m=1, that is, one spare wire, the configuration is the same as that in FIG. 1. Become.
第２図の例では、予備配線がＳＡ、、ＳＡ２、ＳＡり、
・・・・・・ＳＡヨのｍ本設けられ、各予備配線は、ｓ
ｓ、 、ｓｓ、 、ｓｓ３・・・・・・、ＳＳ、のｍ個
のボンディングパッドに接続されている。In the example in Figure 2, the preliminary wiring is SA, SA2, SA,
・・・・・・M pieces of SA are provided, and each spare wiring is s
It is connected to m bonding pads s, , ss, , ss3..., SS.
また、相互に接続されたボンディングパッド（Ｃ，、、
） 、 （Ｃ，，２） 、〜 （Ｃ１，ｎ＋１）
、 （Ｃｌ＋ｎ＋１ ＞は予備配線ＳＡ、に対応して
設けられており、同様にして、相互に接続されたポンデ
ィ ン グ パ ン ド （Ｃ２，１） 、
（Ｃ２，、） ・・・ ・・・ （Ｃ２、ｎ）
、（Ｃ２，、、、、）は予備配線Ｓ Ａ ２に対応して
設けられており、このような相互に接続されたボンディ
ングパッド群が予備配線ＳＡ１〜ＳＡｍに対応してｍ組
配設されている。Also, interconnected bonding pads (C,...
) , (C,,2) , ~ (C1,n+1)
, (Cl+n+1> is provided corresponding to the preliminary wiring SA, and in the same way, the bonding pans (C2, 1), which are connected to each other,
(C2,,) ... ... (C2, n)
, (C2,,,,,) are provided corresponding to the preliminary wiring SA2, and m sets of bonding pad groups connected to each other are arranged corresponding to the preliminary wiring SA1 to SAm. ing.
具体的なボンディングワイヤーの接続方法は、第一の実
施例の場合と同様な方法で行われる。A specific method for connecting the bonding wires is the same as in the first embodiment.
第三の実施例
第３図は本発明の第三の実施例を示す図であり、特許請
求の範囲の請求項２記載の発明に対応するものである。Third Embodiment FIG. 3 is a diagram showing a third embodiment of the present invention, which corresponds to the invention set forth in claim 2 of the claims.
本例においても、予備配線を複数本（ｍ本）設けた場合
の例であり、ｍ＝１すなわち予備配線が１本の場合には
、第１図に示した第一の実施例と同じになる。This example is also an example where a plurality of spare wirings (m pieces) are provided, and when m=1, that is, one spare wiring, the same as the first embodiment shown in FIG. Become.
この第三の実施例は、第二の実施例と比較して、予備配
線Ｓ Ａ ＋〜ＳΔ１を使用するための、ボンディング
パッド群の各々の組が、例えば、ボンディングパッドＣ
Ｉ ＋ ｌ〜Ｃ１，−についてみると、ｎ＋ｍ個のボン
ディングパッドからなり、それぞれアドレス信号線Ａ。This third embodiment is different from the second embodiment in that each set of bonding pad groups for using the preliminary wirings S A + to SΔ1 is, for example, a bonding pad C
Looking at I+l~C1,-, it consists of n+m bonding pads, each of which is an address signal line A.
−八〇−１及び予備配線Ｓ Ａ ｌ−ＳＡ１のｎ＋ｍ本
に対応して設けである。-80-1 and auxiliary wiring S A l-SA1 are provided corresponding to n+m pieces.
予備配線用のボンディングパッド群中の各組は、任意の
予備配線とボンディングワイヤーで接続可能となり、第
二の実施例より使用に際しての自由度が高い。Each set in the group of bonding pads for preliminary wiring can be connected to any preliminary wiring using a bonding wire, and the degree of freedom in use is higher than in the second embodiment.
［発明の効果］
以上説明した如く、本発明によれば、ウェハー上の半導
体チップへの共通の信号配線に対して、該共通の信号配
線の駆動のためのドライバーゲートとビン端子を最小限
必要な個数のみドライバーＬＳＩに用意すれば足り、ま
た、プリント基板上の配線パターン及びボンディングワ
イヤーも最小限で、不良配線に供給されている信号を予
備配線に切り替えることができ、ハードウェアの削減が
図れる。[Effects of the Invention] As explained above, according to the present invention, for common signal wiring to semiconductor chips on a wafer, the minimum number of driver gates and bin terminals for driving the common signal wiring is required. It is sufficient to prepare only the required number of wires on the driver LSI, and the wiring patterns and bonding wires on the printed circuit board are also kept to a minimum. Signals being supplied to defective wiring can be switched to spare wiring, thereby reducing hardware requirements. .
第１図は本発明の第一の実名例を示す図、第２図は本発
明の第二の実施例を示す図、第３図は本発明の第三の実
施例を示す図、第４図は従来のウェハーメモリの構成例
を示す図、第５図は従来のウェハーメモリのドライバー
回路の具体例を示す図である。
１・・・・・・ウェハー、２・・・・・・ドライバーＬ
ＳＩ。Fig. 1 is a diagram showing a first practical example of the present invention, Fig. 2 is a diagram showing a second embodiment of the invention, Fig. 3 is a diagram showing a third embodiment of the invention, and Fig. 4 is a diagram showing a third embodiment of the invention. The figure shows an example of the configuration of a conventional wafer memory, and FIG. 5 is a diagram showing a specific example of a driver circuit of the conventional wafer memory. 1...Wafer, 2...Driver L
S.I.
Claims (1)
＿０〜Ａ＿ｎ＿−＿１）に対してｍ本の予備配線（ＳＡ
＿１〜ＳＡ＿ｍ）を設け、該ウェハー上の配線を、ウェ
ハーが実装されるプリント基板に接続する半導体チップ
配線接続方式において、 ウェハー上には、半導体チップへのｎ＋ｍ （ｎ≧１、ｍ≧１）本の配線に対して、該配線に接続さ
れ、一列に並べられた第１のボンディングパッド群（Ｓ
＿１〜Ｓ＿ｎ、ＳＳ＿１〜ＳＳ＿ｍ）と、 上記第１のボンディングパッド群と対向し た並列の位置に、上記信号配線に対応するｎ個のボンデ
ィングパッド（Ｃ＿１＿，＿１〜Ｃ＿１＿＋＿ｎ）と、
予備配線の１本に対応する１個のボンディングパッド（
Ｃ＿１＿，＿ｎ＿＋＿１）とが、ｎ＋１個互いに接続さ
れた第２のボンディングパッド群をｍ組〔（Ｃ＿１＿，
＿１〜Ｃ＿１，＿ｎ＿＋＿１）、（Ｃ＿２，＿１〜Ｃ＿
２＿，＿ｎ＿＋＿１）、〜（Ｃ＿ｍ＿，＿１〜Ｃ＿ｍ＿
，＿ｎ＿＋＿１）〕設け、プリント基板上には、上記ｎ
本の信号配線 に対応するｎ個のボンディングパッド群（Ｂ＿１〜Ｂ＿
ｎ）を設け、 予備配線を使用しない場合は、プリント基 板上の各ボンディングパッドＢｊ（ｊ＝１〜ｎ）を、ウ
ェハーの対応する信号配線用のボンディングパッドＳｊ
にボンディングワイヤで接続し、 信号配線Ａｊが不良で予備配線ＳＡｋ（ｋ ＝１〜ｍ）を使用する場合には、プリント基板上のボン
ディングパッドＢｊを、第２のボンディングパッド群中
のｋ組目のボンディングパッドＣｋ、ｊにボンディング
ワイヤで接続し、 該ボンディングパッドＣｋ、ｊにウェハー 上のパターンで接続されたボンディングパッドＣ＿ｋ＿
，＿ｎ＿＋＿１を、上記予備配線ＳＡｋの接続されたボ
ンディングパッドＳＳｋと、ボンディングワイヤ又はウ
ェハー上のパターンで接続することを特徴とするウェハ
ー上の半導体チップ配線接続方式。 ２、ウェハー上の半導体チップへのｎ本の信号配線（Ａ
＿０〜Ａ＿ｎ＿−＿１）に対してｍ本の予備配線（ＳＡ
＿１〜ＳＡ＿ｎ）を設け、該ウェハー上の配線を、ウェ
ハーが実装されるプリント基板に接続する半導体チップ
配線接続方式において、 ウェハー上には、半導体チップへのｎ＋ｍ （ｎ≧１、ｍ≧１）本の配線に対して、該配線に接続さ
れ、一列に並べられた第１のボンディングパッド群（Ｓ
＿１〜Ｓ＿ｎ、ＳＳ＿１〜ＳＳ＿ｍ）と、 上記第１のボンディングパッド群と対向し た並列の位置に、上記信号配線に対応するｎ個のボンデ
ィングパッド（Ｃ＿１＿，＿１〜Ｃ＿１＿，＿ｎ）と、
予備配線の各々に対応するｍ個のボンディングパッド（
Ｃ＿１＿，＿ｎ＿＋＿１〜Ｃ＿１＿，＿ｎ＿＋＿ｍ）の
ｎ＋ｍ個が互いに接続された第２のボンディングパッド
群をｍ組〔（Ｃ＿１＿，＿１〜Ｃ＿１＿，＿ｎ＿＋＿ｍ
）、（Ｃ＿２＿，＿１〜Ｃ＿２＿，＿ｎ＿＋＿ｍ）、〜
（Ｃ＿ｍ＿，＿１〜Ｃ＿ｍ＿，＿ｎ＿＋＿ｍ）〕設け、 プリント基板上には、上記ｎ本の信号線に 対応するｎ個のボンディングパッド群（Ｂ＿１〜Ｂ＿ｎ
）を設け、 予備配線を使用しない場合は、プリント基 板上の各ボンディングパッドＢｊ（ｊ＝１〜ｎ）を、ウ
ェハー上の対応する信号配線用のボンディングパッドＳ
ｊにボンディングワイヤで接続し、 信号配線Ａｊが不良で予備配線ＳＡｋ（ｋ ＝１〜ｍ）を使用する場合には、プリント基板上のボン
ディングパッドＢｊを、第２のボンディングパッド群中
のｋ組目のボンディングパッドＣｋ、ｊにボンディング
ワイヤで接続し、 該ボンディングパッドＣｋ、ｊにウェハー 上のパターンで接続されたボンディングパッドＣ＿ｋ＿
，＿ｎ＿＋＿ｋを、上記予備配線ＳＡｋの接続されたボ
ンディングパッドＳＳｋと、ボンディングワイヤで接続
することを特徴とするウェハー上の半導体チップ配線接
続方式。[Claims] 1. n signal wirings (A
m spare wirings (SA
In the semiconductor chip wiring connection method, in which the wiring on the wafer is connected to the printed circuit board on which the wafer is mounted, n+m (n≧1, m≧1) are connected to the semiconductor chip on the wafer. A first group of bonding pads (S
_1 to S_n, SS_1 to SS_m), and n bonding pads (C_1_, _1 to C_1_+_n) corresponding to the signal wiring in parallel positions facing the first bonding pad group;
One bonding pad corresponding to one spare wire (
C_1_, _n_+_1), and m sets of n+1 second bonding pad groups [(C_1_,
_1~C_1,_n_+_1), (C_2,_1~C_
2_,_n_+_1), ~(C_m_,_1~C_m_
,_n_+_1)], and the above n is provided on the printed circuit board.
n bonding pad groups (B_1 to B_
n) and when no preliminary wiring is used, each bonding pad Bj (j = 1 to n) on the printed circuit board is connected to the corresponding bonding pad Sj for signal wiring on the wafer.
If the signal wiring Aj is defective and a spare wiring SAk (k = 1 to m) is used, the bonding pad Bj on the printed circuit board is connected to the kth group of the second bonding pad group. A bonding pad C_k_ connected to the bonding pad Ck,j by a bonding wire, and a bonding pad C_k_ connected to the bonding pad Ck,j by a pattern on the wafer.
,_n_+_1 are connected to bonding pads SSk connected to the preliminary wiring SAk by bonding wires or patterns on the wafer. 2. n signal wirings (A
m spare wirings (SA
In the semiconductor chip wiring connection method, in which the wiring on the wafer is connected to the printed circuit board on which the wafer is mounted, n+m (n≧1, m≧1) are connected to the semiconductor chips on the wafer. A first group of bonding pads (S
_1 to S_n, SS_1 to SS_m), and n bonding pads (C_1_, _1 to C_1_, _n) corresponding to the signal wiring in parallel positions facing the first bonding pad group;
m bonding pads (
m groups of second bonding pads in which n+m of C_1_,_n_+_1 to C_1_,_n_+_m) are connected to each other [(C_1_,_1 to C_1_,_n_+_m
), (C_2_,_1~C_2_,_n_+_m), ~
(C_m_,_1 to C_m_,_n_+_m)], and on the printed circuit board, n bonding pad groups (B_1 to B_n
), and if no preliminary wiring is used, each bonding pad Bj (j = 1 to n) on the printed circuit board is connected to the corresponding bonding pad S for signal wiring on the wafer.
If signal wiring Aj is defective and a spare wiring SAk (k = 1 to m) is used, bonding pad Bj on the printed circuit board is connected to group k of the second bonding pad group. A bonding pad C_k_ connected to the second bonding pad Ck,j with a bonding wire, and a bonding pad C_k_ connected to the bonding pad Ck,j in a pattern on the wafer.
, _n_+_k to a bonding pad SSk connected to the preliminary wiring SAk by a bonding wire.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12795789A JPH02307254A (en) | 1989-05-23 | 1989-05-23 | Connection system of semiconductor chip wiring on wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12795789A JPH02307254A (en) | 1989-05-23 | 1989-05-23 | Connection system of semiconductor chip wiring on wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02307254A true JPH02307254A (en) | 1990-12-20 |
Family
ID=14972841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12795789A Pending JPH02307254A (en) | 1989-05-23 | 1989-05-23 | Connection system of semiconductor chip wiring on wafer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02307254A (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7895374B2 (en) | 2008-07-01 | 2011-02-22 | International Business Machines Corporation | Dynamic segment sparing and repair in a memory system |
| US7979759B2 (en) | 2009-01-08 | 2011-07-12 | International Business Machines Corporation | Test and bring-up of an enhanced cascade interconnect memory system |
| US8082475B2 (en) | 2008-07-01 | 2011-12-20 | International Business Machines Corporation | Enhanced microprocessor interconnect with bit shadowing |
| US8082474B2 (en) | 2008-07-01 | 2011-12-20 | International Business Machines Corporation | Bit shadowing in a memory system |
| KR101101552B1 (en) * | 2009-09-11 | 2012-01-02 | 삼성전기주식회사 | Repairing method of ceramic substrate and repaired ceramic substrate using the same |
| US8139430B2 (en) | 2008-07-01 | 2012-03-20 | International Business Machines Corporation | Power-on initialization and test for a cascade interconnect memory system |
| US8201069B2 (en) | 2008-07-01 | 2012-06-12 | International Business Machines Corporation | Cyclical redundancy code for use in a high-speed serial link |
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| US8245105B2 (en) | 2008-07-01 | 2012-08-14 | International Business Machines Corporation | Cascade interconnect memory system with enhanced reliability |
-
1989
- 1989-05-23 JP JP12795789A patent/JPH02307254A/en active Pending
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