JPH02306668A - Semiconductor device with quantum fine wire and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超高速の一次元電子トランジスタ、あるいは
量子干渉を利用した新規な一次元量子細線を有する半導
体装置及びその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device having an ultrahigh-speed one-dimensional electronic transistor or a novel one-dimensional quantum wire using quantum interference, and a method for manufacturing the same.
材料としてＡ Ｉ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ
ｓからなる構造を例にとって従来提案されている一次元
量子細線の構造を第４図に図示する。これはＡｌＧａＡ
ｓ ／ Ｇ ａ Ａ ｓの多層膜の側面に変調ドープに
よって一次元電子状態を実現するものである。第４図中
、点線で囲まれた多層膜／ Ａ Ｉ Ｇ ａ Ａ ｓ界
面の部分に一次元電子が蓄積する。第４図の従来提案さ
れている先行技術としての一次元量子細線構造の模式的
断面構造例において、１は半絶縁性ＧａＡｓ半導体基板
、２はノンドープのＡｌＧａＡｓ層、３はノンドープの
ＧａＡｓ層、４はノンドープのＡｌＧａＡｓ層（厚さ約
１０ｎｍ）、５はＳｉドープのＡｌＧａＡｓ層（厚さ約
１０１００ｎを示している。As a material A I G a A s / G a A
FIG. 4 shows the structure of a conventionally proposed one-dimensional quantum wire, taking as an example a structure consisting of s. This is AlGaA
A one-dimensional electronic state is realized by modulation doping on the side surface of the s/GaAs multilayer film. In FIG. 4, one-dimensional electrons are accumulated at the multilayer film/AIGaAs interface surrounded by the dotted line. In the schematic cross-sectional structure example of a one-dimensional quantum wire structure as the prior art proposed in FIG. 5 shows a non-doped AlGaAs layer (about 10 nm thick), and 5 shows a Si-doped AlGaAs layer (about 10100 nm thick).
この構造の製造方法の一例を次に示す。第５図（ａ）
（ｂ） （ｅ）は順次従来方式による一次元量子細線構
造の製造方法を説明するための模式的断面構造を示して
いる。まず、分子線エピタキシャル成長法あるいは、有
機金属気相成長法によってノンドープのＡｇＧａＡｓ層
２、ノンドープのＧａＡｓ層３を順次成長させ、多層構
造を作製する。次に、第５図（ａ）に図示するように、
多層膜ウェハ上にエツチングマスク６を（１１０）方向
に配し、第５図世）に図示するように、化学エツチング
あるいはプラズマエツチングによって段差を作る。An example of a method for manufacturing this structure is shown below. Figure 5(a)
(b) and (e) sequentially show schematic cross-sectional structures for explaining a method of manufacturing a one-dimensional quantum wire structure using a conventional method. First, a non-doped AgGaAs layer 2 and a non-doped GaAs layer 3 are sequentially grown by molecular beam epitaxial growth or metal organic vapor phase epitaxy to produce a multilayer structure. Next, as shown in FIG. 5(a),
An etching mask 6 is placed on the multilayer film wafer in the (110) direction, and steps are formed by chemical etching or plasma etching, as shown in FIG.
さらに第５図（Ｃ）に図示するように再び分子線工ピタ
キシャル成長法か有機金属気相成長法でノンドープのＡ
／＋ＧａＡｓ層４を１０ｎｍの厚さでエツチングされた
側面上に成長させ、引き続き約１０１８ｃｍ″：Ｉの不
純物密度でドープされたＳｉドープのＡｊ２ＧａＡｓ層
５を１１００ｎの厚さで成長させて、側面に一次元状態
を実現する。Furthermore, as shown in FIG. 5(C), non-doped A
/+GaAs layer 4 with a thickness of 10 nm is grown on the etched side surfaces, followed by a Si-doped Aj2GaAs layer 5 doped with an impurity density of about 1018 cm'':I is grown with a thickness of 1100 nm on the side surfaces. Achieve a one-dimensional state.
上述のように第５図（ａ）は半絶縁性基板１上にＡ／！
ＧａＡｓ／ＧａＡｓの多層膜を成長後マスク６がパター
ニングされた状態を示し、第５図（ｂｌで上記多層膜が
マスク６を用いてプラズマエツチング或いは化学エツチ
ングでエツチングされ、かつ基板１の一部分まで含めて
エツチング除去された状態を示している。第５図（ｂ）
のエツチングにより、異方性を示し、所定の面方位の結
晶面が露出されている。第５図（Ｃ）では、さらに上記
のエツチング処理をされた多層膜及び基板１上に薄いノ
ンドープのＡ Ｉｌ Ｇ ａ Ａ ｓ層４及びＳｉドー
プのＡｌＧａＡｓ層５が成長された状態を示している。As mentioned above, FIG. 5(a) shows A/! on the semi-insulating substrate 1.
After growing a GaAs/GaAs multilayer film, the mask 6 is patterned, and FIG. Fig. 5(b) shows the state where the etching has been removed.
By etching, the crystal plane exhibits anisotropy and has a predetermined orientation. FIG. 5(C) shows a state in which a thin non-doped AlGaAs layer 4 and a Si-doped AlGaAs layer 5 are further grown on the etched multilayer film and substrate 1. .
基板その他の面方位については一例として第５図（ａｌ
中に図示されており、例えばそれぞれ（１１０）方向に
マスク６が配置され、それに垂直にマスク６のパターン
方向として基板面に平行に（１１０）方向が配置され、
基板面に垂直方向に（００１）方向が配置されている。Regarding the surface orientation of the substrate and other surfaces, as an example, see FIG. 5 (al
For example, the mask 6 is arranged in the (110) direction, and the (110) direction is arranged perpendicularly thereto and parallel to the substrate surface as the pattern direction of the mask 6.
The (001) direction is arranged perpendicular to the substrate surface.
しかし、上記で説明した量子細線の製造方法には、次の
ような問題点がある。化学エツチングにより形成された
側面（第４図の特に斜線部分）は、炭素、酸素、シリコ
ン等で汚染されており、これらの汚染物は電子の散乱要
因や再結合中心となり、さらにトラップとして働くため
キャリア濃度が低下するという問題がある。さらに化学
エツチングでは物質の種類によってエツチング速度が異
なるので、エツチングの側面は凹凸になりやすく、やは
り電子の散乱要因となる。一方、プラズマエツチングに
よって加工する場合、加工面（第４図の斜線部分）にダ
メージ層あるいは変質層ができる。However, the quantum wire manufacturing method described above has the following problems. The side surfaces formed by chemical etching (particularly the shaded areas in Figure 4) are contaminated with carbon, oxygen, silicon, etc., and these contaminants act as scattering factors and recombination centers for electrons, and also act as traps. There is a problem that the carrier concentration decreases. Furthermore, in chemical etching, the etching speed varies depending on the type of material, so the sides of the etching tend to become uneven, which also causes scattering of electrons. On the other hand, when processing is performed by plasma etching, a damaged layer or altered layer is formed on the processed surface (the shaded area in FIG. 4).
それらの層も電子の散乱要因や再結合中心となり、この
量子細線を使ったデバイスの性能を著しく劣化させると
いう問題点がある。第４図の構造を持つ量子細線構造は
加工側面を使うものであることから、界面の汚染や加工
ダメージは致命的な欠陥となる。These layers also act as electron scattering factors and recombination centers, which poses the problem of significantly deteriorating the performance of devices using quantum wires. Since the quantum wire structure with the structure shown in Figure 4 uses the processing side, contamination of the interface and processing damage are fatal defects.
本発明による量子細線を有する半導体装置及びその製造
方法は、エツチング側面の凹凸や汚染あるいは加工によ
るダメージを克服するために提案されたものであり、予
め選択マスクを配置した基板上に、有機金属気相成長法
等を使って矩形状に一層成長させ、引き続く成長によっ
てその矩形状の側面だけに選択的に変調ドープ層を成長
させ一次元電子状態を実現するという新規な量子細線構
造を製造することを、主要な特徴とした新規な量、子細
線を有する半導体装置及びその製造方法である。The semiconductor device having quantum wires and the manufacturing method thereof according to the present invention have been proposed to overcome unevenness on the etching side surface, contamination, and damage caused by processing. To manufacture a novel quantum wire structure in which a rectangular shape is further grown using a phase growth method, and a modulation doped layer is selectively grown only on the sides of the rectangle through subsequent growth to realize a one-dimensional electronic state. The present invention provides a semiconductor device having a novel amount of thin wires and a method for manufacturing the same, the main features of which are:
本発明の量子細線を有する半導体装置及びその製造方法
によって従来方式によるエツチング側面の汚染、加工ダ
メージに起因する量子細線を有する半導体装置の特性劣
化を克服することができる。By the semiconductor device having a quantum wire and the method for manufacturing the same according to the present invention, it is possible to overcome the characteristic deterioration of a semiconductor device having a quantum wire due to contamination of the etching side surface and processing damage caused by the conventional method.
また予め選択マスクを配置した基板上に矩形状に一層成
長後、その矩形状の側面だけに選択的に変調ドープ層を
成長させることによって一次元電子状態を実現できると
いう新規な構造も提案されており、上記特性劣化を引き
起こすダメージ等に対してもフリーであり、耐性もある
ためそのような新規な量子細線を有する半導体装置を実
現するだめの製造方法も大きな目的の１つとなっている
。A novel structure has also been proposed in which a one-dimensional electronic state can be realized by growing a layer in a rectangular shape on a substrate on which a selective mask has been placed in advance, and then selectively growing a modulation doped layer only on the sides of the rectangle. Therefore, one of the major objectives is to develop a manufacturing method for realizing a semiconductor device having such a novel quantum wire, since it is free and resistant to damage that causes the above-mentioned characteristic deterioration.
本発明による量子細線を有する半導体装置の製造方法は
、成長温度及び■族原料と■族原料の濃度比（Ｖ／ＩＵ
比）によって選択成長の成長様式が変わることを巧みに
利用したものであり、連続した１回の成長工程で一次元
電子の蓄積領域を形成するものであるから、電子の蓄積
領域が加工ダメージや汚染から完全に逃れることができ
るという利点は勿論のこと横方向の界面の急峻性も単原
子オーダで制御可能であることから、急峻な界面を持っ
た量子細線構造が実現できるため極微細構造が極めて精
度良く実現されている。The method for manufacturing a semiconductor device having a quantum wire according to the present invention is characterized by the growth temperature and the concentration ratio (V/IU
This method skillfully takes advantage of the fact that the growth pattern of selective growth changes depending on the ratio (ratio), and forms a one-dimensional electron accumulation region in one continuous growth process, so the electron accumulation region is free from processing damage and damage. Not only does it have the advantage of being completely free from contamination, but the steepness of the lateral interface can also be controlled on the order of a single atom, making it possible to create a quantum wire structure with a steep interface, making it possible to create an ultrafine structure. This is achieved with extremely high precision.
以下、材料としてＡ Ｉ Ｇ ａ Ａ ｓ ／ Ｇ ａ
Ａ ｓを含む構造を一実施例として本発明の実施例に
付いて詳細に説明する。尚、半導体材料としてはＩｎＰ
。Hereinafter, A I G a A s / G a as a material
An embodiment of the present invention will be described in detail using a structure including As as an embodiment. In addition, InP is used as a semiconductor material.
.
ＩｎＧａＡｓ、ＩｎＡｌＡｓ、等の他の２元系。Other binary systems such as InGaAs, InAlAs, etc.
３元系或いは４元系等の化合物手厚体材料を用いてもよ
いことはもちろんであろう。第１図は、本発明による量
子細線を有する半導体装置及びその製造方法によって製
造された量子細線の基本的模式的断面構造図である。−
次元電子は第１図中の点線部分１８に蓄積される。Of course, ternary or quaternary compound thick material may also be used. FIG. 1 is a basic schematic cross-sectional structural diagram of a quantum wire manufactured by a semiconductor device having a quantum wire and a method for manufacturing the same according to the present invention. −
Dimensional electrons are accumulated in the dotted line area 18 in FIG.
第１図において各部分を説明すると以下の通りである。Each part in FIG. 1 will be explained as follows.
１９はＧａＡｓ半絶縁性等の基板であり、１７はＳｉＯ
２膜である。１８は一次元電子蓄積領域である。１２は
ノンドープのＡｎＧａＡｓｊＪ（又はＧａＡｓ層）であ
り、１３はノンドープのＱａ、Ａ、ｓ層、１４はノンド
ープのＡｆｆｉＧａＡｓｆｆ−サ層を示している。第１
図から明らかなように一次元電子蓄積領域１８はＧａＡ
ｓ基板１９上に形成された５ｉｎ２膜上に成長されたノ
ンドープのＧａＡｓ基板１９とＳｉドープのＡｌＧａＡ
ｓ層１５との間のノンドープのＡＡＧａＡｓスペーサ層
１４の近傍で上記１３と１４の層の界面のノンドープの
ＧａＡｓ層１３側近傍に形成されることがわかる。１２
はノンドープのＡ Ｉ−Ｇ ａ Ａ ｓ ＮもしくはＧ
ａＡｓ層であり、このように所望のＧａＡｓ又はＧａＡ
６Ａｓ層等が基板に対してほぼ垂直な接合面を持って形
成されており、前述のように急峻なヘテロ接合構造が実
現されている様子がわかる。第１図の本発明による量子
細線構造では一次元電子蓄積領域が・はぼ急峻な、基板
に対して垂直な、界面に形成されており、第４図或いは
第５図に図示した傾斜された側壁部分に形成された従来
構造による量子細線構造に比べて極めて精度良く極微細
構造が実現されている。19 is a substrate such as GaAs semi-insulating, 17 is a SiO
There are two membranes. 18 is a one-dimensional electron accumulation region. 12 is a non-doped AnGaAsjJ (or GaAs layer), 13 is a non-doped Qa, A, s layer, and 14 is a non-doped AffiGaAsff-sa layer. 1st
As is clear from the figure, the one-dimensional electron storage region 18 is made of GaA
A non-doped GaAs substrate 19 and Si-doped AlGaA grown on a 5in2 film formed on an s-substrate 19
It can be seen that it is formed in the vicinity of the non-doped AAGaAs spacer layer 14 between the s-layer 15 and in the vicinity of the non-doped GaAs layer 13 at the interface between the layers 13 and 14. 12
is non-doped A I-G a A s N or G
aAs layer, thus containing the desired GaAs or GaA layer.
It can be seen that the 6As layer and the like are formed with a bonding surface substantially perpendicular to the substrate, and a steep heterojunction structure is realized as described above. In the quantum wire structure according to the present invention shown in FIG. 1, the one-dimensional electron storage region is formed at an almost steep interface perpendicular to the substrate, and the one-dimensional electron storage region is formed at a steep interface perpendicular to the substrate. Compared to the conventional quantum wire structure formed on the side wall portion, an ultra-fine structure is realized with extremely high accuracy.
次に第２図（ａ） （ｂ） （ｃ）を参照して、本発明
による量子細線を有する半導体装置の製造方法を順次説
明する。Next, a method for manufacturing a semiconductor device having a quantum wire according to the present invention will be sequentially explained with reference to FIGS. 2(a), 2(b), and 2(c).
第２図は、第１図の本発明による量子細線の構造を作製
する手順を示しており、以下順次説明する。まず、第２
図（ａ）に図示するようにＧａＡｓ基板１９の（１１１
）Ｂ面もしくは（１１１） Ｂ面に近い面上にＳ ｉ
Ｏｚ膜１７をスパッタ法、あるいはＣＶＤ法で堆積させ
、（１１２）方向に沿ったストライプ状の開口部を作る
。次に第２図（ｂｌに図示するようにこの基板上に有機
金属気相成長法等を使い、まず■族／■族比１０〜１５
０の、７００°Ｃ以上の成長温度でノンドープのＡｌＧ
ａＡｓ層（又はＧａＡｓ層）１２を厚さ５Ｑｎｍで矩形
に選択的に成長させる。側面のファセット面２０は、（
１１０）面である。次に、第２図（Ｃ）に示すように成
長温度を７００℃以下に下げ、この（１１０）側面方向
にノンドープのＧａＡｓ層１３を厚さ約２００ｎｍ、ノ
ンドープのＡｆＧａＡＳスペーサ層１４を厚さ約１５ｎ
ｍ、ＳｔドープのＡｌＧａＡｓ層１５を厚さ約５９ｎｍ
として順次成長する。−７００℃以下の成長温度では（
１１１）Ｂ面もしくは（１１１）Ｂ面に近い面上には、
全く成長がおこらず（１１０）側面だけが選択的に成長
することが実験的に見出されている。１８は一次元電子
の蓄積領域を示す。−次元電子蓄積領域の幅は、最初の
成長工程である（１１１） Ｂ面もしくは（１１１）Ｂ
面に近い面上へのＡｌＧａＡｓ層（又はＧａＡｓ層）１
２の厚さに一致する。−次元電子蓄積領域は第２図（Ｃ
）で点線にて図示されているように、領域１３と１５の
中間のＧａＡ７Ａｓスペーサ層１４と１３の界面近傍に
位置し、その幅は前述の如＜ＡｆｆｉＧａＡｓ層１２の
厚さに層数２るが、その厚さはヘテロ接合の界面状態、
特にＳｉドープの不純物密度に大きく依存する。従って
、本発明による量子細線構造の線幅は、第１図に図示さ
れたノンドープのＡＪＧａＡＳ層（又はＧａＡｓ層）の
成長時間だけで容易に制御できる。FIG. 2 shows a procedure for producing the quantum wire structure according to the present invention shown in FIG. 1, and will be explained in sequence below. First, the second
As shown in Figure (a), (111
) B surface or (111) S i on the surface close to B surface
An Oz film 17 is deposited by sputtering or CVD to form striped openings along the (112) direction. Next, as shown in FIG.
0, undoped AlG at a growth temperature of over 700°C
An aAs layer (or GaAs layer) 12 is selectively grown in a rectangular shape with a thickness of 5 Q nm. The side facet surface 20 is (
110) surface. Next, as shown in FIG. 2(C), the growth temperature is lowered to 700° C. or less, and a non-doped GaAs layer 13 is formed to a thickness of about 200 nm in the (110) side direction, and a non-doped AfGaAS spacer layer 14 is formed to a thickness of about 200 nm. 15n
m, St-doped AlGaAs layer 15 with a thickness of about 59 nm.
It will grow sequentially as At growth temperatures below -700℃ (
On the 111)B surface or a surface close to the (111)B surface,
It has been experimentally found that no growth occurs at all and only the (110) side grows selectively. 18 indicates a one-dimensional electron accumulation region. The width of the -dimensional electron accumulation region is determined by the initial growth step (111) B plane or (111) B plane.
AlGaAs layer (or GaAs layer) 1 on the surface close to the surface
It corresponds to the thickness of 2. The -dimensional electron accumulation region is shown in Figure 2 (C
), it is located near the interface between the GaA7As spacer layers 14 and 13 between the regions 13 and 15, and its width is less than the thickness of the AffiGaAs layer 12 plus the number of layers as described above. However, the thickness depends on the interface state of the heterojunction,
In particular, it greatly depends on the impurity density of Si doping. Therefore, the line width of the quantum wire structure according to the present invention can be easily controlled only by the growth time of the non-doped AJGaAS layer (or GaAs layer) shown in FIG.
以上説明したように、本発明の重要な特徴は、（１１１
）Ｂもしくは（１１１）Ｂ面に近い面を有する基板を使
い所定の方向、例えば（１１２）方向に沿ったストライ
プ状の窓をもったＳ ｉ Ｏｚストライプマスクを形成
し、高い成長温度と低い■族／■族比の成長条件の組合
せで、側面に（１１０）面をもったＧａＡｓもしくはＡ
ｆｆＧａＡｓファセット面が得られること、連続して成
長温度を７００℃以下に下げて（１１０）側面だけにＧ
ａＡｓ及びＡ＃ＧａＡｓ層を選択的に成長を行なうこと
であり、また細線幅は、１２のノンドープＡ（ｌＧａＡ
ｓｃ又はＧａＡｓ層）の成長時間で制御できることであ
る。As explained above, the important features of the present invention are (111
) B or (111) A substrate having a surface close to the (111) B plane is used to form a SiOz stripe mask with striped windows along a predetermined direction, for example, the (112) direction, and a high growth temperature and low GaAs or A with (110) planes on the sides can be grown by combining the growth conditions of the group/■ group ratio.
ff GaAs facets can be obtained by successively lowering the growth temperature to below 700°C and applying G to only the (110) sides.
The aAs and A#GaAs layers are selectively grown, and the thin line width is 12 non-doped A (lGaA) layers.
This can be controlled by the growth time of the sc or GaAs layer).
このように本実施例の製造方法によれば、順次行なうＧ
ａＡｓ、ＧａＡｆｆＡｓ層の側壁ファセット面への結晶
成長工程だけで細線部分（−次元電子の蓄積部分）が製
造可能となるので、エツチング汚染や加工ダメージを受
けることなく、側面も単原子オーダで平坦な極微細構造
が精度良く実現されており、量子細線構造が精度良く製
造される。In this way, according to the manufacturing method of this embodiment, the G
Since it is possible to manufacture a thin line part (-dimensional electron accumulation part) only by the crystal growth process on the sidewall facet surface of the aAs or GaAffAs layer, the side surface can be flat on the order of a single atom without etching contamination or processing damage. The extremely fine structure is realized with high precision, and the quantum wire structure is manufactured with high precision.
本発明の実施例では、ＡβＧ ａ Ａ ｓ ／ Ｇ ａ
Ａ ｓ糸材料で説明したが、Ｇａ Ｉ ｎＰ／ＧａＡ
ｓ、ＧａＴｎＡｓ／ＩｎＰ等のＩ−Ｖ族半導体及びその
混晶系、Ｚ ｎ Ｓ ｅ ／ Ｇ ａ Ａ ｓ等のｎ−
ｖ’ｒ族半導体とその混晶系材料でも上記の条件下で同
様の量子細線構造が作製できる。さらに、ここでは、Ｓ
ｉＯ□ｉＯ□方向を所定の方向例えば（１１２）方向と
したが、この方位からマスク方向を傾けてもぐ例えば、
９０度傾けた（１１０）方向）量子細線の作製は可能で
ある。In the embodiment of the present invention, AβG a As / G a
Although it was explained using A s thread material, Ga I nP/GaA
s, IV group semiconductors such as GaTnAs/InP and their mixed crystal systems, and n- semiconductors such as ZnSe/GaAs.
Similar quantum wire structures can also be produced using v'r group semiconductors and their mixed crystal materials under the above conditions. Furthermore, here, S
The iO□iO□ direction is set as a predetermined direction, for example, the (112) direction, but if the mask direction is tilted from this direction, for example,
It is possible to produce quantum wires tilted by 90 degrees (110 direction).
第３図は本発明の他の実施例であって、ＧａＡＳ基板１
９の（１１１）Ｂ面もしくは（１１１）Ｂ面に近い面上
に製造された別の量子細線を有する半導体装置の模式的
断面構造図を示す。FIG. 3 shows another embodiment of the present invention, in which a GaAS substrate 1
9 is a schematic cross-sectional structural diagram of a semiconductor device having another quantum wire manufactured on the (111)B plane or a plane close to the (111)B plane of FIG.
上記製造方法と同一の手法を用いて第３図に図示するよ
うに、選択成長されたＡＡＧａＡｓ［（又はＧ ａ Ａ
ｓ層）１２の（１１０）側面にＧａＡｓ ／ Ａ Ｉ
Ｇ ａ Ａ ｓダブルヘテロ構造を作製し、再度成長
温度を上げて（１１１）Ｂ面もしくは（１１１）Ｂ面に
近い面だけにノンドープのＡＡＧａＡｓＡｆａＡｓ層ド
ープの、Ｎ１ＧａＡｓ層１５を成長させて（１１１）Ｂ
面もしくは（１１１） Ｂ面に近い面上に量子細線構造
１８を作製することができる。この構造を用いれば、Ａ
βＧａＡｓで電子を閉じ込めたチャネルの作製が可能と
なる。As shown in FIG. 3, selectively grown AAGaAs [(or Ga A
GaAs/AI on the (110) side of s layer) 12
A GaAs double heterostructure is fabricated, the growth temperature is raised again, and a non-doped AAGaAsAfaAs layer 15 is grown only on the (111)B plane or a plane close to the (111)B plane. B
The quantum wire structure 18 can be fabricated on a plane close to the plane or the (111) B plane. Using this structure, A
It becomes possible to create a channel in which electrons are confined using βGaAs.
ここで第３図の各部分を説明する。Here, each part of FIG. 3 will be explained.
１９は例えばＧａＡｓ等の半絶縁性半導体基板である。19 is a semi-insulating semiconductor substrate such as GaAs.
この基板は（１１１）Ｂ面もしくは（１１１）Ｂ面に近
い面を有する。１７は前記実施例と同様にスパッタ等に
より形成されたＳ ｉ Ｏｚ膜を示す。１２は面方位を
所定の方向に考慮してパターニングされたマスクを用い
て選択的に結晶成長されたノンドープのＧａＡ６Ａｓ層
又はＧａＡ３層である。２１は１２の領域の（１１０）
側面に第２図において説明した製造方法と同様にして形
成されたノンドープのＡｆｆＧａＡｓ層（又はＧａＡｓ
層）である。２３はさらに領域２１の側面に成長された
ＧａＡｓ層であり、２２はさらに領域２３の側面に成長
されたノンドープのＡｆｆＧａＡｓ層（又はＧａＡｓ層
）である。１４はノンドープのＡｇＧａＡｓスペーサ層
であって１５はＳｉドープのＡｆｆＧａＡｓ層である。This substrate has a (111)B plane or a plane close to the (111)B plane. Reference numeral 17 indicates a SiOz film formed by sputtering or the like as in the previous embodiment. Reference numeral 12 denotes a non-doped GaA6As layer or GaA3 layer, which is selectively crystal-grown using a patterned mask taking into account the plane orientation in a predetermined direction. 21 is the area of 12 (110)
A non-doped AffGaAs layer (or GaAs
layer). 23 is a GaAs layer grown on the side surface of the region 21, and 22 is a non-doped AffGaAs layer (or GaAs layer) grown on the side surface of the region 23. 14 is a non-doped AgGaAs spacer layer, and 15 is a Si-doped AffGaAs layer.
従って、１８の部分に一次電子蓄積領域が形成されてい
る。２１．２２をＡ＃ＧａＡｓ層とすれば２１．２２の
ＡｆｆＧａＡｓ層で一次元電子蓄積領域１８がすべて取
り囲まれた構造となるため、Ａ Ｅ Ｇ ａ Ａ ｓ層
で一次元電子を閉じ込めたチャネル部分が形成されてい
る。すなわち、ダブルヘテロ構造を利用した量子細線を
有する半導体装置が実現されている。Therefore, a primary electron storage region is formed in the portion 18. If 21.22 is an A#GaAs layer, the one-dimensional electron storage region 18 will be completely surrounded by the AffGaAs layer 21.22, so the channel part where the one-dimensional electrons are confined by the AEG a As layer. is formed. That is, a semiconductor device having a quantum wire using a double heterostructure has been realized.
次に第３図に示した本発明の別の実施例による量子細線
を有する半導体装置及びその製造方法の一例を簡単に述
べる。基本的には第１図の量子細線構造に関して、第２
図（ａｌ （ｂ） （Ｃ）を用いて述べた製造方法と同
様である。すなわち、Ｇ ａ Ａ ｓ基板１９の（１１
１）Ｂ面もしくは（１１１） Ｂ面に近い面上にＳｉＯ
□膜１７全１７ッタ法、あるいはＣＶＤ法で堆積させ、
所定の方向、例えば（１１２）方向に沿ったストライプ
状の開口部を作る。この基板上に有機金属気相成長法等
を使い、まず■族／■族比１０〜１５０の７００°Ｃ以
上の成長温度でノンドープのＡｊ２ＧａＡｓ層（又はＧ
ａＡｓ層）１２を厚さ約５０ｎｍで矩形に選択的に結晶
成長させる。側面のファセット面２ｏは、（１１０）面
である。次に成長温度を７００°Ｃ以下に下げ、この（
１１０）側面方向にノンドープのｊＩＧａＡＳ層（又は
ＧａＡｓ層）２１を厚さ約２０Ｑｎｍ、ノンドープのＧ
ａＡｓ層２３を厚さ約２００ｎｍ、さらにノンドープの
ＡｌＧａＡｓ層（又はＧａＡｓ層）２２を厚さ約２００
ｎｍとして順次成長する。ここで７００℃以下の成長
温度では（１１１）Ｂ面もしくは（１１１） Ｂ面に近
い面上には、全（成長がおこらず（１１０）側面だけが
選択的に成長することは前述の通りである。Next, an example of a semiconductor device having a quantum wire according to another embodiment of the present invention shown in FIG. 3 and a method for manufacturing the same will be briefly described. Basically, regarding the quantum wire structure in Figure 1, the second
This is the same as the manufacturing method described using FIG.
1) SiO on the B-plane or a surface close to the (111) B-plane
□ Film 17 is deposited by the total 17 tater method or CVD method,
Striped openings are formed along a predetermined direction, for example, the (112) direction. On this substrate, a non-doped Aj2GaAs layer (or G
The aAs layer 12 is selectively grown into a rectangular shape with a thickness of about 50 nm. The side facet surface 2o is a (110) plane. Next, the growth temperature was lowered to below 700°C, and this (
110) A non-doped jIGaAS layer (or GaAs layer) 21 with a thickness of about 20 Qnm and a non-doped G
The aAs layer 23 has a thickness of about 200 nm, and the non-doped AlGaAs layer (or GaAs layer) 22 has a thickness of about 200 nm.
It grows sequentially as nm. As mentioned above, at a growth temperature of 700°C or less, no growth occurs on the (111)B surface or a surface close to the (111)B surface, and only the (110) side grows selectively. be.
次に再び成長温度を７００℃以上に上昇してかつ■族／
■族比１０〜１５０として設定してノンドープのＡβＱ
ａＡｓスペーサ層１４を厚さ約１５ｎｍ、不純物密度と
して約ＩＱ”ｃｍ−３のＳｉドープのＡｌＧａＡｓ層１
５を厚さ約６０ｎｍとして順次成長する。Next, the growth temperature was raised to 700°C or higher again, and
■Non-doped AβQ with a group ratio of 10 to 150
The aAs spacer layer 14 is a Si-doped AlGaAs layer 1 with a thickness of about 15 nm and an impurity density of about IQ"cm-3.
5 to a thickness of about 60 nm.
以上の製造方法によって第３図中、点線にて図示されて
いるように一次元電子の蓄積領域１８がＳｉドープのＡ
１ＧａＡｓ層１５とノンドープのＧａＡｓ層２３の中間
のノンドープのＡｅＧａＡＳスペーサ層１４との層面４
傍において形成されている。第３図の実施例では、−次
元電子蓄積領域の幅は側面方向に成長されたノンドープ
のＧａＡｓ層２３の成長層の厚さに等しく、従ってこの
ノンドープのＧａＡｓ層の成長時間だけで容易に制御可
能である。By the above manufacturing method, the one-dimensional electron accumulation region 18 is formed into a Si-doped A as shown by the dotted line in FIG.
Layer surface 4 between the 1GaAs layer 15 and the non-doped AeGaAS spacer layer 14 between the non-doped GaAs layer 23
It is formed nearby. In the embodiment shown in FIG. 3, the width of the -dimensional electron storage region is equal to the thickness of the non-doped GaAs layer 23 grown in the lateral direction, and therefore can be easily controlled only by the growth time of this non-doped GaAs layer. It is possible.
第３図の本発明による量子細線を有する半導体装置の製
造方法においても（１１１） Ｂ面もしくは（１１１）
Ｂ面に近い面を有する基板を使い所定の方向、例えば（
１１２）方向に沿ったストライブ状の窓をもったＳｉｎ
、ストライプマスクを形成し、高い成長温度と低い■族
／■族比の成長条件の組み合わせで（１１１）Ｂ面もし
くは（１１１）Ｂ面に近い面上にＧａＡｓもしくはＡＩ
！ＧａＡＳ層が選択的に成長でき、しかも側面に（１１
０）面をもったファセット面が得られること、連続して
成長温度を７００°Ｃ以下に下げて、側面の（１１０）
面だけにＡｌＧａＡｓ層、ＧａＡｓ層、ＡｌＧａＡｓ層
を順次選択的にダブルヘテロ構造となるように成長する
こと、さらに再び高い成長温度と低いＶ族／■族比の成
長条件の組み合わせで（１１１）Ｂ面もしくは（１１１
）Ｂ面に近い面上にのみＡＩＧａＡＳ層、Ｓｉドープの
ＡｌＧａＡｓ層を成長すること等を特徴としている。In the method for manufacturing a semiconductor device having a quantum wire according to the present invention shown in FIG. 3, (111) B plane or (111)
A substrate with a surface close to the B-plane is used in a predetermined direction, for example (
112) Sin with striped windows along the direction
, a stripe mask is formed, and GaAs or AI is grown on the (111)B plane or on a surface close to the (111)B plane by combining the growth conditions of high growth temperature and low group II/group ratio.
! The GaAS layer can be grown selectively, and also on the side surfaces (11
0) Obtaining a faceted surface, by continuously lowering the growth temperature to 700°C or less, the (110)
By selectively growing an AlGaAs layer, a GaAs layer, and an AlGaAs layer in order to form a double heterostructure only on the surface, and again by combining the growth conditions of high growth temperature and low group V/group II ratio, (111)B face or (111
) It is characterized by growing an AIGaAS layer and a Si-doped AlGaAs layer only on the surface close to the B-plane.
本実施例においても一次元電子蓄積領域１８は結晶成長
工程だけで製造可能となるので、エツチング汚染や加工
ダメージを受けることがなく、単原子オーダで平坦な極
微細構造が精度良く実現されており、量子細線構造が精
度良く実現されている。In this embodiment as well, the one-dimensional electron storage region 18 can be manufactured using only the crystal growth process, so it is free from etching contamination and processing damage, and a flat ultrafine structure on the order of a single atom can be realized with high precision. , the quantum wire structure has been realized with high precision.
本実施例においてもＡ Ｉ Ｇ ａ Ａ ｓ ／ Ｇ
ａ Ａ ｓ糸材料で説明したが、他のＩｎＰ系等のｍ−
ｖ族及びその混晶系或いはＺｎ５ｅ系等のＩ［−Ｖｌ族
系及びその混晶を用いてもよいことは前述の通りである
。Also in this example, A I G a A s / G
Although the explanation was made using the A s thread material, other m-
As mentioned above, V group and its mixed crystal system, or I[-Vl group system such as Zn5e system and its mixed crystal may be used.
またＳｉＯ２マスクの方向を（１１２）方向から９０’
傾けた例えば（１１０）方向を用いてもよいことも前述
の通りである。Also, the direction of the SiO2 mask is 90' from the (112) direction.
As described above, a tilted direction (110), for example, may be used.
本発明による量子細線を有する半導体装置及びその製造
方法は、成長工程のみで量子細線を形成するものである
から、加工ダメージや汚染から完全に逃れることはもち
ろんのこと横方向の界面の急峻性も単原子オーダで制御
可能であることから極めて微細な構造を精度良く実現で
きるという利点がある。また、本発明を用いることによ
り、従来の一次元電子をその動作原理とする電界効果ト
ランジスタ（ＦＥＴ）等において問題であった界面不純
物によるキャリア散乱、界面単位、再結合中心あるいは
界面ラフネスによる散乱が大幅に低減化して、−次元電
子の移動度が飛躍的に向上し、高いトランスコンダクタ
ンスヲモつ一次元ＦＥＴが得られる。Since the semiconductor device having quantum wires and the method for manufacturing the same according to the present invention form quantum wires only through the growth process, they are completely free from processing damage and contamination, and can also reduce the steepness of lateral interfaces. Since it can be controlled on the order of a single atom, it has the advantage of being able to realize extremely fine structures with high precision. Furthermore, by using the present invention, carrier scattering due to interfacial impurities, scattering due to interfacial units, recombination centers, or interfacial roughness, which were problems in conventional field effect transistors (FETs) etc. whose operating principle is one-dimensional electrons, can be eliminated. With this reduction, the mobility of -dimensional electrons is dramatically improved, and a one-dimensional FET with high transconductance can be obtained.
第１図は本発明による量子細線を有する半導体装置の模
式的断面構造例であり、第２図は本発明による量子細線
を有する半導体装置の製造方法を説明するための模式的
断面構造図である。
第３図は本発明による他の実施例としての（１１１）Ｂ
基板面もしくは（１１１）Ｂ面に近い面上に製造された
別の量子細線を有する半導体装置の模式的断面構造図で
ある。
第４図は従来提案されている先行技術としての量子細線
構造の模式的断面構造図であり、第５図は従来の一次元
量子細線構造の従来方式による製造方法を説明するため
の模式的断面図である。
１２、 ２ Ｌ ２２−・・ノンドープのＡｊ２Ｇａ
Ａｓ層（又はＧａＡｓ層）
１３．２３＝・・ノンドープのＧａＡｓ層１４・・・ノ
ンドープのＡｆｆＧａＡｓスペーサ層１５−３ｉ ドー
プのＡ／２ＧａＡｓ層１７・・・ＳｉＯ２膜
１８・・・−次元電子蓄積領域
１９・・・ＧａＡｓ半絶縁性基板
特許出願人 日本電信電話株式会社
代理人 弁理士 玉 蟲 久五部
（ａ）
（’ｂ）
本発明による半導体量子細線１力ずかも和）仏屋０繁１
禮湊第２図
１５ Ｓｔ ドープのＡＩ ＧａＡｓ 層１８ −次
元電子蓄積領域
第３図
従来提案されでいる先行技術としての
一次元量子細’ａｍ造の模式的断匣構造例第 ４ 図FIG. 1 is a schematic cross-sectional structural example of a semiconductor device having a quantum wire according to the present invention, and FIG. 2 is a schematic cross-sectional structural diagram for explaining a method for manufacturing a semiconductor device having a quantum wire according to the present invention. . FIG. 3 shows (111)B as another embodiment of the present invention.
FIG. 2 is a schematic cross-sectional structural diagram of a semiconductor device having another quantum wire manufactured on a substrate surface or a surface close to the (111)B plane. FIG. 4 is a schematic cross-sectional structural diagram of a quantum wire structure as a conventional technique proposed in the past, and FIG. 5 is a schematic cross-sectional diagram for explaining a conventional manufacturing method of a one-dimensional quantum wire structure. It is a diagram. 12, 2 L 22-...Non-doped Aj2Ga
As layer (or GaAs layer) 13.23=...Non-doped GaAs layer 14...Non-doped AffGaAs spacer layer 15-3i Doped A/2 GaAs layer 17...SiO2 film 18...-dimensional electron storage region 19...GaAs semi-insulating substrate patent applicant Nippon Telegraph and Telephone Corporation Agent Patent attorney Tamamushi Kugobe (a) ('b) Semiconductor quantum wire according to the present invention 1) Butsuya 0 Shigeru 1
15 St-doped AI GaAs layer 18 -dimensional electron storage region FIG. 3 Schematic example of a one-dimensional quantum thin am structure as a prior art proposed in the past FIG. 4
Claims (1)
する半絶縁性基板（１９）と、前記基板上に所定の方向
のストライプ状の開口部を有する絶縁膜（１７）と、前
記絶縁膜をマスクとして前記（１１１）Ｂ面或いは（１
１１）Ｂ面に近い面の基板面上に矩形状に成長されたノ
ンドープの第１の半導体層（１２）と、前記第１の半導
体層の（１１０）ファセット側面にのみ形成されたノン
ドープの第２の半導体層（１３）と、さらに順次（１１
０）ファセット側面にのみ成長されたノンドープの第３
の半導体スペーサ層（１４）と、前記第３の半導体層（
１４）の（１１０）ファセット側面にのみ形成されたド
ープされた第４の半導体層（１５）とから形成される繰
り返し構造を少なくとも１回含む構造において、前記第
２の半導体層（１３）と前記第４の半導体層の中間の前
記第３の半導体層の近傍の前記第２の半導体層との、ヘ
テロ接合界面近傍に一次元電子蓄積領域が形成されるこ
とを特徴とする量子細線を有する半導体装置の製造方法
。 ２、化合物半導体基板の（１１１）Ｂ面或いは（１１１
）Ｂ面に近い面上に絶縁膜を堆積し、該絶縁膜に所定の
方向のストライプ状の開口部を形成する第１の工程と、
該半導体基板上に側壁が（１１０）面をもつ第１の半導
体を（１１１）Ｂ面上或いは（１１１）Ｂ面に近い面に
一層成長させる第２の工程と、該第２の工程に連続して
少なくとも２種類以上の第２の半導体を（１１０）側面
方向に選択的に順次成長させる第３の工程とからなる工
程の結合から、前記（１１０）側壁面に形成されたヘテ
ロ接合界面近傍に一次元電子蓄積領域を形成することを
特徴とする量子細線を有する半導体装置の製造方法。 ３、（１１１）Ｂ面或いは（１１１）Ｂ面に近い面を有
する半絶縁性基板（１９）と、前記基板上に所定の方向
のストライプ状の開口部を有する絶縁膜（１７）と、前
記絶縁膜をマスクとして前記（１１１）Ｂ面或いは（１
１１）Ｂ面に近い面の基板面上に矩形状に形成されたノ
ンドープの第１の半導体層（１２）と、前記第１の半導
体層の（１１０）ファセット側面にのみ成長されたノン
ドープの第２の半導体層（２１）と、さらに順次（１１
０）ファセット側面にのみ成長されたノンドープの第３
の半導体層（２３）と、前記第３の半導体層（２３）の
（１１０）ファセット側面にのみ形成されたノンドープ
の第４の半導体層（２２）とから形成され、さらに、前
記第１、第２、第３及び第４の（１１１）Ｂ面或いは（
１１１）Ｂ面に近い面上にのみ形成されたノンドープの
第５の半導体スペーサ層（１４）とさらに前記第５の半
導体スペーサ層（１４）の上部にのみ前記（１１１）Ｂ
面或いは（１１１）Ｂ面に近い面上に形成、されたドー
プされた第６の半導体層から形成され、ここで第３の半
導体領域（２３）は第２及び第４の半導体領域との間で
ダブルヘテロ接合を形成し、前記第３の半導体領域と第
６の半導体領域の中間の第５の半導体スペーサ領域近傍
の前記第３の領域の界面近傍に一次元電子蓄積層が形成
されることを特徴とする量子細線を有する半導体装置。 ４、化合物半導体基板の（１１１）Ｂ面或いは（１１１
）Ｂ面に近い面上に絶縁膜を堆積し、該絶縁膜に所定の
方向のストライプ状の開口部を形成する第１の工程と、
該半導体基板上に側壁面が（１１０）面をもつ第１の半
導体を（１１１）Ｂ面或いは（１１１）Ｂ面に近い面上
に一層成長させる第２の工程と、該第２の工程に連続し
て少なくとも２種類以上の第２の半導体を（１１０）側
面方向に選択的に順次成長させる第３の工程との工程の
結合からダブルヘテロ接合領域を形成し、さらに前記第
１及び第２の半導体及びダブルヘテロ接合領域を形成す
る半導体領域の（１１１）Ｂ面或いは（１１１）Ｂ面に
近い面上にのみ順次ノンドープの半導体スペーサ層及び
ドープされた半導体層を形成する第４の工程とから、前
記ダブルヘテロ接合で囲まれる半導体領域の前記ノンド
ープの半導体スペーサ層とのヘテロ接合界面近傍に一次
元電子蓄積領域を形成することを特徴とする量子細線を
有する半導体装置の製造方法。[Claims] 1. A semi-insulating substrate (19) having a (111)B plane or a plane close to the (111)B plane, and an insulating film having striped openings in a predetermined direction on the substrate. (17) and the (111)B surface or (11) using the insulating film as a mask.
11) A non-doped first semiconductor layer (12) grown in a rectangular shape on the substrate surface close to the B plane, and a non-doped first semiconductor layer (12) grown only on the (110) facet side of the first semiconductor layer. 2 semiconductor layer (13) and further sequentially (11
0) Non-doped third layer grown only on the facet side
the semiconductor spacer layer (14), and the third semiconductor layer (
14) A structure including at least one repeated structure formed from a doped fourth semiconductor layer (15) formed only on the side surface of the (110) facet, wherein the second semiconductor layer (13) and the doped fourth semiconductor layer (15) A semiconductor having a quantum wire, characterized in that a one-dimensional electron accumulation region is formed near a heterojunction interface with the second semiconductor layer near the third semiconductor layer in the middle of the fourth semiconductor layer. Method of manufacturing the device. 2. (111)B surface or (111) of compound semiconductor substrate
) a first step of depositing an insulating film on a surface close to the B-plane and forming striped openings in a predetermined direction in the insulating film;
a second step of further growing a first semiconductor having a sidewall having a (110) plane on the semiconductor substrate on the (111) B plane or a plane close to the (111) B plane; and a second step that is continuous with the second step. and a third step of selectively and sequentially growing at least two types of second semiconductors in the direction of the (110) sidewalls, the area near the heterojunction interface formed on the (110) sidewall surface. 1. A method for manufacturing a semiconductor device having a quantum wire, the method comprising forming a one-dimensional electron storage region in a semiconductor device. 3. a semi-insulating substrate (19) having a (111) B plane or a surface close to the (111) B plane; an insulating film (17) having striped openings in a predetermined direction on the substrate; Using the insulating film as a mask, the (111)B surface or (11)
11) A non-doped first semiconductor layer (12) formed in a rectangular shape on the substrate surface close to the B plane, and a non-doped first semiconductor layer (12) grown only on the (110) facet side surface of the first semiconductor layer. 2 semiconductor layer (21) and further sequentially (11
0) Non-doped third layer grown only on the facet side
a non-doped fourth semiconductor layer (22) formed only on the (110) facet side surface of the third semiconductor layer (23); 2, third and fourth (111) B side or (
111) The non-doped fifth semiconductor spacer layer (14) formed only on the surface close to the B plane, and the (111) B formed only on the top of the fifth semiconductor spacer layer (14).
or a doped sixth semiconductor layer formed on a plane close to the (111)B plane, where the third semiconductor region (23) is formed between the second and fourth semiconductor regions. forming a double heterojunction, and forming a one-dimensional electron storage layer near the interface of the third region near a fifth semiconductor spacer region between the third semiconductor region and the sixth semiconductor region. A semiconductor device having a quantum wire characterized by: 4. (111)B surface or (111) of compound semiconductor substrate
) a first step of depositing an insulating film on a surface close to the B-plane and forming striped openings in a predetermined direction in the insulating film;
a second step of further growing a first semiconductor having a sidewall surface of a (110) plane on the semiconductor substrate on a (111)B plane or a plane close to the (111)B plane; A double heterojunction region is formed by combining the steps with a third step of sequentially and selectively growing at least two or more types of second semiconductors in the (110) side direction, and further a fourth step of sequentially forming a non-doped semiconductor spacer layer and a doped semiconductor layer only on the (111)B plane or a plane close to the (111)B plane of the semiconductor region forming the semiconductor and double heterojunction region; A method for manufacturing a semiconductor device having a quantum wire, characterized in that a one-dimensional electron storage region is formed in the vicinity of a heterojunction interface between the semiconductor region surrounded by the double heterojunction and the non-doped semiconductor spacer layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12825389A JP2654828B2 (en) | 1989-05-22 | 1989-05-22 | Semiconductor device having quantum wires and method of manufacturing the same |
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| JPH02306668A true JPH02306668A (en) | 1990-12-20 |
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| JP12825389A Expired - Fee Related JP2654828B2 (en) | 1989-05-22 | 1989-05-22 | Semiconductor device having quantum wires and method of manufacturing the same |
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| JP (1) | JP2654828B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007527115A (en) * | 2004-02-12 | 2007-09-20 | インターナショナル・レクチファイヤー・コーポレーション | Complementary lateral nitride transistor |
| WO2019116464A1 (en) * | 2017-12-13 | 2019-06-20 | 日産自動車株式会社 | Semiconductor device and semiconductor device production method |
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1989
- 1989-05-22 JP JP12825389A patent/JP2654828B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2654828B2 (en) | 1997-09-17 |
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