JPH02306180A - Expectation value extracting method for logic circuit simulation - Google Patents
Expectation value extracting method for logic circuit simulationInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、カスタムＬＳＩ等の論理回路をＬＳＩテス
タを用いて論理シミュレーションする際の、テストパタ
ーン入力に対する各出力信号の各テストサイクル毎の期
待値を抽出するための期待値抽出方法に関する。[Detailed Description of the Invention] [Field of Industrial Application] This invention is based on the expectation of each output signal for each test cycle in response to a test pattern input when performing logic simulation of a logic circuit such as a custom LSI using an LSI tester. This paper relates to an expected value extraction method for extracting values.
一般に、カスタムＬＳＩ等を開発する際には回路設計と
同時に、その論理回路の動作を検査するために、外部入
力信号系列（テストパターンという）とそれをＬＳＩに
入力した際に論理回路が動作して出力する出力信号系列
（その論理値を期待値という）とを設計している。Generally, when developing a custom LSI, etc., at the same time as designing the circuit, in order to test the operation of the logic circuit, an external input signal series (called a test pattern) and the logic circuit operate when it is input to the LSI. The output signal sequence (its logical value is called the expected value) is designed.
そして、ユーザが納入されたＬＳＩを検査する際には、
ＬＳＩテスタを用いて論理シミュレーションを行なって
、その結果と期待値とを比較して検証しているのが一般
的である。When the user inspects the delivered LSI,
It is common to perform logic simulation using an LSI tester and compare the results with expected values for verification.
このようなＬＳＩの開発に伴うテスト設計は、論理回路
の機能を考慮すると共に、ＬＳＩテスタの制約の下で進
めなければならない。Test design accompanying the development of such an LSI must take into account the functions of the logic circuit and must proceed under the constraints of the LSI tester.
この論理シミュレーションに使用するＬＳＩテスタは、
第７図に示すように、通常ユーザが定義したテストサイ
クルＴ毎に、ＬＳＩからの出力信号をストローブポイン
トｔｓの位置でサンプリングして期待値とを比較するテ
ストを行なうものである。The LSI tester used for this logic simulation is
As shown in FIG. 7, a test is performed in which the output signal from the LSI is sampled at a strobe point ts and compared with an expected value at each test cycle T defined by the user.
テストサイクルの基本的な決め方は、サイクルの前半で
入力信号のテストパターンを設定して、同じサイクルの
後半で出力信号が出るような時間をテストサイクルＴと
する。一般的には、基本クロックに同期した時間をテス
トサイクルとしている場合が多い。The basic method of determining a test cycle is to set a test pattern for an input signal in the first half of the cycle, and define a test cycle T as the time during which an output signal is output in the second half of the same cycle. Generally, the test cycle is often a time synchronized with the basic clock.
このテストサイクルが決定されると、入力信号のテスト
パターンにより論理回路から出力する各信号の論理値を
サンプリングする。これは、ＬＳＩテスタが全テストサ
イクルに亘って、テストサイクルの開始ビリオツドから
一定の時間ｔｓのタイミングでサンプリングし、このｔ
ｓをストローブポイントという。−
ＬＳＩテスタのストローブポイントの本数は、一般的に
１〜２本なのでＬＳＩの全ての出力信号を１種類か２種
類のタイミングでしか取り込めない。Once this test cycle is determined, the logic value of each signal output from the logic circuit is sampled based on the test pattern of the input signal. This is because the LSI tester samples over the entire test cycle at a fixed time ts from the start of the test cycle.
s is called the strobe point. - Since the number of strobe points in an LSI tester is generally one or two, all output signals of the LSI can only be captured at one or two types of timing.
ところで、論理素子は半導体によって構成されている。By the way, logic elements are made of semiconductors.
したがって、第８図に示すようにこの論理素子１０に電
気信号Ａを入力すると、ある時間が経過した後に電気信
号Ｂを出力する。この経過時間をディレィ（伝搬遅延時
間）という。Therefore, as shown in FIG. 8, when an electrical signal A is input to this logic element 10, an electrical signal B is output after a certain period of time has elapsed. This elapsed time is called a delay (propagation delay time).
一般に、論理素子は温度、電圧、Ｊｌｌ造プロセス等の
条件によって動作にバラツキが生じる。そこで、このバ
ラツキの最良の条件下での最小ディレィｄ ｌ１ｉｎと
最悪の条件下での最大ディレィｄ ｍａｘとの間であれ
ばこの論理素子が動作することを保証するために、これ
を論理シミュレータのデータベースに設定しておいて論
理検査を行なっている。In general, logic elements exhibit variations in operation depending on conditions such as temperature, voltage, and manufacturing process. Therefore, in order to guarantee that this logic element operates between the minimum delay dl1in under the best conditions of this variation and the maximum delay dmax under the worst conditions, we set this in a logic simulator. It is set in the database and a logical check is performed.
すなわち、出力信号の論理値をサンプリングする際には
、第８図に斜線を施して示す論理素子のディレィのバラ
ツキを考慮に入れなければならない。That is, when sampling the logical value of the output signal, it is necessary to take into account the delay variations of the logic elements shown by diagonal lines in FIG.
ここで、一般的な論理シミュレーションの手順を第９図
によって簡単に説明すると、設計された論理回路とテス
ト設計により作成されたテストパターンと期待値に基づ
いて、ＬＳＩテスタ１１を使用して行なわれる。Here, a general logic simulation procedure will be briefly explained with reference to FIG. 9. It is performed using the LSI tester 11 based on the designed logic circuit, the test pattern created by the test design, and the expected value. .
その際、第１０図に示すように、論理回路の遅延時間（
ディレィ）が最小値の場合と最大値の場合を一度にシミ
ュレーションするモードと、第１１図に示すように、最
小値の場合と最大値の場合を別々にシミュレーションす
るモードとがある。At that time, as shown in Figure 10, the delay time of the logic circuit (
There is a mode in which the cases where the delay (delay) is the minimum value and the maximum value are simulated at the same time, and a mode in which the cases where the delay is the minimum value and the case where the delay is the maximum value are simulated separately, as shown in FIG.
第１０図のモードの場合のシミュレーション結果が第１
２図に示すようになり、第１１図のモードの場合のシミ
ュレーション結果が第１３図に示すようになったとする
と、各テストサイクルＴにおいて両図中に斜線を施して
示す期間は、前述し゛ たようにデータをサンプリング
するストローブポイント（タイミング）として設定する
ことはできない。The simulation results for the mode shown in Figure 10 are the first.
Assuming that the simulation results for the mode shown in Fig. 11 are as shown in Fig. 2, and the simulation results for the mode shown in Fig. 11 are as shown in Fig. 13, the periods indicated by diagonal lines in both figures in each test cycle T are as described above. It cannot be set as a strobe point (timing) for sampling data.
このような論理シミュレーションを行なうための期待値
は、論理回路の動作の基準値であるから、その論理回路
を構成する論理素子が許容範囲内であれば前述したディ
レィ（遅延時間）にどのようなバラツキを生じても良品
であることを判定できる値でなくてはならない。The expected value for performing such a logic simulation is the reference value for the operation of the logic circuit, so if the logic elements that make up the logic circuit are within the allowable range, what kind of delay (delay time) should be added to the above-mentioned delay? The value must be such that it can be determined that the product is of good quality even if variations occur.
そのため、前述のように各テストサイクルＴにおいてス
トローブポイントとして設定することができない期間が
生じることになる。Therefore, as described above, there will be a period in each test cycle T in which the strobe point cannot be set.
しかしながら、このようなディレィのバラツキを考慮し
て期待値とそのストローブポイントを設定することは非
常に難しいものであり、現在は次のような方法で作業者
のノーハウに頼って期待値を作成している。However, it is extremely difficult to set the expected value and its strobe point in consideration of such delay variations.Currently, the following method is used to create the expected value, relying on the know-how of the operator. ing.
■ 期待値を設定
■ シミュレーションを実行
■ シミュレーションの結果と期待値を比較■ 一致す
るか否かを判定
■ 一致すればＯＫ、不一致ならストローブポイントあ
るいは期待値を設定し直して■〜■を繰り返す。■ Set the expected value ■ Run the simulation ■ Compare the simulation results with the expected value ■ Determine if they match ■ If they match, OK; if they do not match, reset the strobe point or expected value and repeat steps from ■ to ■.
゛この方法によると作業者の熟練が必要であり、特に、
ＬＳＩの検査は各信号線に共通に多数のテストサイクル
（区間）ごとに行なうので、例えば信号線が６０本のＬ
ＳＩの検査でテストサイクルの数が６０００とすると、
期待値の設定数が６０ｘ６０００＝３６００００ に
もなるので、大変な作業負担となる。゛This method requires a highly skilled worker, especially
Since LSI inspection is commonly performed for each signal line every many test cycles (sections), for example, if the LSI has 60 signal lines,
Assuming that the number of test cycles in SI inspection is 6000,
Since the number of expected values set is 60x6000=360000, it becomes a heavy workload.
しかも、前述したように一般にＬＳＩテスタにおけるス
トローブポイントの本数は１〜２本なのでＬＳＩの全て
の出力信号に対して有効な１種類か２種類のストローブ
ポイントを見出すのは極めて困難な作業である。Furthermore, as mentioned above, since the number of strobe points in an LSI tester is generally one to two, it is extremely difficult to find one or two types of strobe points that are effective for all output signals of the LSI.
この発明は、このような論理回路の論理シミュレーショ
ン用期待値の設定作業を容易にすること、特にそのスト
ローブポイントの決定を容易にすることを目的とする。An object of the present invention is to facilitate the setting of expected values for logic simulation of such logic circuits, and in particular to facilitate the determination of strobe points.
上記の目的を達成するため、この発明による論理回路シ
ミュレーション用期待値抽出方法は、論理回路の論理シ
ミュレーションを行なう各テストサイクル内を多数の均
等な時間のブロックに分割し。In order to achieve the above object, the expected value extraction method for logic circuit simulation according to the present invention divides each test cycle in which logic simulation of a logic circuit is performed into a large number of equal time blocks.
論理回路内の全素子の遅延時間を最小と想定しり時の論
理シミュレーション結果の信号別データのうち、テスト
サイクル内で変化があったデータについて、その変化が
発生したブロックを判別して最小値イベントブロックと
すると共に、論理回路内の全素子の遅延時間を最大と想
定した時の論理シミュレーション結果の信号別データの
うち、テストサイクル内で変化があったデータについて
も、その変化が発生したブロックを判別して最大値イベ
ントブロックとし。Assuming that the delay time of all elements in the logic circuit is the minimum, among the signal-specific data of the logic simulation results, for the data that changed within the test cycle, determine the block where the change occurred and identify the minimum value event. In addition to the block, for data that changes within a test cycle among the signal-specific data of the logic simulation results assuming the maximum delay time of all elements in the logic circuit, the block in which the change occurred is Determine the maximum value and set it as an event block.
上記信号別に全テストサイクルのいずれかで上記最小値
イベントブロックから最大値イベントブロックまでに入
るブロックを禁止期間とし、それ以外のブロックを安定
期間と判定して。For each of the signals, blocks that fall between the minimum value event block and the maximum value event block in any of the test cycles are determined to be a prohibited period, and other blocks are determined to be a stable period.
論理シミュレーション結果の全信号あるいは複数のグル
ープに分けたグループ内の全信号について上記安定期間
となるブロック内にストローブポイントを設定して期待
値を抽出することを特徴とする。The present invention is characterized in that a strobe point is set within a block that is the stable period for all the signals of the logic simulation results or all the signals in a group divided into a plurality of groups, and the expected value is extracted.
さらにその具体的な方法として、論理回路内の全素子の
遅延時間を最小と想定した時の論理シミュレーション結
果の信号別データのうち、テストサイクル内で変化があ
ったデータについて、その変化が立上りであれば発生し
たブロックの論理値を１゛にし、その変化が立下りであ
れば発生したブロックの論理値を０°にし、その他のブ
ロックはデータどおりの論理値にして各ブロックごとに
第１のブロック別論理値Ｍｉｎ（ｔ）を決定し、論理回
路内の全素子の遅延時間を最大と想定した時の論理シミ
ュレーション結果の信号別データのうち、テストサイク
ル内で変化があったデータについて、その変化が立上り
であれば発生したブロックの論理値を０°にし、その変
化が立下りであれば発生したブロックの論理値を“１”
にし、その他のブロックはデータどうりの論理値にして
各ブロックごとに第２のブロック別論理値Ｍａｘ（ｔ）
を決定し、
これらの第１．第２のブロック別論理値Ｍｘｎ（ｔ）。Furthermore, as a specific method, among the signal-specific data of the logic simulation results assuming that the delay time of all elements in the logic circuit is the minimum, for data that changes within the test cycle, the change is at the rising edge. If so, set the logic value of the generated block to 1°, if the change is a falling, set the logic value of the generated block to 0°, set the other blocks to the logic value as the data, and set the first one for each block. The logical value Min(t) for each block is determined, and among the data for each signal in the logic simulation results when the delay time of all elements in the logic circuit is assumed to be the maximum, data that has changed within the test cycle is If the change is a rising edge, the logic value of the generated block is set to 0°, and if the change is a falling edge, the logic value of the generated block is set to “1”.
The other blocks are set to logical values according to the data, and the second block-specific logical value Max(t) is set for each block.
Determine the first of these. Second block-by-block logical value Mxn(t).
Ｍａｘ（ｔ）から信号別及びテストサイクル別に、Ｍｉ
ｎ（ｔ）とＭａｘ（ｔ）の論理和とＭｉｎ（ｔ）とＭａ
ｘ（ｔ）の論理積との排他的論理和をとり、
信号別に全テストサイクルについて上記論理演算結果の
論理和をとって、その結果が１°のブロックは禁止期間
、０゛のブロックは安定期間と判定して、
論理シミュレーション結果の全信号あるいは複数のグル
ープに分けたグループ内の全信号について前記安定期間
となるブロック内にストローブポイントを設定して期待
値を抽出する方法も提供する。From Max(t), Mi
Logical sum of n(t) and Max(t) and Min(t) and Ma
Take the exclusive OR with the AND of x(t), and take the OR of the above logical operation results for all test cycles for each signal. Blocks where the result is 1° are prohibited periods, and blocks where the result is 0° are stable. The present invention also provides a method of extracting an expected value by determining a period and setting a strobe point within a block that is the stable period for all signals of the logic simulation results or all signals in a group divided into a plurality of groups.
以下、この発明の実施例を添付図面を参照して具体的に
説明する。Embodiments of the present invention will be specifically described below with reference to the accompanying drawings.
第１図は、この発明を実施した論理シミュレーションの
手順の一例を示す説明図であり、破線で囲んだ部分がこ
の発明による部分である。FIG. 1 is an explanatory diagram showing an example of a logical simulation procedure according to the present invention, and the portion surrounded by a broken line is the portion according to the present invention.
この実施例では、設計した論理回路（実際にはコンピュ
ータによる設計データ）に対して、テスト設計によって
作成したテストパターンを用いて、最小値ディレィ・シ
ミュレーション（論理回路内の全素子の遅延時間を最小
と想定した時の論理シミュレーション）と、最大値ディ
レィ・シミュレーション（論理回路内の全素子の遅延時
間を最大と想定した時の論理シミュレーション）とを実
行し、その結果である各出力信号のデータをそれぞれシ
ミュレーション結果ファイルに格納する。In this example, we perform minimum delay simulation (minimize the delay time of all elements in the logic circuit) using test patterns created by test design for the designed logic circuit (actually computer-generated design data). Execute a logic simulation assuming that Each is stored in a simulation result file.
そして、その各シミュレーション結果のデータからスト
ローブポイントを探索して、全ての出力信号に共通の、
あるいはグループ分けした出力信号群毎に共通のストロ
ーブポイントを設定し、そのストローブポイントでの各
出力信号の期待値を抽出する。Then, the strobe point is searched from the data of each simulation result, and the strobe point that is common to all output signals is
Alternatively, a common strobe point is set for each group of output signals, and the expected value of each output signal at that strobe point is extracted.
その設定したストローブポイントと抽出した期待値とに
よって論理検証を行なう。Logic verification is performed using the set strobe points and the extracted expected values.
第２図は、上述のストローブポイント探索を行なうため
の装置のブロック図であり、最小値ディレィ・シミュレ
ーション結果と最大値ディレィ・シミュレーション結果
のデータをそれぞれ格納したファイルｉａ、ｌｂと、そ
の各ファイルのデータを信号別に読み取る読取部２と、
論理シミュレーションの各テストサイクルを多数のブロ
ックに分割するブロック化部３と、その各信号別データ
のイベント（変化）を検出してブロック毎に符号化する
イベント判別／符号化部４と、その結果から論理演算し
てストローブポイントを設定する論理演算部５とによっ
て構成されている６そこで、この実施例によるストロー
ブポイントの探索方法について、第３図のフローチャー
トに沿って第４図乃至第６図のタイムチャートも参照し
ながら説明する。FIG. 2 is a block diagram of a device for performing the above-mentioned strobe point search, which includes files ia and lb that store data of the minimum value delay simulation result and maximum value delay simulation result, respectively, and each of the files. a reading section 2 that reads data for each signal;
A blocking unit 3 that divides each test cycle of logic simulation into a large number of blocks, an event discrimination/encoding unit 4 that detects events (changes) in data for each signal and encodes each block, and the results. 6. Therefore, regarding the strobe point search method according to this embodiment, the steps shown in FIGS. 4 to 6 are performed according to the flowchart of FIG. 3. This will be explained with reference to time charts.
先ず、ブロック化部３によって、第４図に示すように論
理シミュレーションのテストサイクルＴ内を多数の均等
な時間のブロックＮ１〜Ｎｎに分割する。したがって、
その各ブロックがテストサイクルＴの開始ピリオツドか
らの相対時間を表わすことになる。First, as shown in FIG. 4, the blocking unit 3 divides the test cycle T of the logic simulation into a large number of equal time blocks N1 to Nn. therefore,
Each block represents a relative time from the start period of the test cycle T.
そこで、読取部２によって最小値ディレィ・シミュレー
ション結果のファイル１ａをリードし、イベント判別／
符号化部４が、その信号別データＭＩＮのうちテストサ
イクルＴ内で第５図（Ａ）又は（Ｂ）に示すように変化
（イベント）が発生したブロックを最小値イベントブロ
ックとして判別する。Therefore, the reading unit 2 reads the minimum delay simulation result file 1a and performs event discrimination/
The encoding unit 4 determines, among the signal-specific data MIN, a block in which a change (event) occurs as shown in FIG. 5(A) or (B) within the test cycle T as a minimum value event block.
そして、この最小値イベントブロック内で信号の論理値
が０゛→“１”に立上っていればそのブロックの論理値
を１°にし、１″→°Ｏ。Then, if the logical value of the signal rises from 0゛→“1” within this minimum value event block, the logical value of that block is set to 1°, and 1″→°O.
に立下っていればそのブロックの論理値を０゜にすると
共に、その他のブロックはデータどうりの論理値にする
処理をデータの終りを示すＥＯＦを読み込むまで行なっ
て、各ブロックの論理値を第１のブロック別論理値Ｍｉ
ｎ（ｔ）として決定する。If it is falling, the logic value of that block is set to 0°, and the other blocks are set to logic values according to the data until the EOF indicating the end of data is read, and the logic value of each block is changed. First block-specific logical value Mi
Determine as n(t).
次に、読取部２によって最大値ディレィ・シミュレーシ
ョン結果のファイル１ｂをリードし、イベント判別／符
号化部４が、その信号別データＭＡＸのうちテストサイ
クルＴ内で変化（イベント）が発生したブロックを最大
値イベントブロックとして判別する。Next, the reading unit 2 reads the maximum value delay simulation result file 1b, and the event discrimination/encoding unit 4 selects blocks in which a change (event) has occurred within the test cycle T from among the signal-specific data MAX. Determined as the maximum value event block.
そして、この最大値イベントブロック内で信号の論理値
が“０”→“１”に立上っていればそのブロックの論理
値を０°にし、１゛→゛Ｏ。Then, if the logical value of the signal rises from "0" to "1" within this maximum value event block, the logical value of that block is set to 0°, and 1゛→゛O.
に立下っていればそのブロックの論理値を“１”にする
と共に、その他のブロックはデータどうりの論理値にす
る処理をデータの終りを示すＥＯＦを読み込むまで行な
って、各ブロックの論理値を第２のブロック別論理値Ｍ
ａｘ（ｔ）として決定する。If it is falling, the logic value of that block is set to "1", and the other blocks are set to logic values according to the data until the EOF indicating the end of data is read, and the logic value of each block is changed. is the second block-specific logical value M
ax(t).
このように決定された第１のブロック別論理値Ｍｉｎ（
ｔ）と第２のブロック別論理値Ｍａｘ（ｔ）とから、論
理演算部５が信号別及びテストサイクル別に、次の論理
式による演算を行なう。The first block-by-block logical value Min(
t) and the second block-specific logic value Max(t), the logic operation unit 5 performs an operation according to the following logical formula for each signal and each test cycle.
Ｓ’ ＝ （Ｍｉｎ（ｔ）ＶＭａｘ（ｔ））’ｄ
（Ｍｉｎ（ｔ）へＭａｘ（ｔ、））上式中の記号Ｖ、
△、■は次の意味を表わす。S' = (Min(t)VMax(t))'d
(Min(t) to Max(t,)) Symbol V in the above formula,
△ and ■ represent the following meanings.
Ｖ：ＯＲ（論理和）、Ａ：ＡＮＤ（論理積）Ｖ：ＥＸＯ
Ｒ（排他的論理和）
さらに、信号別に全テストサイクルについてこの演算結
果Ｓ／、Ｓ＃、・・・の論理和をとってＳとする（Ｓ＝
Ｓ’ ＶＳ’ Ｖ・・・・・・）。V: OR (logical sum), A: AND (logical product) V: EXO
R (exclusive OR) Furthermore, the operation results S/, S#, etc. are logically summed for all test cycles for each signal and set as S (S=
S'VS' V...).
そして、第６図に示すように、このＳの値が１°のブロ
ックはストローブポイントを設定できない禁止区間、０
°のブロックはストローブポイントを設定できる安定期
間と判定する。As shown in Fig. 6, the block where the value of S is 1° is a prohibited section in which no strobe point can be set;
The ° block is determined to be a stable period in which a strobe point can be set.
さらに、論理シミュレーション結果の全信号について、
このＳの論理和（ＯＲ）をとり、その結果が“０”のブ
ロックが全信号に共通の安定期間であるから、そのブロ
ック内にストローブポイントを設定する。この場合には
全信号に対して１本のストローブポイントを設定できる
。Furthermore, for all signals of the logic simulation results,
The logical sum (OR) of S is taken, and since a block in which the result is "0" is a stable period common to all signals, a strobe point is set within that block. In this case, one strobe point can be set for all signals.
このような全信号に共通な安定期間がない場合は、全信
号のうち安定期間が近似的なブロックを集めて全信号を
複数のグループに分け、その各グループ内で各信号につ
いて上述の論理演算をして得たＳの論理和をとり、その
結果が０°のブロック内にストローブポイントを設定す
る。If there is no common stable period for all signals, divide all signals into multiple groups by collecting blocks with approximate stable periods among all signals, and perform the above logical operation on each signal within each group. Take the logical sum of S obtained by doing this, and set the strobe point within the block where the result is 0°.
この場合のグループ分けの数は、ＬＳＩテスタによって
決められているストローブポイントの本数に準じる。The number of groupings in this case is based on the number of strobe points determined by the LSI tester.
このようにしてストローブポイントが決まると、そのポ
イントにより、最小値ディレィ・シミュレーション結−
果のファイル１ａと最大値ディレィ・シミュレーション
結果のファイル１ｂから期待値を自動的に抽出できる。Once the strobe point is determined in this way, the minimum delay simulation result is determined by that point.
Expected values can be automatically extracted from the result file 1a and the maximum value delay simulation result file 1b.
なお、この抽出した期待値によって論理検証を行なう際
には、ストローブポイント探索時にＭＩＮとＭＡＸのシ
ミュレーション結果を観測しているので、論理検証の一
部である期待値の比較は省略することができる。In addition, when performing logic verification using this extracted expected value, since the simulation results of MIN and MAX are observed during strobe point search, comparison of expected values, which is a part of logic verification, can be omitted. .
ここで、上述の第１．第２のブロック別論理値Ｍｉｎ（
ｔ ）、 Ｍａｘ（ｔ ）の決定と論理演算による禁止
期間と安定期間の判別処理について、第５図及び第６図
に示した例によってさらに具体的に説明する。Here, the above-mentioned 1. Second block-specific logical value Min(
The determination of t ) and Max(t ) and the process of determining the prohibited period and stable period based on logical operations will be described in more detail with reference to the examples shown in FIGS. 5 and 6.
なお以下の説明では、最小値ディレィ・シミュレーショ
ン結果の信号別データをＭＩＮ、最大値ディレィ・シミ
ュレーション結果の信号別データをＭＡＸ、第１のブロ
ック別論理値をＭｉｎ（ｔＬ第２ブロック別論理値をＭ
ａｘ（ｔ）と、それぞれ略記する。In the following explanation, the signal-specific data of the minimum value delay simulation result is expressed as MIN, the signal-specific data of the maximum value delay simulation result is expressed as MAX, and the logical value of the first block is expressed as Min(tL, the logical value of the second block is expressed as MAX. M
Each is abbreviated as ax(t).
あるテストサイクルにおいて、第５図（Ａ）に示すよう
にＭＩＮ及びＭＡＸが変化したとすると、最小値イベン
トブロックはブロックＮ４ 、最大値イベントブロック
はブロックＮ７であり、それらがいずれも立上りイベン
トであるから、ブロックＮ４のＭｉｎ（ｔ）は“１”に
なり、ブロックＮ７のＭａｘ（ｔ）は“０”になる。し
たがって、各ブロックのＭｉｎ（ｔ）及びＭＡＸ（１）
は同図に示すように決定される。In a certain test cycle, if MIN and MAX change as shown in FIG. 5(A), the minimum value event block is block N4 and the maximum value event block is block N7, both of which are rising events. Therefore, Min(t) of block N4 becomes "1" and Max(t) of block N7 becomes "0". Therefore, Min(t) and MAX(1) of each block
is determined as shown in the figure.
そして、前述の論理演算ＥＸＯＲによるＳ′は、Ｎｌ
〜Ｎｓ 、 Ｎｓ 〜Ｎｎ＝ ”Ｏ” 、
Ｎ４ 〜Ｎ７ ＝“１”となる。Then, S' by the above-mentioned logical operation EXOR is Nl
~Ns, Ns ~Nn= “O”,
N4 to N7 = “1”.
また、他のテストサイクルにおいて、第５図（Ｂ）に示
すようにＭ、ＩＮ及びＭＡＸが変化したとすると、最小
値イベントブロックはブロックＮ５とＮ１２．最大値イ
ベントブロックはブロックＮ６とＮ１３であり、ブロッ
クＮ５とＮ６は立上りイベントで、ブロックＮ１２とＮ
１３は立下りイベントである。Also, in other test cycles, if M, IN, and MAX change as shown in FIG. 5(B), the minimum value event blocks are blocks N5 and N12. The maximum value event blocks are blocks N6 and N13, blocks N5 and N6 are rising events, and blocks N12 and N
13 is a falling event.
したがって、ブロックＮ５のＭｉｎ（ｔ）は“１”。Therefore, Min(t) of block N5 is "1".
ブロックＮ１２のＭｉｎ（ｔ）は°０゛になり、ブロッ
クＮ６のＭａｘ（ｔ）は“０”、ブロックＮ１３のＭａ
ｘ（１）は“１”になる。それによって、各ブロックの
Ｍｉｎ（ｔ）及びＭａｘ（ｔ）は同図に示すように決定
される。Min(t) of block N12 becomes °0゛, Max(t) of block N6 becomes "0", Ma of block N13 becomes
x(1) becomes "1". Thereby, Min(t) and Max(t) of each block are determined as shown in the figure.
そして、前述の論理演算ＥＸＯＲによるＳ′は、Ｎｌ
〜Ｎ４ ｒ Ｎ７〜Ｎｉｌ ｔ Ｎ１４〜Ｎ ｎ ＝
” Ｏ” ＋Ｎｓ 、Ｎｅ 、Ｎ１２．Ｎ１５＝ ”１
”となる。Then, S' by the above-mentioned logical operation EXOR is Nl
〜N4 r N7〜Nil t N14〜N n =
"O" +Ns, Ne, N12. N15=”1
” becomes.
そこで、この２つのテストサイクルによる論理演算結果
Ｓ′とＳ′のＯＲをとると、Ｓは第６図に示すようにな
る。なお、実際にはテストサイクル中で信号の変化が発
生した全てのテストサイクルにおける演算結果のＯＲを
とる。Therefore, when the logical operation results S' and S' from these two test cycles are ORed, S becomes as shown in FIG. Note that, in reality, the calculation results in all test cycles in which a signal change occurs during the test cycle are ORed.
第６図の結果によれば、斜線を施して示すブロックＮ４
〜Ｎ７及びＮ１２．Ｎ１３が禁止期間であり、その他の
ブロックが安定期間である。According to the results in FIG. 6, block N4 shown with diagonal lines
~N7 and N12. N13 is a prohibited period, and the other blocks are stable periods.
この場合のブロック分けの数は、多い程禁止区間を少な
くすることができるが演算回数が増えるので、演算処理
に要する時間を考慮して最適数を決める必要がある。In this case, as the number of blocks increases, the number of prohibited sections can be reduced, but the number of calculations increases, so it is necessary to determine the optimal number in consideration of the time required for calculation processing.
以上、実施例について説明してきたように、この発明に
よれば、論理シミュレーションのテストサイクルを多数
のブロックに分割して、最小値ディレィ・シミュレーシ
ョン結果及び最大値ディレィ・シミュレーション結果の
信号別データを、それぞれ各ブロック毎に符号化して、
論理演算によってストローブポイントを設定できる安定
期間を探索してストローブポイントを設定するようにし
たので、論理シミュレーション結果からその期待値を容
易に抽出することができる。As described above with respect to the embodiments, according to the present invention, the test cycle of logic simulation is divided into a large number of blocks, and the data of each signal of the minimum value delay simulation result and the maximum value delay simulation result is Each block is encoded,
Since the strobe point is set by searching for a stable period in which the strobe point can be set using logical operations, its expected value can be easily extracted from the logical simulation results.
したがって、論理回路設計に伴うテスト設計における期
待値作成作業が簡単になり、自動化も可能になる。Therefore, the work of creating expected values in test design associated with logic circuit design becomes easy and automation becomes possible.
第１図はこの発明を実施した論理シミュレーションの手
順の一例を示す説明図、
第２図は第１図におけるストローブポイント探索を行な
うための装置のブロック図
第３図は同じくこの実施例によるストローブポイント探
索処理のフロー図、
第４図乃至第６図は同じくその説明に供するタイムチャ
ート、
第７図はＬＳＩテスタによる論理シミュレーションのテ
ストサイクルとストローブポイントの説明図、
第８図は論理素子によるディレィ（伝搬遅延時間）の発
生を説明するための説明図、
第９図は一般的な論理シミュレーションの手順を示す説
明図、
第１０図及び第１１図は同じくそのシミュレーションモ
ードの異なる例を示すフロー図、第１２図及び第１３図
はそれぞれ第１０図及び第１１図に示したシミュレーシ
ョンモードによるシミュレーション結果の例を示すタイ
チャートである。
１ａ・・・最小値ディレィ・シミュレーション結果のフ
ァイル
１ｂ・・・最大値ディレィ・シミュレーション結果のフ
ァイル
２・・・読取部 ３・・・ブロック化部４・
・・イベント判別／符号化部
５・・・論理演算部
出顕人 株式会社 リ コ −
第７図
ｇ８図
： 際［−一
ｉＩ９図
５１０ｗ ｓｉｉ図FIG. 1 is an explanatory diagram showing an example of a logic simulation procedure according to the present invention. FIG. 2 is a block diagram of an apparatus for searching for strobe points in FIG. 1. FIG. A flowchart of the search process, FIGS. 4 to 6 are time charts for explaining the same, FIG. 7 is an explanatory diagram of the test cycle and strobe points of logic simulation by an LSI tester, and FIG. 8 is a diagram of the delay by logic elements ( FIG. 9 is an explanatory diagram showing the procedure of a general logic simulation; FIGS. 10 and 11 are flow diagrams showing different examples of the simulation mode; FIGS. 12 and 13 are tie charts showing examples of simulation results in the simulation modes shown in FIGS. 10 and 11, respectively. 1a...File of minimum value delay simulation results 1b...File of maximum value delay simulation results 2...Reading unit 3...Blocking unit 4.
...Event discrimination/encoding unit 5...Logic operation unit appearance by Riko Co., Ltd. - Figure 7 g8: Figure [-1iI9Figure 510w sii figure
Claims (1)
サイクル内を多数の均等な時間のブロックに分割し、 論理回路内の全素子の遅延時間を最小と想定した時の論
理シミュレーション結果の信号別データのうち、前記テ
ストサイクル内で変化があつたデータについて、その変
化が発生したブロックを判別して最小値イベントブロッ
クとすると共に、論理回路内の全素子の遅延時間を最大
と想定した時の論理シミュレーション結果の信号別デー
タのうち、前記テストサイクル内で変化があつたデータ
についても、その変化が発生したブロックを判別して最
大値イベントブロックとし、 前記信号別に全テストサイクルのいずれかで前記最小値
イベントブロックから最大値イベントブロックまでに入
るブロックを禁止期間とし、それ以外のブロックを安定
期間と判定して、 前記論理シミュレーション結果の全信号あるいは複数の
グループに分けたグループ内の全信号について前記安定
期間となるブロック内にストローブポイントを設定して
期待値を抽出することを特徴とする論理回路シミュレー
ション用期待値抽出方法。 ２ 論理回路の論理シミュレーションを行なう各テスト
サイクル内を多数の均等な時間のブロックに分割し、 論理回路内の全素子の遅延時間を最小と想定した時の論
理シミュレーション結果の信号別データのうち、前記テ
ストサイクル内で変化があつたデータについて、その変
化が立上りであれば発生したブロックの論理値を“１”
にし、その変化が立下りであれば発生したブロックの論
理値を“０”にし、その他のブロックはデータどうりの
論理値にして各ブロックごとに第１のブロック別論理値
Ｍｉｎ（ｔ）を決定し、 論理回路内の全素子の遅延時間を最大と想定した時の論
理シミュレーション結果の信号別データのうち、前記テ
ストサイクル内で変化があつたデータについて、その変
化が立上りであれば発生したブロックの論理値を“０”
にし、その変化が立下りであれば発生したブロックの論
理値を“１”にし、その他のブロックはデータどうりの
論理値にして各ブロックごとに第２のブロック別論理値
Ｍａｘ（ｔ）を決定し、 これらの第１、第２のブロック別論理値Ｍｉｎ（ｔ）、
Ｍａｘ（ｔ）から信号別及びテストサイクル別に、Ｍｉ
ｎ（ｔ）とＭａｘ（ｔ）の論理和とＭｉｎ（ｔ）とＭａ
ｘ（ｔ）の論理積との排他的論理和をとり、 信号別に全テストサイクルについて上記論理演算結果の
論理和をとつて、その結果が“１”のブロックは禁止期
間、“０”のブロックは安定期間と判定して、 前記論理シミュレーション結果の全信号あるいは複数の
グループに分けたグループ内の全信号について前記安定
期間となるブロック内にストローブポイントを設定して
期待値を抽出することを特徴とする論理回路シミュレー
ション用期待値抽出方法。[Claims] 1. The logic simulation results when each test cycle in which a logic circuit is simulated is divided into a large number of equal time blocks, and the delay time of all elements in the logic circuit is assumed to be the minimum. Among the signal-specific data, for data that changed within the test cycle, the block in which the change occurred was determined and set as the minimum value event block, and the delay time of all elements in the logic circuit was assumed to be the maximum. Among the signal-specific data of the logic simulation results at the time, for data that changed within the test cycle, the block in which the change occurred is determined and set as the maximum value event block, and one of all test cycles for each signal is determined. The blocks that fall between the minimum value event block and the maximum value event block are determined to be the prohibited period, and the other blocks are determined to be the stable period, and all signals of the logic simulation results or all signals in the group divided into multiple groups are determined to be the prohibited period. An expected value extraction method for logic circuit simulation, characterized in that a strobe point is set within a block in which the signal is in the stable period and an expected value is extracted. 2. Divide each test cycle in which the logic simulation of the logic circuit is performed into a large number of equal time blocks, and calculate the data by signal of the logic simulation results when assuming the minimum delay time of all elements in the logic circuit. Regarding the data that changed within the test cycle, if the change is a rising edge, the logic value of the block where it occurred is set to “1”.
If the change is a falling edge, the logic value of the block where the change occurred is set to "0", and the other blocks are set to the logic value according to the data, and the first block-specific logic value Min(t) is set for each block. Among the signal-by-signal data of the logic simulation results when the delay time of all elements in the logic circuit is assumed to be the maximum, if the data changes within the test cycle, if the change occurs at the rising edge, Set the logical value of the block to “0”
If the change is a falling edge, the logic value of the block where it occurred is set to "1", and the other blocks are set to the logic value according to the data, and the second block-specific logic value Max(t) is set for each block. Determine these first and second block-specific logical values Min(t),
From Max(t), Mi
Logical sum of n(t) and Max(t) and Min(t) and Ma
Take the exclusive OR with the AND of x(t), and take the OR of the above logical operation results for all test cycles for each signal, and the block whose result is “1” is a block whose result is “0” during the prohibition period. is determined to be a stable period, and a strobe point is set within the block that is the stable period for all signals of the logic simulation results or all signals in a group divided into a plurality of groups, and an expected value is extracted. An expected value extraction method for logic circuit simulation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127292A JP3017504B2 (en) | 1989-05-20 | 1989-05-20 | Expectation value extraction method for logic circuit simulation. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127292A JP3017504B2 (en) | 1989-05-20 | 1989-05-20 | Expectation value extraction method for logic circuit simulation. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02306180A true JPH02306180A (en) | 1990-12-19 |
| JP3017504B2 JP3017504B2 (en) | 2000-03-13 |
Family
ID=14956354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127292A Expired - Lifetime JP3017504B2 (en) | 1989-05-20 | 1989-05-20 | Expectation value extraction method for logic circuit simulation. |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3017504B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006242881A (en) * | 2005-03-07 | 2006-09-14 | Yokogawa Electric Corp | Tester simulation device and test simulation method |
| US7484166B2 (en) | 2003-12-10 | 2009-01-27 | Panasonic Corporation | Semiconductor integrated circuit verification method and test pattern preparation method |
-
1989
- 1989-05-20 JP JP1127292A patent/JP3017504B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7484166B2 (en) | 2003-12-10 | 2009-01-27 | Panasonic Corporation | Semiconductor integrated circuit verification method and test pattern preparation method |
| JP2006242881A (en) * | 2005-03-07 | 2006-09-14 | Yokogawa Electric Corp | Tester simulation device and test simulation method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3017504B2 (en) | 2000-03-13 |
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