JPH023023A - 薄膜トランジスタマトリクスとその製造方法 - Google Patents
薄膜トランジスタマトリクスとその製造方法Info
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- JPH023023A JPH023023A JP63150033A JP15003388A JPH023023A JP H023023 A JPH023023 A JP H023023A JP 63150033 A JP63150033 A JP 63150033A JP 15003388 A JP15003388 A JP 15003388A JP H023023 A JPH023023 A JP H023023A
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Landscapes
- Liquid Crystal (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
逆スタガード型の薄膜トランジスタによって構成される
薄膜トランジスタマトリクスとその製造方法に関し、 ゲートバスラインにおける断線の修復を容易にすること
を目的とし、 透明絶縁性基板上にマトリクス状に配置する薄膜トラン
ジスタの各々のゲート電極と、該マトリクスの各行の薄
膜トランジスタの前記ゲート電極に接続するゲートバス
ラインとを有し、第1の絶縁膜および動作半導体層を介
して、前記ゲート電極の各々に対応してソース電極およ
びドレイン電極を有し、且つ、前記ゲートバスラインの
各々の上方の位置にそれぞれ導電層を有し、前記導電層
との間に第2の絶縁膜を介在させ、前記マトリクスの各
列の薄膜トランジスタの前記ドレイン電極にのみ、それ
ぞれ接続するドレインバスラインを有するように構成す
る。
薄膜トランジスタマトリクスとその製造方法に関し、 ゲートバスラインにおける断線の修復を容易にすること
を目的とし、 透明絶縁性基板上にマトリクス状に配置する薄膜トラン
ジスタの各々のゲート電極と、該マトリクスの各行の薄
膜トランジスタの前記ゲート電極に接続するゲートバス
ラインとを有し、第1の絶縁膜および動作半導体層を介
して、前記ゲート電極の各々に対応してソース電極およ
びドレイン電極を有し、且つ、前記ゲートバスラインの
各々の上方の位置にそれぞれ導電層を有し、前記導電層
との間に第2の絶縁膜を介在させ、前記マトリクスの各
列の薄膜トランジスタの前記ドレイン電極にのみ、それ
ぞれ接続するドレインバスラインを有するように構成す
る。
本発明は、逆スタガード型の薄膜トランジスタによって
構成される薄膜トランジスタマトリクスとその製造方法
に関する。
構成される薄膜トランジスタマトリクスとその製造方法
に関する。
液晶デイスプレィ装置においては、従来の単純マトリク
ス型の駆動方式における、クロストーク等によるコント
ラストが低下等の問題を避けるために、近年、画面の各
画素毎にスイッチング素子を設けることにより液晶セル
の各画素毎の領域に電圧印加を行なうアクティブ・マ)
IJクス方式が実現されている。
ス型の駆動方式における、クロストーク等によるコント
ラストが低下等の問題を避けるために、近年、画面の各
画素毎にスイッチング素子を設けることにより液晶セル
の各画素毎の領域に電圧印加を行なうアクティブ・マ)
IJクス方式が実現されている。
上記の画素毎に設けるスイッチング素子としては、アモ
ルファス・シリコン(以下では、aSiとも称す)を用
いた薄膜トランジスタ(以下では、TPTとも称す)が
−多く使用されており、この薄膜トランジスタ(TFT
)を前記の各画素に対応して透明絶縁基板上にマ) I
Jクス状に配列し、各行の位置の薄膜トランジスタ(T
PT)のゲート端子には、それぞれ走査信号印加のため
のゲートバスラインを接し、各列の位置の薄膜トランジ
スタ(TPT)のドレイン端子には、それぞれデータ信
号印加のためのドレインバスラインを接続してなる薄膜
トランジスタ(TPT)マ) IJクスが構成される。
ルファス・シリコン(以下では、aSiとも称す)を用
いた薄膜トランジスタ(以下では、TPTとも称す)が
−多く使用されており、この薄膜トランジスタ(TFT
)を前記の各画素に対応して透明絶縁基板上にマ) I
Jクス状に配列し、各行の位置の薄膜トランジスタ(T
PT)のゲート端子には、それぞれ走査信号印加のため
のゲートバスラインを接し、各列の位置の薄膜トランジ
スタ(TPT)のドレイン端子には、それぞれデータ信
号印加のためのドレインバスラインを接続してなる薄膜
トランジスタ(TPT)マ) IJクスが構成される。
画面の大型化の要求に応じて、上記のような薄膜トラン
ジスタ(TPT)マトリクスの面積も大きくすることが
要求されているが、材料の欠陥や製造上の欠陥が生ずる
確率は面積が大きくなるほど大きくなる。なかでも、フ
ォトプロセス中のレジストへのゴミの混入等によって上
記のゲートバスラインやドレインバスラインに断線が生
ずることがある。
ジスタ(TPT)マトリクスの面積も大きくすることが
要求されているが、材料の欠陥や製造上の欠陥が生ずる
確率は面積が大きくなるほど大きくなる。なかでも、フ
ォトプロセス中のレジストへのゴミの混入等によって上
記のゲートバスラインやドレインバスラインに断線が生
ずることがある。
特に、逆スタガード型の薄膜トランジスタによって構成
される薄膜トランジスタマトリクスにおいては、ゲート
電極およびゲートバスラインが基板上の最下層に形成さ
れるため、断線時の修復も容易ではない。
される薄膜トランジスタマトリクスにおいては、ゲート
電極およびゲートバスラインが基板上の最下層に形成さ
れるため、断線時の修復も容易ではない。
そのため、逆スタガード型の薄膜トランジスタによって
構成される薄膜トランジスタマトリクスにおけるゲート
バスラインの断線時の修復を容易にする技術が要望され
ていた。
構成される薄膜トランジスタマトリクスにおけるゲート
バスラインの断線時の修復を容易にする技術が要望され
ていた。
第19図は、従来の逆スタガード型の薄膜トランジスタ
によって構成される薄膜トランジスタマトリクスの構成
の一部分を示すものである。
によって構成される薄膜トランジスタマトリクスの構成
の一部分を示すものである。
第19図において、2Ijはゲート電極、3iはゲート
バスライン、9は層間絶縁膜、10」はドレインバスラ
イン、?21Jは透明電極、601」はドレイン電極、
70゜はソース電極である。
バスライン、9は層間絶縁膜、10」はドレインバスラ
イン、?21Jは透明電極、601」はドレイン電極、
70゜はソース電極である。
また、第19図の構成において、i=l −m。
j=1〜nとする。
第19図の構成は、図示しないが、透明電極基板(ガラ
ス基板)上に形成されている。
ス基板)上に形成されている。
第19図のゲート電極214、ドレイン電極6001、
およびソース電極70.、は、上記の透明電極基板(ガ
ラス基板)上ににマトリクス状に配列された薄膜トラン
ジスタの3つの電極である。該マ) +Jクスの各行1
の薄膜トランジスタのゲート電極2ti(J=1〜n)
はゲートバスライン3iに接続され、該マトリクスの各
列」の薄膜トランジスタのドレイン電極60z(+=1
〜m)はドレインバスライン10、に接続され、該行列
の要素い、J)の薄膜トランジスタは、該ゲートバスラ
イン3□を介して印加される走査信号のタイミングで、
ドレインバスラインloj を介して印加されるデータ
信号の電圧を、ソース電極701.に接続される画素電
極72IJに印加する。
およびソース電極70.、は、上記の透明電極基板(ガ
ラス基板)上ににマトリクス状に配列された薄膜トラン
ジスタの3つの電極である。該マ) +Jクスの各行1
の薄膜トランジスタのゲート電極2ti(J=1〜n)
はゲートバスライン3iに接続され、該マトリクスの各
列」の薄膜トランジスタのドレイン電極60z(+=1
〜m)はドレインバスライン10、に接続され、該行列
の要素い、J)の薄膜トランジスタは、該ゲートバスラ
イン3□を介して印加される走査信号のタイミングで、
ドレインバスラインloj を介して印加されるデータ
信号の電圧を、ソース電極701.に接続される画素電
極72IJに印加する。
上記行列の要素(i、j)の薄膜トランジスタの構成は
、第20図に示されている。
、第20図に示されている。
第20図においては、上記の第19図に示されているも
のの他に、ゲート絶縁膜4、該薄膜トランジスタの動作
半導体層5.、が示されており、さらに、第19図のド
レインバスライン10jが、Crの層12.とAIの層
11.とからなること、そして、上記動作半導体層52
.と、前記のドレイン電極602.およびソース電極7
08.との間には、それぞれコンタクト層611Jおよ
び711jが設けられていることが示されている。
のの他に、ゲート絶縁膜4、該薄膜トランジスタの動作
半導体層5.、が示されており、さらに、第19図のド
レインバスライン10jが、Crの層12.とAIの層
11.とからなること、そして、上記動作半導体層52
.と、前記のドレイン電極602.およびソース電極7
08.との間には、それぞれコンタクト層611Jおよ
び711jが設けられていることが示されている。
また、第21図は、第19図の破線A−A’に沿った断
面の構成を示すものである。
面の構成を示すものである。
第21図には、ゲートバスライン3iとドレインバスラ
イン10.とか、ゲート絶縁膜4および層間絶縁膜91
を介して交差している様子がしめされている。
イン10.とか、ゲート絶縁膜4および層間絶縁膜91
を介して交差している様子がしめされている。
そして、該第21図には、ゲートバスライン3iが断線
している様子が示されている。
している様子が示されている。
前述のように、このような断線は、例えば、フォトプロ
セス中のレジストにゴミ等が混入することにより発生し
、ゲートバスライン3□が断線すると、液晶デイスプレ
ィ装置の画面の表示に線状の欠陥が現れる。
セス中のレジストにゴミ等が混入することにより発生し
、ゲートバスライン3□が断線すると、液晶デイスプレ
ィ装置の画面の表示に線状の欠陥が現れる。
また、一般に、上記のような欠陥の発生確率は素子の面
積の大型化とともに増大して歩留まりを低下させるので
、アクティブ・マトリクス方式による大型のデイスプレ
ィ画面の実現のための障害となる。
積の大型化とともに増大して歩留まりを低下させるので
、アクティブ・マトリクス方式による大型のデイスプレ
ィ画面の実現のための障害となる。
特に、第19〜21図に示されるようなを逆スタガード
型の薄膜トランジスタを用いる薄膜トランジスタマトリ
クスにおいては、ゲートバスラインがゲート電極と共に
最下層に存在するため、従来、ゲートバスラインに断線
が生じても修復が困難であるという問題があった。
型の薄膜トランジスタを用いる薄膜トランジスタマトリ
クスにおいては、ゲートバスラインがゲート電極と共に
最下層に存在するため、従来、ゲートバスラインに断線
が生じても修復が困難であるという問題があった。
さらに、大型のデイスプレィ画面においては、ゲートバ
スラインが長(なり、ゲートバスラインにおける電圧降
下によって液晶セルの駆動性能が低下するという問題が
あった。
スラインが長(なり、ゲートバスラインにおける電圧降
下によって液晶セルの駆動性能が低下するという問題が
あった。
本発明は上記の問題点に鑑み、第1に、ゲートバスライ
ンにおける断線の修復を容易にする薄膜トランジスタマ
トリクスを提供することを目的とする。
ンにおける断線の修復を容易にする薄膜トランジスタマ
トリクスを提供することを目的とする。
また、本発明は、第2に、ゲートバスラインを低抵抗化
した薄膜トランジスタマ) IJクスを提供することを
目的とする。
した薄膜トランジスタマ) IJクスを提供することを
目的とする。
さらに、上記のような問題を解決するに際し、製造工程
が増加すると、製造欠陥の発生確率が増大し、また、コ
スト増の要因ともなる。
が増加すると、製造欠陥の発生確率が増大し、また、コ
スト増の要因ともなる。
そこで、本発明は、第3に、上記第1および第2の目的
の薄膜トランジスタマトリクスを、製造工程を増加させ
ることなく製造する薄膜トランジスタマトリクスの製造
方法を提供することを目的とするものである。
の薄膜トランジスタマトリクスを、製造工程を増加させ
ることなく製造する薄膜トランジスタマトリクスの製造
方法を提供することを目的とするものである。
第1図は本発明の第1の形態の基本構成を示す断面図で
ある。そして、第2図は第1図のI=I断面、すなわち
、前述の第20図の構成に対応する薄膜トランジスタの
断面の基本的構成を示すものである。また、第1図の該
薄膜トランジスタの部分は、第2図のrr−rr断面の
基本的構成を示すものである。
ある。そして、第2図は第1図のI=I断面、すなわち
、前述の第20図の構成に対応する薄膜トランジスタの
断面の基本的構成を示すものである。また、第1図の該
薄膜トランジスタの部分は、第2図のrr−rr断面の
基本的構成を示すものである。
第1図および第2図において、1は透明絶縁性基板、2
+jはゲート電極、3iはゲートバスライン、4は第1
の絶縁膜、5は動作半導体層、6.。
+jはゲート電極、3iはゲートバスライン、4は第1
の絶縁膜、5は動作半導体層、6.。
はドレイン電極、7゜はソース電極、8iは導電層、9
は第2の絶縁膜、IOJはドレインバスラインである。
は第2の絶縁膜、IOJはドレインバスラインである。
第1図に示される本発明の第1の形態にふいて、透明絶
縁性基板l上にマトリクス状に配置する薄膜トランジス
タの各々の第1図において、ゲート電極21Jと、該マ
トリクスの各行iの薄膜トランジスタの該ゲート電極2
1Jに接続するゲートバスライン3.とを有し、これら
の上に第1の絶縁膜4を、そして、その上に動作半導体
層5を有する。
縁性基板l上にマトリクス状に配置する薄膜トランジス
タの各々の第1図において、ゲート電極21Jと、該マ
トリクスの各行iの薄膜トランジスタの該ゲート電極2
1Jに接続するゲートバスライン3.とを有し、これら
の上に第1の絶縁膜4を、そして、その上に動作半導体
層5を有する。
該動作半導体層5の上には、前記ゲート電極21Jの各
々に対応してソース電極71Jおよびドレイン電極6目
を有し、且つ、前記ゲートバスライン3iの各々の上方
向の位置に、該ゲートバスライン3iと平行に、それぞ
れ導電層8iを有する。
々に対応してソース電極71Jおよびドレイン電極6目
を有し、且つ、前記ゲートバスライン3iの各々の上方
向の位置に、該ゲートバスライン3iと平行に、それぞ
れ導電層8iを有する。
そして、前記導電層8iとの間に第2の絶縁膜9を介在
させ、その上に前記マ) IJクスの各列jの薄膜トラ
ンジスタの前記ドレイン電極6IJにのみ、それぞれ接
続するドレインバスラインIOJを有してなる。
させ、その上に前記マ) IJクスの各列jの薄膜トラ
ンジスタの前記ドレイン電極6IJにのみ、それぞれ接
続するドレインバスラインIOJを有してなる。
本発明の第2の形態においては、前記ゲートバスライン
3iの各々は、その両端の位置と、中間の適当な位置に
おいて、それぞれ対応する導電層8iと接続されてなる
。
3iの各々は、その両端の位置と、中間の適当な位置に
おいて、それぞれ対応する導電層8iと接続されてなる
。
本発明の第3の形態においては、第1図の構成の導電層
8iは、ソース電極7[jおよびドレイン電極6ijと
同時の工程にて形成する。
8iは、ソース電極7[jおよびドレイン電極6ijと
同時の工程にて形成する。
ゲートバスライン3iの各々の上方向の位置にそれぞれ
導電層8tを有するので、もし、該ゲートバスライン3
iに断線を生じたときには、レーザにより該断線箇所の
走査信号入力側と反対側の位置で、該ゲートバスライン
3.と、対応する導電層8iとを接続することにより、
該断線箇所の代わりに導電層8.を介して該ゲートバス
ライン上の信号の伝達が行ない得る。
導電層8tを有するので、もし、該ゲートバスライン3
iに断線を生じたときには、レーザにより該断線箇所の
走査信号入力側と反対側の位置で、該ゲートバスライン
3.と、対応する導電層8iとを接続することにより、
該断線箇所の代わりに導電層8.を介して該ゲートバス
ライン上の信号の伝達が行ない得る。
このように、本発明によれば、逆スタガード型の薄膜ト
ランジスタによって構成される薄膜トランジスタにおい
て基板上の最下層に位置するゲートバスラインの断線の
修復が容易になる。
ランジスタによって構成される薄膜トランジスタにおい
て基板上の最下層に位置するゲートバスラインの断線の
修復が容易になる。
さらに、予め、各ゲートバスライン3iと対応する導電
層8iとを、該各ゲートバスライン3iの両端の位置お
よび、これらの中間の適当な位置において接続すること
により、ゲートバスラインの低抵抗化がなされる。
層8iとを、該各ゲートバスライン3iの両端の位置お
よび、これらの中間の適当な位置において接続すること
により、ゲートバスラインの低抵抗化がなされる。
また、前記導電層8iは、前記動作半導体層5の上に、
前記ソース電極7iJおよびドレイン電極61Jを形成
する際に同時に形成することにより、製造工程のステッ
プ数が増加することはない。
前記ソース電極7iJおよびドレイン電極61Jを形成
する際に同時に形成することにより、製造工程のステッ
プ数が増加することはない。
第3A〜18A図、第3B−18B図、および第3C〜
1?C図は、本発明の薄膜トランジスタマトリクスの製
造方法の実施例と、該製造方法によって製造された薄膜
トランジスタマトリクスの構成を示すものである。
1?C図は、本発明の薄膜トランジスタマトリクスの製
造方法の実施例と、該製造方法によって製造された薄膜
トランジスタマトリクスの構成を示すものである。
第3A−18A図は平面図であり、第3B〜18B図お
よび第3C〜17C図は、それぞれ対応する平面図に示
された断面形状を示す断面図である。
よび第3C〜17C図は、それぞれ対応する平面図に示
された断面形状を示す断面図である。
まず、第3A図に示される第1のステップにおいては、
ガラス基板1上にゲート電極21j(i=1−m、j=
l〜n)および各行のゲート電極28.に接続するゲー
トバスライン3iを形成する。
ガラス基板1上にゲート電極21j(i=1−m、j=
l〜n)および各行のゲート電極28.に接続するゲー
トバスライン3iを形成する。
このとき、何らかの原因によって、ゲート電極218
J−1とゲート電極21Jとの間のゲートバスライン3
iに断線が生じたとする。
J−1とゲート電極21Jとの間のゲートバスライン3
iに断線が生じたとする。
第3A図の構成ノ1ll−III断面およびIV−IV
断面の構成が、それぞれ第3B図および第3C図に示さ
れている。なお、以下において、第3A〜8A図の構成
(IDIII−III断面右よびIV−IV断面の構成
は、それぞれ第3B〜8B図および第3C〜gCB図に
示されている。
断面の構成が、それぞれ第3B図および第3C図に示さ
れている。なお、以下において、第3A〜8A図の構成
(IDIII−III断面右よびIV−IV断面の構成
は、それぞれ第3B〜8B図および第3C〜gCB図に
示されている。
第4A図に示される第2のステップにおいては、第3A
図の構成の上に、3000AのSiNからなるゲート絶
縁膜4.1000人のアモルファスシリコン(a−3i
)からなる動作半導体層5.1400人の5i02から
なる保護絶縁膜13iおよび、30人のアモルファスシ
リコン(a−5i)からなり、レジストの密着を可能に
するための密着層14を形成する。
図の構成の上に、3000AのSiNからなるゲート絶
縁膜4.1000人のアモルファスシリコン(a−3i
)からなる動作半導体層5.1400人の5i02から
なる保護絶縁膜13iおよび、30人のアモルファスシ
リコン(a−5i)からなり、レジストの密着を可能に
するための密着層14を形成する。
第5A図に示される第3のステップにおいては、第4A
図の構成の上に、ゲート電極21Jをマスクとした露光
により、該ゲート電極2目の位置に合わせて自己整合型
のレジストパターン15IJを形成する。
図の構成の上に、ゲート電極21Jをマスクとした露光
により、該ゲート電極2目の位置に合わせて自己整合型
のレジストパターン15IJを形成する。
第6A図に示される第4のステップにおいては、第4A
図のレジストパターン151Jを形成した状態において
前記密着層14および保護絶縁膜13をエツチングによ
り除去する。
図のレジストパターン151Jを形成した状態において
前記密着層14および保護絶縁膜13をエツチングによ
り除去する。
第7A図に示される第5のステップにおいては、第6A
図の構成の上に、300人のn″ a−3iからなるコ
ンタクト層91、および、ソース電極およびドレイン電
極の材料となり、且つ、本発明により設けられる導電層
801の材料ともなる、1000AのTi層90を成膜
する。
図の構成の上に、300人のn″ a−3iからなるコ
ンタクト層91、および、ソース電極およびドレイン電
極の材料となり、且つ、本発明により設けられる導電層
801の材料ともなる、1000AのTi層90を成膜
する。
そして、第8A図に示される第6のステップにおいては
、リフトオフにより前記レジストパターン154.の位
置のコンタクト層91およびT1層90を除去する。
、リフトオフにより前記レジストパターン154.の位
置のコンタクト層91およびT1層90を除去する。
次に、第9A図に示される第7のステップにおいては、
レジストパターンの形成およびエツチングによって、ソ
ース電極701.およびドレイン電極60Ij1そして
、ゲートバスライン3.の上方の位置の前記導電層8i
L を形成する領域を残して、前記コンタクト層91お
よびTi層90を除去する。
レジストパターンの形成およびエツチングによって、ソ
ース電極701.およびドレイン電極60Ij1そして
、ゲートバスライン3.の上方の位置の前記導電層8i
L を形成する領域を残して、前記コンタクト層91お
よびTi層90を除去する。
第9A図の構成のV−■断面およびIV−IV断面の構
成が、それぞれ第9B図および第9C図に示されている
。なお、以下にふいて、第9A〜12A図の構成のV−
■断面およびIV−IV断面の構成は、それぞれ第9B
〜12B図および第9C〜12C図に示されている。
成が、それぞれ第9B図および第9C図に示されている
。なお、以下にふいて、第9A〜12A図の構成のV−
■断面およびIV−IV断面の構成は、それぞれ第9B
〜12B図および第9C〜12C図に示されている。
なお、第9B図および第9C図において、611」はド
レイン電極601Jのためのコンタクト層、711、は
ソース電極70□、のためのコンタクト層、8i+ は
導電層80tのためのコンタクト層である。
レイン電極601Jのためのコンタクト層、711、は
ソース電極70□、のためのコンタクト層、8i+ は
導電層80tのためのコンタクト層である。
第10A図に示される第8のステップにおいては、第9
A図の構成の上に、1μmのポリイミドからなる層間絶
縁膜9を形成する。
A図の構成の上に、1μmのポリイミドからなる層間絶
縁膜9を形成する。
そして、第11A図に示される第9のステップにおいて
は、第10A図の構成の上に、ゲートバスライン上の導
電層80.および薄膜トランジスタの構成を覆う領域の
層間絶縁膜9を残すようにレジストパターン16、を形
成してエツチングを行ない、他の部分の層間絶縁膜9を
除去する。但し、薄膜トランジスタの構成のうち、後に
ドレインバスライン12.と接続するドレイン電極60
、。
は、第10A図の構成の上に、ゲートバスライン上の導
電層80.および薄膜トランジスタの構成を覆う領域の
層間絶縁膜9を残すようにレジストパターン16、を形
成してエツチングを行ない、他の部分の層間絶縁膜9を
除去する。但し、薄膜トランジスタの構成のうち、後に
ドレインバスライン12.と接続するドレイン電極60
、。
の部分、および、後に透明(ITO)電極?21Jと接
続するソース電極701Jの部分は露出するようにして
おく。こうして、第12A図に示されるような構成が得
られる。
続するソース電極701Jの部分は露出するようにして
おく。こうして、第12A図に示されるような構成が得
られる。
第13A図に示される第10のステップにおいては、第
12A図の構成の上に、画素電極721Jを形成するた
めのレジストパターン17を形成し、その上に8CIO
AのfTO膜72を成膜する。そして、リフトオフ法に
より、第14A図に示されるように、ソース電極701
.と接続する画素電極72.4の領域を残して、ITO
膜72を除去する。
12A図の構成の上に、画素電極721Jを形成するた
めのレジストパターン17を形成し、その上に8CIO
AのfTO膜72を成膜する。そして、リフトオフ法に
より、第14A図に示されるように、ソース電極701
.と接続する画素電極72.4の領域を残して、ITO
膜72を除去する。
第13A〜14A図の構成のVl−VI断面およびVl
l−Vll断面の構成は、それぞれ第13B〜14B図
および第13C〜14c図に示されている。
l−Vll断面の構成は、それぞれ第13B〜14B図
および第13C〜14c図に示されている。
第15A図に示される第11のステップにおいては、第
14A図の構成の上に、ドレインバスライン材料である
800人のCr層12、および、1μmのA11ill
を形成する。
14A図の構成の上に、ドレインバスライン材料である
800人のCr層12、および、1μmのA11ill
を形成する。
第15A図の構成のV−■断面およびrv−tv断面の
構成が、それぞれ第15B図および第15C図に示され
ている。なお、以下において、第15A〜17A図の構
成のV−V断面およびIV−IV断面の構成は、それぞ
れ第15B〜17B図および第15C〜17C図に示さ
れている。
構成が、それぞれ第15B図および第15C図に示され
ている。なお、以下において、第15A〜17A図の構
成のV−V断面およびIV−IV断面の構成は、それぞ
れ第15B〜17B図および第15C〜17C図に示さ
れている。
第16A図に示される第12のステップにおいては、第
14A図の構成の上に、ドレインバスライン形成のため
のレジストパターン18」を形成する。そして、ウェッ
トエツチングを行なって他の領域のCr層12およびA
I層11を除去して、第17A[lに示されるように、
ドレインバスライン12I」および11.jが形成され
、本発明の実施例の逆スタガード型の薄膜トランジスタ
による薄膜トランジスタマトリクスが実現される。
14A図の構成の上に、ドレインバスライン形成のため
のレジストパターン18」を形成する。そして、ウェッ
トエツチングを行なって他の領域のCr層12およびA
I層11を除去して、第17A[lに示されるように、
ドレインバスライン12I」および11.jが形成され
、本発明の実施例の逆スタガード型の薄膜トランジスタ
による薄膜トランジスタマトリクスが実現される。
以上述べた薄膜トランジスタマトリクスの製造方法によ
れば、本発明により設けられる導電層80、はソースお
よびドレイン電極の形成と全く同じプロセスによれば、
同時に形成されるので、製造工程数が増加することはな
い。
れば、本発明により設けられる導電層80、はソースお
よびドレイン電極の形成と全く同じプロセスによれば、
同時に形成されるので、製造工程数が増加することはな
い。
次に、第18A図および第18B図には、ゲートバスラ
イン3iの断線箇所の近傍における、レーザ光による修
復の様子が示されている。ゲートバスライン3iと並行
して導電層80.が設けられているので、ゲートバスラ
イン3iの断線箇所の近傍の導電層8Lの上からレーザ
光を照射することにより、導電層801の材料がゲート
バスライン3iにまで溶は込んで該ゲートバスライン3
iと電気的に接続される。
イン3iの断線箇所の近傍における、レーザ光による修
復の様子が示されている。ゲートバスライン3iと並行
して導電層80.が設けられているので、ゲートバスラ
イン3iの断線箇所の近傍の導電層8Lの上からレーザ
光を照射することにより、導電層801の材料がゲート
バスライン3iにまで溶は込んで該ゲートバスライン3
iと電気的に接続される。
また、大型画面の液晶デイスプレィ装置においては、ゲ
ートバスラインが長くなり、走査信号入力側から遠い領
域では電圧降下により走査信号のレベルが低下して駆動
能力が低下する。
ートバスラインが長くなり、走査信号入力側から遠い領
域では電圧降下により走査信号のレベルが低下して駆動
能力が低下する。
そこで、ゲートバスライン3iが断線していないときに
も、各ゲートバスライン3iの両端部および、該両端部
の中間の適当な位置において、第18A図および第18
B図に示されるようにして、レーザ光を照射して、導電
層801と対応するゲートバスライン3iとを電気的に
接続する。これにより、ゲートバスラインの低抵抗化が
なされ、大型画面の液晶デイスプレィ装置においても、
走査信号の駆動能力が低下することはなくなる。
も、各ゲートバスライン3iの両端部および、該両端部
の中間の適当な位置において、第18A図および第18
B図に示されるようにして、レーザ光を照射して、導電
層801と対応するゲートバスライン3iとを電気的に
接続する。これにより、ゲートバスラインの低抵抗化が
なされ、大型画面の液晶デイスプレィ装置においても、
走査信号の駆動能力が低下することはなくなる。
本発明によれば、ゲートバスラインにおける断線の修復
が容易となり、ゲートバスラインを低抵抗化することも
可能となり、さらに、製造に際して工程が増加すること
もない。
が容易となり、ゲートバスラインを低抵抗化することも
可能となり、さらに、製造に際して工程が増加すること
もない。
第1図は本発明の基本構成図、
第2図は第1図の断面図、
第3A〜18A図、第3B〜18B図、および第3C〜
17C図は、本発明の薄膜トランジスタマトリクスの製
造方法の実施例と、該製造方法によって製造された薄膜
トランジスタマトリクスの構成を示す図、 第19〜21図は、従来の薄膜トランジスタマトリクス
の構成を示す図である。 〔符号の説明〕 ■・・・透明絶縁性基板、2Ij・・・ゲート電極、3
i・・・ゲートバスライン、4・・・第1の絶縁膜(ゲ
ート絶縁膜)、5・・・動作半導体層、61J・・・ド
レイン電極、7IJ・・・ソース電極、8i・・・導電
層、9.91・・・第2の絶縁膜(層間絶縁膜)、10
.・・・ドレインバスライン、11j・・・ドレインバ
スラインのA1層、12.・・・ドレインバスラインの
Cr層、13.13iJ・・・保護絶縁膜、14,14
.j・・・密着層、15tJ、16t、17.18・・
・レジストパターン、601」・・・ドレイン電極、6
11J・・・ドレイン電極のコンタクト層、70目・・
・ソース電極、71目・・・ソース電極のコンタクト層
、72・・・ITO膜、72【、・・・透明電極、80
i・・・導電層、8i゜・・・導電層801のためのコ
ンタクト層、91・・・コンタクト層。 本発明の基本構成図 第 1 図 i■ 本発明の実施例の製造工程を示す区 名4A図 第4A図のl−lll断面の構成を示す区名4B図 jj iJA図のThl −IV断面の構成を示す区名4C図 本発明の実施例の製造工程を示す図 帛3A図 第3A図の■−■断面の構成を示す区 名3B図 第3C図 本発明の実施例の製造工程を示す区 名5A図 第5A図のlll−111断「の構成全示す区名5B図 第5C図 本発明の実施例の製造工程を示す回 部6A図 第6A図のI[l−111断面の構成を示す図@6B図 第6A図のIV −TV断面の構成を示す区名6C図 第8A図 2シj 3番 第8A図のIV −■断面の構成を示す1第88図 第8C図 止 本発明の実施例の製造工程を示す1 第7A図 第7A図のIV−IV断面の構成を示す1第7B図 第7A図の■−■断面の構成を示す図 嶋7C図 本発明の実施例の製造工程を示す区 部9A図 第9A図のIV−IV断面の構成を示す1第9B図 第9C図 本発明の実施例の製造工程を示す又 部1OA図 3を 第10A図、’pv−v断面の構成を示す凹部10B図 第1Cc図 本発明の実施例の製造工程を示す図 8i1A図 3を 第11A図の■−■断面の構成を示す回部1旧図 第11A図のThi −■断面の構成を示す図第11C
図 −1V 第17C図 従来のTPTマトリクスの部分構成図 第19図 レーデによるダートパスラインの接続の説明図第18A
図 第18A図の〜璽−■断面図 第18B図 従来のTFTマト リクス上のTPTの断面構成図 第20図 従来のTPTマトリクスにおけるケ8−トパスラインと
ドレインバスラインの断面構成区 名 図
17C図は、本発明の薄膜トランジスタマトリクスの製
造方法の実施例と、該製造方法によって製造された薄膜
トランジスタマトリクスの構成を示す図、 第19〜21図は、従来の薄膜トランジスタマトリクス
の構成を示す図である。 〔符号の説明〕 ■・・・透明絶縁性基板、2Ij・・・ゲート電極、3
i・・・ゲートバスライン、4・・・第1の絶縁膜(ゲ
ート絶縁膜)、5・・・動作半導体層、61J・・・ド
レイン電極、7IJ・・・ソース電極、8i・・・導電
層、9.91・・・第2の絶縁膜(層間絶縁膜)、10
.・・・ドレインバスライン、11j・・・ドレインバ
スラインのA1層、12.・・・ドレインバスラインの
Cr層、13.13iJ・・・保護絶縁膜、14,14
.j・・・密着層、15tJ、16t、17.18・・
・レジストパターン、601」・・・ドレイン電極、6
11J・・・ドレイン電極のコンタクト層、70目・・
・ソース電極、71目・・・ソース電極のコンタクト層
、72・・・ITO膜、72【、・・・透明電極、80
i・・・導電層、8i゜・・・導電層801のためのコ
ンタクト層、91・・・コンタクト層。 本発明の基本構成図 第 1 図 i■ 本発明の実施例の製造工程を示す区 名4A図 第4A図のl−lll断面の構成を示す区名4B図 jj iJA図のThl −IV断面の構成を示す区名4C図 本発明の実施例の製造工程を示す図 帛3A図 第3A図の■−■断面の構成を示す区 名3B図 第3C図 本発明の実施例の製造工程を示す区 名5A図 第5A図のlll−111断「の構成全示す区名5B図 第5C図 本発明の実施例の製造工程を示す回 部6A図 第6A図のI[l−111断面の構成を示す図@6B図 第6A図のIV −TV断面の構成を示す区名6C図 第8A図 2シj 3番 第8A図のIV −■断面の構成を示す1第88図 第8C図 止 本発明の実施例の製造工程を示す1 第7A図 第7A図のIV−IV断面の構成を示す1第7B図 第7A図の■−■断面の構成を示す図 嶋7C図 本発明の実施例の製造工程を示す区 部9A図 第9A図のIV−IV断面の構成を示す1第9B図 第9C図 本発明の実施例の製造工程を示す又 部1OA図 3を 第10A図、’pv−v断面の構成を示す凹部10B図 第1Cc図 本発明の実施例の製造工程を示す図 8i1A図 3を 第11A図の■−■断面の構成を示す回部1旧図 第11A図のThi −■断面の構成を示す図第11C
図 −1V 第17C図 従来のTPTマトリクスの部分構成図 第19図 レーデによるダートパスラインの接続の説明図第18A
図 第18A図の〜璽−■断面図 第18B図 従来のTFTマト リクス上のTPTの断面構成図 第20図 従来のTPTマトリクスにおけるケ8−トパスラインと
ドレインバスラインの断面構成区 名 図
Claims (1)
- 【特許請求の範囲】 1、透明絶縁性基板(1)上にマトリクス状に配置する
薄膜トランジスタの各々のゲート電極(2_i_j)と
、該マトリクスの各行(i)の薄膜トランジスタの前記
ゲート電極(2_i_j)に接続するゲートバスライン
(3_i)とを有し、 第1の絶縁膜(4)および動作半導体層(5)を介して
、前記ゲート電極(2_i_j)の各々に対応してソー
ス電極(7_i_j)およびドレイン電極(6_i_j
)を有し、且つ、前記ゲートバスライン(3_i)の各
々の上方の位置に該ゲートバスライン(3_i)と平行
に、それぞれ導電層(8_i)を有し、 前記導電層(8_i)との間に第2の絶縁膜(9)を介
在させ、前記マトリクスの各列(j)の薄膜トランジス
タの前記ドレイン電極(6_i_j)にのみ、それぞれ
接続するドレインバスライン(10_j)を有すること
を特徴とする薄膜トランジスタマトリクス。 2、前記ゲートバスライン(3_i)の各々の両端部の
位置および該両端部の位置の間の位置において、該ゲー
トバスライン(3_i)の各々と、それぞれ対応する前
記導電層(8_i)とを接続してなる請求項1記載の薄
膜トランジスタマトリクス。 3、透明絶縁性基板(1)上にゲート電極 (2_i_j)と、該ゲート電極(2_i_j)に接続
するゲートバスライン(3_i)とを形成する第1の工
程と、 前記ゲート電極(2_i_j)および前記ゲートバスラ
イン(3_i)上に第1の絶縁膜を形成する第2の工程
と、 前記第1の絶縁膜(4)上に動作半導体層(5)を形成
する第3の工程と、 前記動作半導体層(5)上に、前記ゲート電極(2_i
_j)の各々に対応して薄膜トランジスタを構成するた
めのソース電極(7_i_j)およびドレイン電極(6
_i_j)を形成すると同時に、前記ゲートバスライン
(3_i)の上方の位置に導電層(8_i)を形成する
第4の工程と、 前記ドレイン電極(6_i_j)を以外の非絶縁層を第
2の絶縁膜(9)で覆う第5の工程と、 前記ドレイン電極(6_i_j)とのみ接続するように
前記第2の絶縁膜(9)上にドレインバスライン(10
_j)を形成する第6の工程とを有することを特徴とす
る薄膜トランジスタマトリクスの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63150033A JPH023023A (ja) | 1988-06-20 | 1988-06-20 | 薄膜トランジスタマトリクスとその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63150033A JPH023023A (ja) | 1988-06-20 | 1988-06-20 | 薄膜トランジスタマトリクスとその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH023023A true JPH023023A (ja) | 1990-01-08 |
Family
ID=15488030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63150033A Pending JPH023023A (ja) | 1988-06-20 | 1988-06-20 | 薄膜トランジスタマトリクスとその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH023023A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0461417A2 (en) * | 1990-05-16 | 1991-12-18 | Hosiden Corporation | Liquid crystal display element and method for treating defective pixels therein |
US6476882B1 (en) | 1996-07-11 | 2002-11-05 | Nec Corporation | Liquid-crystal display panel and repair method thereof |
US7515243B2 (en) | 2002-07-23 | 2009-04-07 | Mitsubishi Electric Corporation | Display device and method for repairing line disconnection thereof |
-
1988
- 1988-06-20 JP JP63150033A patent/JPH023023A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0461417A2 (en) * | 1990-05-16 | 1991-12-18 | Hosiden Corporation | Liquid crystal display element and method for treating defective pixels therein |
US6476882B1 (en) | 1996-07-11 | 2002-11-05 | Nec Corporation | Liquid-crystal display panel and repair method thereof |
US7515243B2 (en) | 2002-07-23 | 2009-04-07 | Mitsubishi Electric Corporation | Display device and method for repairing line disconnection thereof |
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