JPH023023A - 薄膜トランジスタマトリクスとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 逆スタガード型の薄膜トランジスタによって構成される
薄膜トランジスタマトリクスとその製造方法に関し、 ゲートバスラインにおける断線の修復を容易にすること
を目的とし、 透明絶縁性基板上にマトリクス状に配置する薄膜トラン
ジスタの各々のゲート電極と、該マトリクスの各行の薄
膜トランジスタの前記ゲート電極に接続するゲートバス
ラインとを有し、第１の絶縁膜および動作半導体層を介
して、前記ゲート電極の各々に対応してソース電極およ
びドレイン電極を有し、且つ、前記ゲートバスラインの
各々の上方の位置にそれぞれ導電層を有し、前記導電層
との間に第２の絶縁膜を介在させ、前記マトリクスの各
列の薄膜トランジスタの前記ドレイン電極にのみ、それ
ぞれ接続するドレインバスラインを有するように構成す
る。

〔産業上の利用分野〕

本発明は、逆スタガード型の薄膜トランジスタによって
構成される薄膜トランジスタマトリクスとその製造方法
に関する。

液晶デイスプレィ装置においては、従来の単純マトリク
ス型の駆動方式における、クロストーク等によるコント
ラストが低下等の問題を避けるために、近年、画面の各
画素毎にスイッチング素子を設けることにより液晶セル
の各画素毎の領域に電圧印加を行なうアクティブ・マ）
　ＩＪクス方式が実現されている。

上記の画素毎に設けるスイッチング素子としては、アモ
ルファス・シリコン（以下では、ａＳｉとも称す）を用
いた薄膜トランジスタ（以下では、ＴＰＴとも称す）が
−多く使用されており、この薄膜トランジスタ（ＴＦＴ
）を前記の各画素に対応して透明絶縁基板上にマ）　Ｉ
Ｊクス状に配列し、各行の位置の薄膜トランジスタ（Ｔ
ＰＴ）のゲート端子には、それぞれ走査信号印加のため
のゲートバスラインを接し、各列の位置の薄膜トランジ
スタ（ＴＰＴ）のドレイン端子には、それぞれデータ信
号印加のためのドレインバスラインを接続してなる薄膜
トランジスタ（ＴＰＴ）マ）　ＩＪクスが構成される。

画面の大型化の要求に応じて、上記のような薄膜トラン
ジスタ（ＴＰＴ）マトリクスの面積も大きくすることが
要求されているが、材料の欠陥や製造上の欠陥が生ずる
確率は面積が大きくなるほど大きくなる。なかでも、フ
ォトプロセス中のレジストへのゴミの混入等によって上
記のゲートバスラインやドレインバスラインに断線が生
ずることがある。

特に、逆スタガード型の薄膜トランジスタによって構成
される薄膜トランジスタマトリクスにおいては、ゲート
電極およびゲートバスラインが基板上の最下層に形成さ
れるため、断線時の修復も容易ではない。

そのため、逆スタガード型の薄膜トランジスタによって
構成される薄膜トランジスタマトリクスにおけるゲート
バスラインの断線時の修復を容易にする技術が要望され
ていた。

〔従来の技術、および発明が解決しようとする課題〕

第１９図は、従来の逆スタガード型の薄膜トランジスタ
によって構成される薄膜トランジスタマトリクスの構成
の一部分を示すものである。

第１９図において、２Ｉｊはゲート電極、３ｉはゲート
バスライン、９は層間絶縁膜、１０」はドレインバスラ
イン、？２１Ｊは透明電極、６０１」はドレイン電極、
７０゜はソース電極である。

また、第１９図の構成において、ｉ＝ｌ　−ｍ。

ｊ＝１〜ｎとする。

第１９図の構成は、図示しないが、透明電極基板（ガラ
ス基板）上に形成されている。

第１９図のゲート電極２１４、ドレイン電極６００１、
およびソース電極７０．、は、上記の透明電極基板（ガ
ラス基板）上ににマトリクス状に配列された薄膜トラン
ジスタの３つの電極である。該マ）　＋Ｊクスの各行１
の薄膜トランジスタのゲート電極２ｔｉ（Ｊ＝１〜ｎ）
はゲートバスライン３ｉに接続され、該マトリクスの各
列」の薄膜トランジスタのドレイン電極６０ｚ（＋＝１
〜ｍ）はドレインバスライン１０、に接続され、該行列
の要素い、Ｊ）の薄膜トランジスタは、該ゲートバスラ
イン３□を介して印加される走査信号のタイミングで、
ドレインバスラインｌｏｊ　を介して印加されるデータ
信号の電圧を、ソース電極７０１．に接続される画素電
極７２ＩＪに印加する。

上記行列の要素（ｉ、ｊ）の薄膜トランジスタの構成は
、第２０図に示されている。

第２０図においては、上記の第１９図に示されているも
のの他に、ゲート絶縁膜４、該薄膜トランジスタの動作
半導体層５．、が示されており、さらに、第１９図のド
レインバスライン１０ｊが、Ｃｒの層１２．とＡＩの層
１１．とからなること、そして、上記動作半導体層５２
．と、前記のドレイン電極６０２．およびソース電極７
０８．との間には、それぞれコンタクト層６１１Ｊおよ
び７１１ｊが設けられていることが示されている。

また、第２１図は、第１９図の破線Ａ−Ａ’に沿った断
面の構成を示すものである。

第２１図には、ゲートバスライン３ｉとドレインバスラ
イン１０．とか、ゲート絶縁膜４および層間絶縁膜９１
を介して交差している様子がしめされている。

そして、該第２１図には、ゲートバスライン３ｉが断線
している様子が示されている。

前述のように、このような断線は、例えば、フォトプロ
セス中のレジストにゴミ等が混入することにより発生し
、ゲートバスライン３□が断線すると、液晶デイスプレ
ィ装置の画面の表示に線状の欠陥が現れる。

また、一般に、上記のような欠陥の発生確率は素子の面
積の大型化とともに増大して歩留まりを低下させるので
、アクティブ・マトリクス方式による大型のデイスプレ
ィ画面の実現のための障害となる。

特に、第１９〜２１図に示されるようなを逆スタガード
型の薄膜トランジスタを用いる薄膜トランジスタマトリ
クスにおいては、ゲートバスラインがゲート電極と共に
最下層に存在するため、従来、ゲートバスラインに断線
が生じても修復が困難であるという問題があった。

さらに、大型のデイスプレィ画面においては、ゲートバ
スラインが長（なり、ゲートバスラインにおける電圧降
下によって液晶セルの駆動性能が低下するという問題が
あった。

本発明は上記の問題点に鑑み、第１に、ゲートバスライ
ンにおける断線の修復を容易にする薄膜トランジスタマ
トリクスを提供することを目的とする。

また、本発明は、第２に、ゲートバスラインを低抵抗化
した薄膜トランジスタマ）　ＩＪクスを提供することを
目的とする。

さらに、上記のような問題を解決するに際し、製造工程
が増加すると、製造欠陥の発生確率が増大し、また、コ
スト増の要因ともなる。

そこで、本発明は、第３に、上記第１および第２の目的
の薄膜トランジスタマトリクスを、製造工程を増加させ
ることなく製造する薄膜トランジスタマトリクスの製造
方法を提供することを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の第１の形態の基本構成を示す断面図で
ある。そして、第２図は第１図のＩ＝Ｉ断面、すなわち
、前述の第２０図の構成に対応する薄膜トランジスタの
断面の基本的構成を示すものである。また、第１図の該
薄膜トランジスタの部分は、第２図のｒｒ−ｒｒ断面の
基本的構成を示すものである。

第１図および第２図において、１は透明絶縁性基板、２
＋ｊはゲート電極、３ｉはゲートバスライン、４は第１
の絶縁膜、５は動作半導体層、６．。

はドレイン電極、７゜はソース電極、８ｉは導電層、９
は第２の絶縁膜、ＩＯＪはドレインバスラインである。

第１図に示される本発明の第１の形態にふいて、透明絶
縁性基板ｌ上にマトリクス状に配置する薄膜トランジス
タの各々の第１図において、ゲート電極２１Ｊと、該マ
トリクスの各行ｉの薄膜トランジスタの該ゲート電極２
１Ｊに接続するゲートバスライン３．とを有し、これら
の上に第１の絶縁膜４を、そして、その上に動作半導体
層５を有する。

該動作半導体層５の上には、前記ゲート電極２１Ｊの各
々に対応してソース電極７１Ｊおよびドレイン電極６目
を有し、且つ、前記ゲートバスライン３ｉの各々の上方
向の位置に、該ゲートバスライン３ｉと平行に、それぞ
れ導電層８ｉを有する。

そして、前記導電層８ｉとの間に第２の絶縁膜９を介在
させ、その上に前記マ）　ＩＪクスの各列ｊの薄膜トラ
ンジスタの前記ドレイン電極６ＩＪにのみ、それぞれ接
続するドレインバスラインＩＯＪを有してなる。

本発明の第２の形態においては、前記ゲートバスライン
３ｉの各々は、その両端の位置と、中間の適当な位置に
おいて、それぞれ対応する導電層８ｉと接続されてなる
。

本発明の第３の形態においては、第１図の構成の導電層
８ｉは、ソース電極７［ｊおよびドレイン電極６ｉｊと
同時の工程にて形成する。

〔作　用〕

ゲートバスライン３ｉの各々の上方向の位置にそれぞれ
導電層８ｔを有するので、もし、該ゲートバスライン３
ｉに断線を生じたときには、レーザにより該断線箇所の
走査信号入力側と反対側の位置で、該ゲートバスライン
３．と、対応する導電層８ｉとを接続することにより、
該断線箇所の代わりに導電層８．を介して該ゲートバス
ライン上の信号の伝達が行ない得る。

このように、本発明によれば、逆スタガード型の薄膜ト
ランジスタによって構成される薄膜トランジスタにおい
て基板上の最下層に位置するゲートバスラインの断線の
修復が容易になる。

さらに、予め、各ゲートバスライン３ｉと対応する導電
層８ｉとを、該各ゲートバスライン３ｉの両端の位置お
よび、これらの中間の適当な位置において接続すること
により、ゲートバスラインの低抵抗化がなされる。

また、前記導電層８ｉは、前記動作半導体層５の上に、
前記ソース電極７ｉＪおよびドレイン電極６１Ｊを形成
する際に同時に形成することにより、製造工程のステッ
プ数が増加することはない。

〔実施例〕

第３Ａ〜１８Ａ図、第３Ｂ−１８Ｂ図、および第３Ｃ〜
１？Ｃ図は、本発明の薄膜トランジスタマトリクスの製
造方法の実施例と、該製造方法によって製造された薄膜
トランジスタマトリクスの構成を示すものである。

第３Ａ−１８Ａ図は平面図であり、第３Ｂ〜１８Ｂ図お
よび第３Ｃ〜１７Ｃ図は、それぞれ対応する平面図に示
された断面形状を示す断面図である。

まず、第３Ａ図に示される第１のステップにおいては、
ガラス基板１上にゲート電極２１ｊ（ｉ＝１−ｍ、ｊ＝
ｌ〜ｎ）および各行のゲート電極２８．に接続するゲー
トバスライン３ｉを形成する。

このとき、何らかの原因によって、ゲート電極２１８　
Ｊ−１とゲート電極２１Ｊとの間のゲートバスライン３
ｉに断線が生じたとする。

第３Ａ図の構成ノ１ｌｌ−ＩＩＩ断面およびＩＶ−ＩＶ
断面の構成が、それぞれ第３Ｂ図および第３Ｃ図に示さ
れている。なお、以下において、第３Ａ〜８Ａ図の構成
（ＩＤＩＩＩ−ＩＩＩ断面右よびＩＶ−ＩＶ断面の構成
は、それぞれ第３Ｂ〜８Ｂ図および第３Ｃ〜ｇＣＢ図に
示されている。

第４Ａ図に示される第２のステップにおいては、第３Ａ
図の構成の上に、３０００ＡのＳｉＮからなるゲート絶
縁膜４．１０００人のアモルファスシリコン（ａ−３ｉ
）からなる動作半導体層５．１４００人の５ｉ０２から
なる保護絶縁膜１３ｉおよび、３０人のアモルファスシ
リコン（ａ−５ｉ）からなり、レジストの密着を可能に
するための密着層１４を形成する。

第５Ａ図に示される第３のステップにおいては、第４Ａ
図の構成の上に、ゲート電極２１Ｊをマスクとした露光
により、該ゲート電極２目の位置に合わせて自己整合型
のレジストパターン１５ＩＪを形成する。

第６Ａ図に示される第４のステップにおいては、第４Ａ
図のレジストパターン１５１Ｊを形成した状態において
前記密着層１４および保護絶縁膜１３をエツチングによ
り除去する。

第７Ａ図に示される第５のステップにおいては、第６Ａ
図の構成の上に、３００人のｎ″　ａ−３ｉからなるコ
ンタクト層９１、および、ソース電極およびドレイン電
極の材料となり、且つ、本発明により設けられる導電層
８０１の材料ともなる、１０００ＡのＴｉ層９０を成膜
する。

そして、第８Ａ図に示される第６のステップにおいては
、リフトオフにより前記レジストパターン１５４．の位
置のコンタクト層９１およびＴ１層９０を除去する。

次に、第９Ａ図に示される第７のステップにおいては、
レジストパターンの形成およびエツチングによって、ソ
ース電極７０１．およびドレイン電極６０Ｉｊ１そして
、ゲートバスライン３．の上方の位置の前記導電層８ｉ
Ｌ　を形成する領域を残して、前記コンタクト層９１お
よびＴｉ層９０を除去する。

第９Ａ図の構成のＶ−■断面およびＩＶ−ＩＶ断面の構
成が、それぞれ第９Ｂ図および第９Ｃ図に示されている
。なお、以下にふいて、第９Ａ〜１２Ａ図の構成のＶ−
■断面およびＩＶ−ＩＶ断面の構成は、それぞれ第９Ｂ
〜１２Ｂ図および第９Ｃ〜１２Ｃ図に示されている。

なお、第９Ｂ図および第９Ｃ図において、６１１」はド
レイン電極６０１Ｊのためのコンタクト層、７１１、は
ソース電極７０□、のためのコンタクト層、８ｉ＋　は
導電層８０ｔのためのコンタクト層である。

第１０Ａ図に示される第８のステップにおいては、第９
Ａ図の構成の上に、１μｍのポリイミドからなる層間絶
縁膜９を形成する。

そして、第１１Ａ図に示される第９のステップにおいて
は、第１０Ａ図の構成の上に、ゲートバスライン上の導
電層８０．および薄膜トランジスタの構成を覆う領域の
層間絶縁膜９を残すようにレジストパターン１６、を形
成してエツチングを行ない、他の部分の層間絶縁膜９を
除去する。但し、薄膜トランジスタの構成のうち、後に
ドレインバスライン１２．と接続するドレイン電極６０
、。

の部分、および、後に透明（ＩＴＯ）電極？２１Ｊと接
続するソース電極７０１Ｊの部分は露出するようにして
おく。こうして、第１２Ａ図に示されるような構成が得
られる。

第１３Ａ図に示される第１０のステップにおいては、第
１２Ａ図の構成の上に、画素電極７２１Ｊを形成するた
めのレジストパターン１７を形成し、その上に８ＣＩＯ
ＡのｆＴＯ膜７２を成膜する。そして、リフトオフ法に
より、第１４Ａ図に示されるように、ソース電極７０１
．と接続する画素電極７２．４の領域を残して、ＩＴＯ
膜７２を除去する。

第１３Ａ〜１４Ａ図の構成のＶｌ−ＶＩ断面およびＶｌ
ｌ−Ｖｌｌ断面の構成は、それぞれ第１３Ｂ〜１４Ｂ図
および第１３Ｃ〜１４ｃ図に示されている。

第１５Ａ図に示される第１１のステップにおいては、第
１４Ａ図の構成の上に、ドレインバスライン材料である
８００人のＣｒ層１２、および、１μｍのＡ１１ｉｌｌ
を形成する。

第１５Ａ図の構成のＶ−■断面およびｒｖ−ｔｖ断面の
構成が、それぞれ第１５Ｂ図および第１５Ｃ図に示され
ている。なお、以下において、第１５Ａ〜１７Ａ図の構
成のＶ−Ｖ断面およびＩＶ−ＩＶ断面の構成は、それぞ
れ第１５Ｂ〜１７Ｂ図および第１５Ｃ〜１７Ｃ図に示さ
れている。

第１６Ａ図に示される第１２のステップにおいては、第
１４Ａ図の構成の上に、ドレインバスライン形成のため
のレジストパターン１８」を形成する。そして、ウェッ
トエツチングを行なって他の領域のＣｒ層１２およびＡ
Ｉ層１１を除去して、第１７Ａ［ｌに示されるように、
ドレインバスライン１２Ｉ」および１１．ｊが形成され
、本発明の実施例の逆スタガード型の薄膜トランジスタ
による薄膜トランジスタマトリクスが実現される。

以上述べた薄膜トランジスタマトリクスの製造方法によ
れば、本発明により設けられる導電層８０、はソースお
よびドレイン電極の形成と全く同じプロセスによれば、
同時に形成されるので、製造工程数が増加することはな
い。

次に、第１８Ａ図および第１８Ｂ図には、ゲートバスラ
イン３ｉの断線箇所の近傍における、レーザ光による修
復の様子が示されている。ゲートバスライン３ｉと並行
して導電層８０．が設けられているので、ゲートバスラ
イン３ｉの断線箇所の近傍の導電層８Ｌの上からレーザ
光を照射することにより、導電層８０１の材料がゲート
バスライン３ｉにまで溶は込んで該ゲートバスライン３
ｉと電気的に接続される。

また、大型画面の液晶デイスプレィ装置においては、ゲ
ートバスラインが長くなり、走査信号入力側から遠い領
域では電圧降下により走査信号のレベルが低下して駆動
能力が低下する。

そこで、ゲートバスライン３ｉが断線していないときに
も、各ゲートバスライン３ｉの両端部および、該両端部
の中間の適当な位置において、第１８Ａ図および第１８
Ｂ図に示されるようにして、レーザ光を照射して、導電
層８０１と対応するゲートバスライン３ｉとを電気的に
接続する。これにより、ゲートバスラインの低抵抗化が
なされ、大型画面の液晶デイスプレィ装置においても、
走査信号の駆動能力が低下することはなくなる。

〔発明の効果〕

本発明によれば、ゲートバスラインにおける断線の修復
が容易となり、ゲートバスラインを低抵抗化することも
可能となり、さらに、製造に際して工程が増加すること
もない。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は第１図の断面図、 第３Ａ〜１８Ａ図、第３Ｂ〜１８Ｂ図、および第３Ｃ〜
１７Ｃ図は、本発明の薄膜トランジスタマトリクスの製
造方法の実施例と、該製造方法によって製造された薄膜
トランジスタマトリクスの構成を示す図、 第１９〜２１図は、従来の薄膜トランジスタマトリクス
の構成を示す図である。 〔符号の説明〕 ■・・・透明絶縁性基板、２Ｉｊ・・・ゲート電極、３
ｉ・・・ゲートバスライン、４・・・第１の絶縁膜（ゲ
ート絶縁膜）、５・・・動作半導体層、６１Ｊ・・・ド
レイン電極、７ＩＪ・・・ソース電極、８ｉ・・・導電
層、９．９１・・・第２の絶縁膜（層間絶縁膜）、１０
．・・・ドレインバスライン、１１ｊ・・・ドレインバ
スラインのＡ１層、１２．・・・ドレインバスラインの
Ｃｒ層、１３．１３ｉＪ・・・保護絶縁膜、１４，１４
．ｊ・・・密着層、１５ｔＪ、１６ｔ、１７．１８・・
・レジストパターン、６０１」・・・ドレイン電極、６
１１Ｊ・・・ドレイン電極のコンタクト層、７０目・・
・ソース電極、７１目・・・ソース電極のコンタクト層
、７２・・・ＩＴＯ膜、７２【、・・・透明電極、８０
ｉ・・・導電層、８ｉ゜・・・導電層８０１のためのコ
ンタクト層、９１・・・コンタクト層。 本発明の基本構成図 第　１　図 ｉ■ 本発明の実施例の製造工程を示す区 名４Ａ図 第４Ａ図のｌ−ｌｌｌ断面の構成を示す区名４Ｂ図 ｊｊ ｉＪＡ図のＴｈｌ　−ＩＶ断面の構成を示す区名４Ｃ図 本発明の実施例の製造工程を示す図 帛３Ａ図 第３Ａ図の■−■断面の構成を示す区 名３Ｂ図 第３Ｃ図 本発明の実施例の製造工程を示す区 名５Ａ図 第５Ａ図のｌｌｌ−１１１断「の構成全示す区名５Ｂ図 第５Ｃ図 本発明の実施例の製造工程を示す回 部６Ａ図 第６Ａ図のＩ［ｌ−１１１断面の構成を示す図＠６Ｂ図 第６Ａ図のＩＶ　−ＴＶ断面の構成を示す区名６Ｃ図 第８Ａ図 ２シｊ ３番 第８Ａ図のＩＶ　−■断面の構成を示す１第８８図 第８Ｃ図 止 本発明の実施例の製造工程を示す１ 第７Ａ図 第７Ａ図のＩＶ−ＩＶ断面の構成を示す１第７Ｂ図 第７Ａ図の■−■断面の構成を示す図 嶋７Ｃ図 本発明の実施例の製造工程を示す区 部９Ａ図 第９Ａ図のＩＶ−ＩＶ断面の構成を示す１第９Ｂ図 第９Ｃ図 本発明の実施例の製造工程を示す又 部１ＯＡ図 ３を 第１０Ａ図、’ｐｖ−ｖ断面の構成を示す凹部１０Ｂ図 第１Ｃｃ図 本発明の実施例の製造工程を示す図 ８ｉ１Ａ図 ３を 第１１Ａ図の■−■断面の構成を示す回部１旧図 第１１Ａ図のＴｈｉ　−■断面の構成を示す図第１１Ｃ
図 −１Ｖ 第１７Ｃ図 従来のＴＰＴマトリクスの部分構成図 第１９図 レーデによるダートパスラインの接続の説明図第１８Ａ
図 第１８Ａ図の〜璽−■断面図 第１８Ｂ図 従来のＴＦＴマト リクス上のＴＰＴの断面構成図 第２０図 従来のＴＰＴマトリクスにおけるケ８−トパスラインと
ドレインバスラインの断面構成区 名 図

Claims (1)

1. 【特許請求の範囲】 １、透明絶縁性基板（１）上にマトリクス状に配置する
   薄膜トランジスタの各々のゲート電極（２＿ｉ＿ｊ）と
   、該マトリクスの各行（ｉ）の薄膜トランジスタの前記
   ゲート電極（２＿ｉ＿ｊ）に接続するゲートバスライン
   （３＿ｉ）とを有し、 第１の絶縁膜（４）および動作半導体層（５）を介して
   、前記ゲート電極（２＿ｉ＿ｊ）の各々に対応してソー
   ス電極（７＿ｉ＿ｊ）およびドレイン電極（６＿ｉ＿ｊ
   ）を有し、且つ、前記ゲートバスライン（３＿ｉ）の各
   々の上方の位置に該ゲートバスライン（３＿ｉ）と平行
   に、それぞれ導電層（８＿ｉ）を有し、 前記導電層（８＿ｉ）との間に第２の絶縁膜（９）を介
   在させ、前記マトリクスの各列（ｊ）の薄膜トランジス
   タの前記ドレイン電極（６＿ｉ＿ｊ）にのみ、それぞれ
   接続するドレインバスライン（１０＿ｊ）を有すること
   を特徴とする薄膜トランジスタマトリクス。 ２、前記ゲートバスライン（３＿ｉ）の各々の両端部の
   位置および該両端部の位置の間の位置において、該ゲー
   トバスライン（３＿ｉ）の各々と、それぞれ対応する前
   記導電層（８＿ｉ）とを接続してなる請求項１記載の薄
   膜トランジスタマトリクス。 ３、透明絶縁性基板（１）上にゲート電極 （２＿ｉ＿ｊ）と、該ゲート電極（２＿ｉ＿ｊ）に接続
   するゲートバスライン（３＿ｉ）とを形成する第１の工
   程と、 前記ゲート電極（２＿ｉ＿ｊ）および前記ゲートバスラ
   イン（３＿ｉ）上に第１の絶縁膜を形成する第２の工程
   と、 前記第１の絶縁膜（４）上に動作半導体層（５）を形成
   する第３の工程と、 前記動作半導体層（５）上に、前記ゲート電極（２＿ｉ
   ＿ｊ）の各々に対応して薄膜トランジスタを構成するた
   めのソース電極（７＿ｉ＿ｊ）およびドレイン電極（６
   ＿ｉ＿ｊ）を形成すると同時に、前記ゲートバスライン
   （３＿ｉ）の上方の位置に導電層（８＿ｉ）を形成する
   第４の工程と、 前記ドレイン電極（６＿ｉ＿ｊ）を以外の非絶縁層を第
   ２の絶縁膜（９）で覆う第５の工程と、 前記ドレイン電極（６＿ｉ＿ｊ）とのみ接続するように
   前記第２の絶縁膜（９）上にドレインバスライン（１０
   ＿ｊ）を形成する第６の工程とを有することを特徴とす
   る薄膜トランジスタマトリクスの製造方法。