JPH02299251A - Manufacture of semiconductor integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高精度に位置ぎめを行い、レーザ光照射によ
り半導体ウェハを加工する半導体集積回路の製造方法に
関するものであり、特lζ半導体メモIJの冗長救済技
術に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a method for manufacturing a semiconductor integrated circuit in which a semiconductor wafer is processed with high precision positioning and laser beam irradiation, and in particular relates to a method for manufacturing a semiconductor integrated circuit, in which a semiconductor wafer is processed with high precision positioning and laser beam irradiation. This relates to redundancy relief technology.
従来の技術
半導体集積回路、その中でも半導体メモリは、大容量化
、微細化が年々進んでいる。そのため、ダストや欠陥I
こよる半導体メモリの歩留低下が問題のひさつとなって
いる。これを解決するための方法として、冗長救済技術
がある。この技術は。2. Description of the Related Art Semiconductor integrated circuits, especially semiconductor memories, are becoming larger and smaller year by year. Therefore, dust and defects
The resulting decline in semiconductor memory yields has become a major problem. As a method to solve this problem, there is a redundancy relief technique. This technology is.
半導体メモリに冗長回路を形成しτおき、ウェハ検査t
Cより不良のチップの不良メモリを検出すると、ウェハ
検査時のデータlζ基すいて、レーザ加工装置により不
良チップの冗長回路の中のヒユーズを切断し、不良メモ
リと冗長回路の予備のメモリとを置き換える技術であり
、以上のようにして、不良チップを良品化し、救済して
いる。この冗長救済技術においては、半導体集積回路の
中の冗長回路の中のヒユーズ位置を高精度で位置を確定
させてから、ヒユーズをレーザ光照射で切断することが
必要である。従来のヒユーズ切断方法は、まず第2図に
示す半導体集積回路ウェハ11の上の基邸となるウェハ
アライメントマーク12 、13 、14を用いて、ウ
ェハ11の位置合せを行う。すなわち、レーサ加工装置
では、ウェハアライメントマーク12 、13を用いて
ウェハ11の水平方向の水平出しと、ウェハ11のX座
標の確定を行い、続いて、ウェハアライメントマーク1
2 、13の水平方向と直交スるウェハアライメントマ
ーク】4を用いて、ウェハ110)X座標の確定を行う
。このように1.τ求められたウェハ11のX座標とX
座標から、冗長救済処理のヒユーズ切断加工を行うチッ
プのヒユーズ位置を計算して、算出さねたウェハ位置ヘ
ウエハ】1を移動する。つまり、レーザ光が照射される
位置の下薯ζチ・ツブ内の切断されるべきヒユーズ(図
示せず)が来るようにウェハ11を移動[1、その後レ
ーザ光を照射してヒユーズを切断している。A redundant circuit is formed in the semiconductor memory at intervals of τ, and the wafer is inspected at t.
When a defective memory of a defective chip is detected from C, the fuse in the redundant circuit of the defective chip is cut by laser processing equipment using the data lζ at the time of wafer inspection, and the defective memory and the spare memory of the redundant circuit are separated. This is a replacement technology, and as described above, defective chips are converted into good products and rescued. In this redundancy repair technique, it is necessary to determine the position of a fuse in a redundant circuit in a semiconductor integrated circuit with high precision, and then cut the fuse by laser beam irradiation. In the conventional fuse cutting method, first, the wafer 11 is aligned using wafer alignment marks 12, 13, and 14 that serve as the bases on the semiconductor integrated circuit wafer 11 shown in FIG. That is, in the laser processing apparatus, the wafer alignment marks 12 and 13 are used to level the wafer 11 in the horizontal direction and determine the X coordinate of the wafer 11, and then the wafer alignment marks 1
2) The X coordinate of the wafer 110) is determined using the wafer alignment marks 4 which are perpendicular to the horizontal direction of wafers 110 and 13. In this way 1. τThe determined X coordinate of the wafer 11 and
From the coordinates, calculate the fuse position of the chip where the fuse cutting process for redundant relief processing is to be performed, and move wafer 1 to the uncalculated wafer position. In other words, the wafer 11 is moved so that the fuse (not shown) to be cut in the lower tube ζ tip is located at the position where the laser beam is irradiated [1, then the laser beam is irradiated to cut the fuse. ing.
発明が解決しようとする課題
しかし、なから、従来の製造方法lζよろヒユーズ切断
では、ウェハ]1のヒユーズ位置と、レーサ光照射位t
には、重ね合せの誤差が大きく生じるという問題があっ
た。すなわら、通常、選択酸化膜分離工程で形成さねた
ウェハ11の上のウェハアライメントマーク32 、1
3 、14を基準として、各工程のマスク合せがなさね
る。まずヒユーズ形成の工程時、ウェハアライメントマ
ーク12 、13 、14と。Problems to be Solved by the Invention However, in the conventional manufacturing method lzet fuse cutting, the fuse position of the wafer 1 and the laser beam irradiation position t
However, there was a problem in that a large overlay error occurred. In other words, the wafer alignment marks 32, 1 on the wafer 11, which are usually not formed in the selective oxide film separation process.
3 and 14, mask alignment for each process is performed. First, during the process of fuse formation, wafer alignment marks 12, 13, and 14 are formed.
ヒユーズ形成用マスクとの重ね合せのアライメント誤差
E、が生じる。次に、冗長救済工程では、選択酸化膜分
離工程で形成されたウェハ11の上のウェハアライメン
トマーク12 、13 、14でウェハアライメントが
行われろときに、アライメント誤差E2が生じる。した
がって、ヒーズ切断時IC生じるレーザ光照射位置と切
断するヒユーズ位置との間のウェハ位置合せの全誤差E
Tは主としてET■E1+E。An alignment error E occurs in the overlap with the fuse forming mask. Next, in the redundancy relief process, an alignment error E2 occurs when wafer alignment is performed using the wafer alignment marks 12, 13, and 14 on the wafer 11 formed in the selective oxide film separation process. Therefore, the total error E in wafer alignment between the laser beam irradiation position and the fuse position to be cut, which occurs when cutting the fuse, is
T is mainly ET■E1+E.
となる。通常、これらのアライメント誤差E1.E2は
、0.3μm〜0゜5μm程度あり、他の誤差は無視で
きる程度に小さい。よって、ウェハ位置合せの全誤差E
Tは、0.6μm〜1.0μmになる。以上のように。becomes. Usually, these alignment errors E1. E2 is approximately 0.3 μm to 0.5 μm, and other errors are so small as to be ignored. Therefore, the total error in wafer alignment E
T is 0.6 μm to 1.0 μm. As above.
半導体集積回路の冗長救済による溝造が高精度で行えず
、レーザ光の照射ずねが発生し、歩留が低下するという
問題があった。There has been a problem in that trench formation by redundant relief of semiconductor integrated circuits cannot be performed with high precision, and laser beam irradiation irregularities occur, resulting in a decrease in yield.
本発明は上記問題を解決するものでゐ6.冗長回路のヒ
ユーズ切断時のレーザ光の照射ずねを防止し1歩留を向
上させる半導体集積回路の製造方法を提供することを目
的とするものである。The present invention solves the above problems.6. It is an object of the present invention to provide a method for manufacturing a semiconductor integrated circuit that prevents the irradiation of a laser beam from occurring when cutting a fuse in a redundant circuit and improves the yield.
課題を解決するための手段
上記問題を解決するため1本発明の半導体集積回路の製
造方法は、基準となる第1のウェハアライメントマーク
とは別に、ヒユーズ形成用マスク+c 第2 Cnウェ
ハアライメントマークを設け、第1のウェハアライメン
トマークを使用してウェハアライメントを行い、ウェハ
上lζヒユーズ形成と同時lこ、ヒユーズ材質と同一の
材質からなる第2のウェハアライメントマークを形成す
るヒユーズ形成工程と、前記第2のウェハアライメント
マークを使用してウェハアライメントを行い、レーザ光
1Cより前記ヒユーズの切断加工を行う切断加工工程き
を有するものである。Means for Solving the Problems In order to solve the above problems, 1. The method for manufacturing a semiconductor integrated circuit of the present invention includes a fuse formation mask +c second Cn wafer alignment mark, in addition to a first wafer alignment mark serving as a reference. a fuse forming step of forming a second wafer alignment mark made of the same material as the fuse material at the same time as forming the fuse on the wafer; The method includes a cutting process in which wafer alignment is performed using a second wafer alignment mark, and the fuse is cut using laser light 1C.
作用
上記製造方法iこよれ、切断加工工程Eこおいて第2の
ウェハアライメントマークを使用しτウェハアライメン
トを行うことによって、この第2のウェハアライメント
マークとレーザ光WA射位置とのウェハアライメント誤
差が、レーザ光によ11i77断されるヒユーズ位置と
レーザ光照射位置との間の誤差1ζなる。よって、第2
のウェハアライメントマークを形成するヒユーズ形成工
程時のウェハ上の第1のウェハアライメントマークとヒ
ユーズ形成マスクとの間のアライメント誤差が無視され
、ヒユーズ切断時のレーザ光の照射ずれが少なくなる。Effects of the above-mentioned manufacturing method Due to the above manufacturing method, by performing τ wafer alignment using the second wafer alignment mark in the cutting process E, the wafer alignment error between this second wafer alignment mark and the laser beam WA irradiation position is reduced. However, the error between the fuse position 11i77 cut by the laser beam and the laser beam irradiation position is 1ζ. Therefore, the second
The alignment error between the first wafer alignment mark on the wafer and the fuse formation mask during the fuse formation process for forming the wafer alignment mark of 1 is ignored, and the deviation in laser beam irradiation during fuse cutting is reduced.
実施例 以下、本発明の一実施例を図面に基づいて説明する。Example Hereinafter, one embodiment of the present invention will be described based on the drawings.
第1図は本発明の半導体集積回路の製造方法を用いてヒ
ユーズ形成工程後iζ形成されたウェハの平面図である
。FIG. 1 is a plan view of a wafer on which iζ is formed after the fuse forming step using the method of manufacturing a semiconductor integrated circuit of the present invention.
半導体集積回路ウェハ1の上に、基準となる第1のウェ
ハアライメントマーク2.3.4を用いて、各製造工程
ごとのマスク合せが行われ、ウェハ1の全面Iこ多数の
半導体集積回路チップ8の製造工程が進行する。そして
、ヒユーズ・形成工程においては、ヒユーズ形成用マス
クに第2のウェハアライメントマークを設け、ヒユーズ
(図示せず)形成時lζ、ヒユーズ形成と同時に、ヒユ
ーズ材質と同一の材質の第2のウェハアライメントマー
ク5.6.7をウェハ1の上に形成する。この後。On the semiconductor integrated circuit wafer 1, mask alignment is performed for each manufacturing process using the first wafer alignment mark 2.3.4 as a reference, and a large number of semiconductor integrated circuit chips are aligned over the entire surface of the wafer 1. 8 manufacturing steps proceed. In the fuse formation step, a second wafer alignment mark is provided on the fuse formation mask, and when forming a fuse (not shown), a second wafer alignment mark made of the same material as the fuse is simultaneously formed. Marks 5.6.7 are formed on the wafer 1. After this.
半導体集積回路の検査工程ECおいて、良品、不良品、
冗長救済可能量を検査選別する。そして、冗長救済可能
量のゐるウェハlは、レーザ加工装置により、第2のウ
ェハアライメントマーク5,617を用いてウェハアラ
イメントを行い、検査時のデータから算出された位置の
ヒユーズを切断する。In the inspection process EC of semiconductor integrated circuits, good products, defective products,
Inspect and select the redundant salvageable amount. Then, for the wafer l that has a redundant salvageable amount, the laser processing device performs wafer alignment using the second wafer alignment mark 5, 617, and cuts the fuse at the position calculated from the data at the time of inspection.
すなわち、レーザ加工装置では、まず第2のウェハアラ
イメントマーク5.6を用いてウェハ1の水平方向の水
平出しと、ウェハlのX座標の確定を行い、続いて、第
2のウェハアライメントマーク5.6の水平方向と直交
する@2のウェハアライメントマーク7を用いて、ウェ
ハ1のX座標の確定を行い、このようICシて求めらね
たウェハlのX座標とX座標から、冗長救済処理のヒユ
ーズ切断加工を行うチップ8のヒユーズ位置を計算して
、算出されたウェハ位置ヘウエハ1を移6 してヒユー
ズを切断する。That is, in the laser processing apparatus, first, the second wafer alignment mark 5.6 is used to level the wafer 1 in the horizontal direction and the X coordinate of the wafer l is determined, and then the second wafer alignment mark 5. . Using the wafer alignment mark 7 of @2 perpendicular to the horizontal direction of 6, determine the X coordinate of wafer 1, and from the X coordinate of wafer l and the The fuse position of the chip 8 where the fuse cutting process is to be performed is calculated, the wafer 1 is moved to the calculated wafer position, and the fuse is cut.
このように、ヒユーズ切断を行う工程において、第2の
ウェハアライメントマーク5.6.7を用いてウェハア
ライメントを行うことによって、第1のウェハアライメ
ントマーク2.3.4とヒユーズ形成用マスクとの間の
アライメント誤差を無視でき、ヒユーズ位置とレーザ光
照射位置との間ノ誤差を、第2のウェハアライメントマ
ーク5゜6.7とレーザ光照射位置とのアライメント誤
差に抑えることができ、レーザ光の照射ずねを無くすこ
とが可能になり5歩留を向上させることができる。In this way, in the fuse cutting process, by performing wafer alignment using the second wafer alignment mark 5.6.7, the first wafer alignment mark 2.3.4 and the fuse forming mask can be aligned. The alignment error between the fuse position and the laser beam irradiation position can be suppressed to the alignment error between the second wafer alignment mark 5°6.7 and the laser beam irradiation position. It is possible to eliminate the irradiation gap and improve the yield.
なお、第1図の実施例では第2のウェハアライメントマ
ーク5.6のX座標は、第1のウェハアライメントマー
ク2.3のX座標と異なって図示し7であるが同一でも
良い。tこだし、第2のウェハアライメントマーク5.
6のX座標が、第1のウェハアライメントマーク2,3
のX座標と同一の場合ハ、ウェハアライメントができる
程度(約500μm以上)第2のウエノ1アライメント
マーク5゜6のX座標が離ねでいなければならない。ま
た、第2のウェハアライメントマーク5.6のX座標か
第1のウェハアライメントマーク2.3のX座標と同一
の場合、第2のウェハアライメントマーク5か第1のウ
ェハアライメントマーク2と重なってはならず、また第
2のウェハアライメントマーり6が第1のウェハアライ
メントマーク3と重なってはならない。同様に、第2の
ウニ/’%アライメノトマーク7のX座標は、第1のウ
ェハアライメントマーク4のX座標と異って図示しであ
るが同一でも良く、同一の場合、第2のウエノ1アライ
メントマーク7と第1のウェハアライメントマーク4が
重なってはならない。第2のウェハアライメントマーク
7のX座標が、第1のウェハアライメントマーク4のX
座標と同一の場合、ウェハアライメントができる程度(
約500μm以上)第2のウェハアライメントマーク7
のX座標が離れていなければならない。いずれの場合も
、それぞれのウェハアライメントマークがお互い身ζ悪
影響を与えないように配置しなければならない。In the embodiment shown in FIG. 1, the X coordinate of the second wafer alignment mark 5.6 is different from the X coordinate of the first wafer alignment mark 2.3, which is shown as 7, but they may be the same. Second wafer alignment mark 5.
The X coordinate of 6 is the first wafer alignment mark 2, 3
If the X coordinate is the same as the X coordinate of the second wafer 1, the X coordinate of the second wafer 1 alignment mark 5.degree. Also, if the X coordinate of the second wafer alignment mark 5.6 is the same as the X coordinate of the first wafer alignment mark 2.3, the second wafer alignment mark 5 overlaps with the first wafer alignment mark 2. Also, the second wafer alignment mark 6 must not overlap the first wafer alignment mark 3. Similarly, although the X coordinate of the second wafer alignment mark 7 is shown to be different from the X coordinate of the first wafer alignment mark 4, it may be the same. 1 alignment mark 7 and first wafer alignment mark 4 must not overlap. The X coordinate of the second wafer alignment mark 7 is the same as the X coordinate of the first wafer alignment mark 4.
If the coordinates are the same, the extent to which wafer alignment is possible (
(approximately 500 μm or more) second wafer alignment mark 7
The X coordinates of the two must be far apart. In either case, the respective wafer alignment marks must be arranged so as not to adversely affect each other.
発明の効果
以上のように本発明によれば、ヒユーズ形成用マスクl
こより形成した第2のウェハアライメントマークでウェ
ハアライメントを行うことから、切断加工さねろヒユー
ズと、レーザ光照射位置とのずねを、1回のウェハアラ
イメント誤差の約0.5μm以内Iとすることが可能に
なり、半導体集積回路の冗長救済による製造が高精度に
行え、レーザ光照射ずれを無くすことが可能になり、歩
留を向上させることができる。Effects of the Invention As described above, according to the present invention, the fuse forming mask l
Since wafer alignment is performed using the second wafer alignment mark formed in this manner, the deviation between the cut-out fuse and the laser beam irradiation position should be within about 0.5 μm of the one-time wafer alignment error. This makes it possible to manufacture semiconductor integrated circuits by redundancy relief with high precision, eliminate laser beam irradiation deviations, and improve yield.
第1図は本発明の一実施例でゐり1本発明の半導体集積
回路の製造方法を用いてヒユーズ形成工程後に形成さね
たウェハの平面図である。第2図は従来の半導体集積回
路の製造方法を用いて形成さねたウェハの平面図である
。
1・・・半導体集積回路ウェハ、2.3.4・・・第1
のウェハアライメントマーク、5.6.7・・・第2の
ウェハアライメントマーク、8・・・半導体集積回路チ
ップ。FIG. 1 is a plan view of a wafer that is an embodiment of the present invention and is formed after a fuse forming step using the semiconductor integrated circuit manufacturing method of the present invention. FIG. 2 is a plan view of a wafer formed using a conventional semiconductor integrated circuit manufacturing method. 1... Semiconductor integrated circuit wafer, 2.3.4... First
5.6.7...Second wafer alignment mark, 8...Semiconductor integrated circuit chip.
Claims (1)
に、ヒューズ形成用マスクに第2のウェハアライメント
マークを設け、第1のウェハアライメントマークを使用
してウェハアライメントを行い、ウェハ上に、ヒューズ
形成と同時に、ヒューズ材質と同一の材質からなる第2
のウェハアライメントマークを形成するヒューズ形成工
程と、前記第2のウェハアライメントマークを使用して
ウェハアライメントを行い、レーザ光により前記ヒュー
ズの切断加工を行う切断加工工程とを有する半導体集積
回路の製造方法。1. Separately from the first wafer alignment mark that serves as a reference, a second wafer alignment mark is provided on the fuse formation mask, wafer alignment is performed using the first wafer alignment mark, and fuse formation is performed on the wafer. At the same time, a second fuse made of the same material as the fuse material
A method for manufacturing a semiconductor integrated circuit, comprising: a fuse forming step of forming a wafer alignment mark; and a cutting step of performing wafer alignment using the second wafer alignment mark and cutting the fuse with a laser beam. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1120677A JP3001587B2 (en) | 1989-05-15 | 1989-05-15 | Manufacturing method of semiconductor integrated circuit |
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Publications (2)
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JPH02299251A true JPH02299251A (en) | 1990-12-11 |
JP3001587B2 JP3001587B2 (en) | 2000-01-24 |
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ID=14792212
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1989
- 1989-05-15 JP JP1120677A patent/JP3001587B2/en not_active Expired - Lifetime
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