JPH01304721A - Semiconductor substrate with maker - Google Patents
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- JPH01304721A JPH01304721A JP13617788A JP13617788A JPH01304721A JP H01304721 A JPH01304721 A JP H01304721A JP 13617788 A JP13617788 A JP 13617788A JP 13617788 A JP13617788 A JP 13617788A JP H01304721 A JPH01304721 A JP H01304721A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 title claims abstract description 20
- 238000005520 cutting process Methods 0.000 claims abstract description 26
- 239000003550 marker Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 description 22
- 238000004519 manufacturing process Methods 0.000 description 13
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- Dicing (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は標識を有する半導体基板に関し、特にその主
表面上に半導体装置としてのチップが多数個、作り込ま
れる半導体基板において、個々のチップに分割するため
にその主表面上の位置を検出するのに用いられる標識を
有する半導体基板に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] This invention relates to a semiconductor substrate having a mark, and particularly to a semiconductor substrate in which a large number of chips as semiconductor devices are formed on its main surface. The present invention relates to a semiconductor substrate having a mark used to detect its position on its major surface for splitting.
［従来の技術］
大規模集積回路装置（ＬＳＩ）等の高集積化された半導
体装置の製造工程は、多くの工程から成立っている。第
４図はそのような半導体装置の製造工程の概要を示す工
程図である。[Prior Art] The manufacturing process of highly integrated semiconductor devices such as large-scale integrated circuit devices (LSI) consists of many steps. FIG. 4 is a process diagram showing an outline of the manufacturing process of such a semiconductor device.
第４図を参照して、半導体装置の製造工程は大きく分け
て、設計・マスク製作工程とウェハ製造工程とアセンブ
リ工程とからなる。ウェハ製造工程は、酸化・拡散・化
学的気相薄膜成長法（ＣＶＤ）、イオン注入、メタライ
ズ等の半導体基板上への膜形成φ拡散技術、レティクル
−フォトマスクを用いて所定の回路パターンを転写する
露光技術、露光により形成されたパターンをウェハ上へ
の膜パターンとして実現するエツチング技術などを用い
て行なわれる工程から構成されている。この中で露光工
程は、半導体基板上に塗布されたフォトレジストをマス
ク合わせにより露光・現像してパターンを形成するもの
である。この工程で用いられるマスクは設計・マスク製
作工程で作製される。エツチング工程は、露光工程での
フォトレシストパターンをマスクとして下地膜を選択的
に除去し、膜パターンを形成するものである。これらの
露光工程とエツチング工程とが、酸化・拡散・ＣＶＤ等
を用いて行なわれる膜形成・拡散工程とともに繰返され
ることにより、半導体基板上に多数個の半導体装置とし
てのチップが作り込まれる。Referring to FIG. 4, the semiconductor device manufacturing process is roughly divided into a design/mask manufacturing process, a wafer manufacturing process, and an assembly process. The wafer manufacturing process involves oxidation, diffusion, chemical vapor deposition (CVD), ion implantation, metallization, etc., to form a film on the semiconductor substrate, φ diffusion technology, and transfer a predetermined circuit pattern using a reticle-photomask. It consists of steps performed using an exposure technique that uses exposure technology, and an etching technique that realizes a pattern formed by exposure as a film pattern on a wafer. In the exposure step, a photoresist coated on a semiconductor substrate is exposed and developed by mask alignment to form a pattern. The mask used in this process is manufactured in the design/mask manufacturing process. In the etching process, the underlying film is selectively removed using the photoresist pattern from the exposure process as a mask to form a film pattern. By repeating these exposure steps and etching steps together with film formation and diffusion steps performed using oxidation, diffusion, CVD, etc., a large number of chips as semiconductor devices are fabricated on the semiconductor substrate.
このようにしてウェハ上に多数個の半導体装置としての
チップが作り込まれた後、各チップごとにプローブ検査
としてのウェハテストが行なわれる。その後、このウェ
ハはアセンブリ工程に移される。この工程においては、
ウェハをチップごとに切断するダイシングから始まり、
良品のチップがリードフレームまたはパッケージの中に
ダイボンディングされた後、ワイヤボンディングが施さ
れる。そして、モールディング、リード成形により半導
体装置としての製品の形を整え、マーキング・製品検査
、信頼性試験等のファイナルテストを経て半導体装置は
完成する。After a large number of chips as semiconductor devices are fabricated on a wafer in this manner, a wafer test as a probe test is performed for each chip. The wafer is then transferred to an assembly process. In this process,
Starting with dicing, which cuts the wafer into chips,
After a good chip is die-bonded into a lead frame or package, wire bonding is performed. Then, the product is shaped into a semiconductor device by molding and lead forming, and the semiconductor device is completed after undergoing final tests such as marking, product inspection, and reliability testing.
上述の半導体装置の製造工程において、ダイシング工程
は以下のように行なわれる。第５Ａ図はダイシングソー
がウェハを各チップに切断しているところを示す斜視図
、第５Ｂ図はその側面図を示す。In the manufacturing process of the semiconductor device described above, the dicing process is performed as follows. FIG. 5A is a perspective view showing a dicing saw cutting a wafer into chips, and FIG. 5B is a side view thereof.
これらの図を参照して、ダイシングソー１１においては
、ステージ９上に置かれたウェハ３がダイヤモンド砥石
からなるブレード（切刃）１０１：よって各チップ８に
切断される。ウェハ３を各チップに分割するために、切
断領域としてダイシングライン１が基盤側状にウェハ３
に形成されている。Referring to these figures, in a dicing saw 11, a wafer 3 placed on a stage 9 is cut into chips 8 by a blade (cutting edge) 101 made of a diamond grindstone. In order to divide the wafer 3 into each chip, the dicing line 1 is set as a cutting area on the wafer 3 on the substrate side.
is formed.
第６Ａ図はダイシングライン１が形成されたウェハ３を
示す平面図、第６Ｂ図は第６Ａ図のＢ部分を示す拡大図
である。これらの図を参照して、作業者がウェハ３上に
形成されたダイシングライン１に沿って各チップ８を切
断するための作業順序について説明する。FIG. 6A is a plan view showing the wafer 3 on which the dicing lines 1 are formed, and FIG. 6B is an enlarged view showing portion B in FIG. 6A. With reference to these figures, a working order for an operator to cut each chip 8 along the dicing line 1 formed on the wafer 3 will be described.
まず、作業者はウェハ３内の各チップ８に形成されたパ
ターンをモニタカメラにより確認し、ある１つのチップ
８に１箇所のみ存在する特異なパターンを選び出す。そ
の後、第６Ｂ図に示すように、この特異なパターン、た
とえば、アルミニウム配線７をターゲットマーク検出範
囲６とし、ウェハ３を各ダイシングライン１に沿って切
断する上で位置決めするためのターゲットマーク２を決
定する。このターゲットマーク２の中央線５が交差する
点をダイシングソーに自動認識（パターンマツチング方
式）、すなわち、このターゲットマーク２を位置決めの
ための原点（基準点）として自動認識させる。First, the operator checks the patterns formed on each chip 8 on the wafer 3 using a monitor camera, and selects a unique pattern that exists only at one location on a given chip 8. Thereafter, as shown in FIG. 6B, this unique pattern, for example, the aluminum wiring 7, is used as a target mark detection area 6, and a target mark 2 for positioning when cutting the wafer 3 along each dicing line 1 is set. decide. The point where the center lines 5 of the target mark 2 intersect is automatically recognized by the dicing saw (pattern matching method), that is, the target mark 2 is automatically recognized as the origin (reference point) for positioning.
このようにグイシングツ−に位置決めのための原点を認
識させた後、作業者はそのターゲットマーク２の中央線
５からダイシングライン１の中央線４までの寸法をダイ
シングソーによって測定し、その測定値を入力すること
によりグイシングツ−に備えられたマイクロコンピュー
タに記憶させる。After making the dicing tool recognize the origin for positioning in this way, the operator measures the dimension from the center line 5 of the target mark 2 to the center line 4 of the dicing line 1 with the dicing saw, and records the measured value. By inputting the information, the information is stored in the microcomputer provided in Guising Tool.
このとき、同一のターゲットマーク２からのＸ寸法およ
び７寸法は、ステージ９を９０度回転させることにより
測定される。At this time, the X dimension and the 7th dimension from the same target mark 2 are measured by rotating the stage 9 by 90 degrees.
このようにして設定されたＸ寸法および７寸法はダイシ
ングソーによって自動認識される。すなわち、ダイシン
グソーはターゲットマーク２を検出すると、記憶された
７寸法だけ、ダイシングラインの中央線４の位置まで移
動し、その位置が切断領域としてのＸ方向のダイシング
ライン１であることを確認する。また、ステージ９が９
０度回転し、ダイシングソーがターゲットマーク２を検
出した後、記憶されたＸ寸法だけ、ダイシングラインの
中央線４まで移動し、Ｙ方向のダイシングライン１の位
置を確認する。The X dimension and 7 dimensions thus set are automatically recognized by the dicing saw. That is, when the dicing saw detects the target mark 2, it moves by the memorized 7 dimensions to the position of the center line 4 of the dicing line, and confirms that this position is the dicing line 1 in the X direction as the cutting area. . Also, stage 9 is 9
After rotating 0 degrees and detecting the target mark 2, the dicing saw moves by the stored X dimension to the center line 4 of the dicing line, and confirms the position of the dicing line 1 in the Y direction.
１組のＸ方向およびＹ方向のダイシングライン１の位置
が、すなわち、１組のダイシングラインの中央線４がダ
イシングソーによって認識されると、ダイシングソーは
、ウェハ３上に形成されたすべてのダイシングライン１
に沿って、ウェハ３を各チップ８に切断する。このこと
は、ステージ９上に載せられたウェハ３が有する各チッ
プ８の寸法がダイシングソーに備えられたマイクロコン
ピュータに既に入力されており、これらの寸法が上記の
１組の記憶されたＸ寸法および７寸法に順次加算されて
、各チップ８が自動的にダイシングソーによって切断さ
れることを意味する。When the position of a set of dicing lines 1 in the X and Y directions is recognized by the dicing saw, that is, the center line 4 of the set of dicing lines is recognized by the dicing saw, all dicing lines formed on the wafer 3 are line 1
The wafer 3 is cut into chips 8 along the lines. This means that the dimensions of each chip 8 of the wafer 3 placed on the stage 9 have already been input into the microcomputer installed in the dicing saw, and these dimensions are combined into the above-mentioned set of stored X dimensions. and 7 dimensions, meaning that each chip 8 is automatically cut by a dicing saw.
第７Ａ図は切断前の従来のダイシングラインを示す平面
図、第７Ｂ図は切断された後の従来のダイシングライン
を示す平面図である。これらの図によれば、ダイシング
ライン１の領域において所定の幅を持って切断部分１２
が形成されることが理解される。たとえば、ブレード１
０の幅を２５μｍとすると、切断後においては切断部分
１２の幅は４０μｍ程度となる。したがって、６０μｍ
の幅を有するダイシングライン１を切断すると、各チッ
プ８の周辺部にはダイシングライン１の残余部分として
それぞれ１０μｍ程度の幅を持つ領域が残ることになる
。FIG. 7A is a plan view showing the conventional dicing line before cutting, and FIG. 7B is a plan view showing the conventional dicing line after cutting. According to these figures, the cut portion 12 is cut with a predetermined width in the area of the dicing line 1.
is understood to be formed. For example, blade 1
If the width of the cut portion 12 is 25 μm, the width of the cut portion 12 after cutting will be approximately 40 μm. Therefore, 60 μm
When the dicing line 1 having a width of 10 .mu.m is cut, a region having a width of about 10 .mu.m remains at the periphery of each chip 8 as the remaining portion of the dicing line 1.
［発明が解決しようとする課題］
上述のように、ダイシング工程における位置決めは、作
業者がウェハ内のチップが有するパターンを確認し、あ
る１つのチップにのみ存在する特異なパターンを選び出
し、それを位置決めのためのターゲットマークとしてい
た。そのため、そのターゲットマークから実際の切断領
域となるダイシングラインの位置までダイシングソーを
移動することにより、ダイシングラインの位置をダイシ
ングソーに認識させる必要があった。このとき、作業者
はダイシングソーを用いてダイシングラインの位置をタ
ーゲットマークとダイシングラインとの距＃！（Ｘ寸法
、７寸法）として測定した後、それらの寸法を入力する
必要があった。そのため、作業者がＸ寸法および７寸法
を誤って入力するという問題が発生していた。その結果
、実際の切断が切断領域としてのダイシングラインにお
いて行なわれず、ダイシングライン以外のチップの領域
内において行なわれるという問題点があった。[Problems to be Solved by the Invention] As mentioned above, positioning in the dicing process involves an operator confirming the pattern of the chips within the wafer, selecting a unique pattern that exists only on one chip, and It was used as a target mark for positioning. Therefore, it was necessary to make the dicing saw recognize the position of the dicing line by moving the dicing saw from the target mark to the position of the dicing line, which is the actual cutting area. At this time, the operator uses a dicing saw to measure the position of the dicing line by measuring the distance between the target mark and the dicing line. After measuring (X dimension, 7 dimensions), it was necessary to input those dimensions. Therefore, a problem has arisen in which the operator incorrectly inputs the X dimension and the 7th dimension. As a result, there is a problem in that the actual cutting is not performed on the dicing line serving as the cutting area, but is performed in a region of the chip other than the dicing line.
そこで、この発明は上記の問題点を解消するためになさ
れたもので、ダイシング工程において誤ってウェハを切
断することなく、切断領域の位置を検出するための位置
決めが容易に行なわれ得る、標識を有する半導体基板を
提供することを目的とする。Therefore, the present invention has been made to solve the above-mentioned problems.The present invention has been made to provide a marker that allows easy positioning for detecting the position of the cutting area without accidentally cutting the wafer in the dicing process. An object of the present invention is to provide a semiconductor substrate having the following characteristics.
［課題を解決するための手段］
この発明に従った標識を有する半導体基板は、主表面を
有し、その主表面上には半導体装置としてのチップが多
数個、作り込まれるものである。[Means for Solving the Problems] A semiconductor substrate having a label according to the present invention has a main surface, and a large number of chips as semiconductor devices are formed on the main surface.
この半導体基板は、その半導体基板を個々のチップに分
割するために主表面上に設けられた切断領域と、主表面
上の位置を検出するために切断領域内に設けられた標識
とを備えている。The semiconductor substrate includes a cutting area provided on the main surface for dividing the semiconductor substrate into individual chips, and a mark provided in the cutting area for detecting a position on the main surface. There is.
［作用コ
この発明においては、各チップに切断するための位置検
出の標識が切断領域内に設けられている。[Operation] In this invention, a position detection mark for cutting into each chip is provided within the cutting area.
そのため、その標識を検出するだけで半導体基板を各チ
ップに分割切断するための位置決めが行なわれ得る。Therefore, positioning for dividing and cutting the semiconductor substrate into each chip can be performed simply by detecting the mark.
［発明の実施例］ 以下、この発明の一実施例を図について説明する。[Embodiments of the invention] An embodiment of the present invention will be described below with reference to the drawings.
第１図はこの発明に従った標識としてのターゲットマー
クがダイシングライン内に設けられた１つの実施例を示
す平面図、第２図哄この発明に従った標識としてのター
ゲットマークが設けられたダイシングラインの別の実施
例を示す平面図である。なお、第１図および第２図は第
６Ａ図のＢ部分の拡大図とする。FIG. 1 is a plan view showing one embodiment in which a target mark as a marker according to the present invention is provided in a dicing line, and FIG. 2 is a dicing plate provided with a target mark as a marker according to the present invention. FIG. 7 is a plan view showing another example of the line. Note that FIGS. 1 and 2 are enlarged views of portion B in FIG. 6A.
図を参照して、ウェハ３上には個々のチップ８に分割切
断するためのダイシングライン１が廿盤割状に形成され
ている。これらのダイシングラインのうち、１組のＸ方
向およびＹ方向に沿ったダイシングライン１が交差する
部分にターゲットマーク２が形成されている。このター
ゲットマーク２はダイシングラインの中央線４が交差す
る点を中心とする。ターゲットマーク２はアルミニウム
からなる蒸着膜によって作製されることが望ましい。ま
た、このターゲットマーク２は第４図に示された半導体
装置の製造工程において、ウェハ製造工程でアルミニウ
ム配線膜が形成されるときに同時に形成される。したが
って、このターゲットマーク２の形成される精度はウェ
ハ製造工程において用いられるフォトマスクの精度によ
って決定され、１μｍ程度以内の精度を有する。Referring to the figure, dicing lines 1 for cutting the wafer 3 into individual chips 8 are formed in a diagonal shape. Among these dicing lines, a target mark 2 is formed at a portion where a set of dicing lines 1 along the X direction and the Y direction intersect. This target mark 2 is centered at the point where the center line 4 of the dicing line intersects. It is desirable that the target mark 2 is made of a vapor-deposited film made of aluminum. Further, this target mark 2 is formed in the semiconductor device manufacturing process shown in FIG. 4 at the same time as the aluminum wiring film is formed in the wafer manufacturing process. Therefore, the accuracy with which the target mark 2 is formed is determined by the accuracy of the photomask used in the wafer manufacturing process, and has an accuracy of within about 1 μm.
このようなターゲットマーク２が所定のＸ方向およびＹ
方向のダイシングライン１が交差する部分に形成された
ウェハは以下の作業順序で各チップ８に切断される。第
３Ａ図は従来のダイシング工程における作業順序を工程
順に示す工程図、第３Ｂ図は本発明に従ったターゲット
マークを検出することによって行なわれるダイシング工
程における作業順序を工程順に示す工程図である。Such a target mark 2 is
The wafer formed at the intersection of the dicing lines 1 in the directions is cut into chips 8 in the following operation order. FIG. 3A is a process diagram showing the work order in a conventional dicing process, and FIG. 3B is a process diagram showing the work order in the dicing process performed by detecting target marks according to the present invention.
第３Ｂ図および第５Ａ図を参照して、まず、作業者はウ
ェハ３をステージ９上にセットする。次に、作業者は、
ステージ９上に載せられたウニ八３内においてターゲッ
トマーク２が設けられた所定のダイシングライン１の交
差部分を確認し、ターゲットマーク２を検出する。ウェ
ハ３を各チップに分割切断するために、その位置決めの
原点としてターゲットマーク２の中心位置をダイシング
ソーに０動認識させる。その後、各チップの寸法はダイ
シングソーに備えられたマイクロコンピュータに予め人
力されているので、認識された原点位置に各チップの寸
法が順次加算されることにより、各チップ８がダイシン
グソーによってダイシングラインの中央線４に沿って自
動切断される。Referring to FIGS. 3B and 5A, first, the operator sets the wafer 3 on the stage 9. As shown in FIG. Next, the worker
The intersection of a predetermined dicing line 1 provided with a target mark 2 is confirmed in the sea urchin 8 placed on the stage 9, and the target mark 2 is detected. In order to divide and cut the wafer 3 into individual chips, the dicing saw is made to recognize the center position of the target mark 2 as the origin of positioning. After that, since the dimensions of each chip have been manually entered in advance by the microcomputer installed in the dicing saw, the dimensions of each chip are sequentially added to the recognized origin position, so that each chip 8 is moved along the dicing line by the dicing saw. is automatically cut along the center line 4 of.
このようにしてウェハ３は各チップ８に切断されるので
、従来の作業順序（第３Ａ図）と異なり、ターゲットマ
ークの検出が、すなわち、ダイシングラインの検出とな
るので、１つの作業工程が省略されることになる。この
ため、１つのウェハに対して、たとえば、０．５秒程度
、検出時間の短縮を図ることが可能になる。また、従来
のようにターゲットマークとダイシングラインとの間の
距離、すなわち、Ｘ寸法および７寸法をダイシングソー
に記憶させる必要もないので、作業者のデータ入力の誤
りも発生しない。Since the wafer 3 is thus cut into chips 8, unlike the conventional work order (FIG. 3A), the detection of the target mark, that is, the detection of the dicing line, omits one work step. will be done. Therefore, it is possible to reduce the detection time by, for example, about 0.5 seconds for one wafer. Furthermore, there is no need to store the distance between the target mark and the dicing line, that is, the X dimension and the 7th dimension, in the dicing saw as in the conventional method, so that data input errors by the operator do not occur.
なお、上記実施例ではダイシング工程における位置決め
に用いられるターゲットマークのみについて述べたが、
本発明に従ったダイシングラインの領域内に形成される
ターゲットマークは第４図に示されるウェハ製造工程、
ウェハテスト工程における位置決めにも使用され得る。Note that in the above embodiment, only the target mark used for positioning in the dicing process was described;
The target mark formed in the area of the dicing line according to the present invention is formed during the wafer manufacturing process shown in FIG.
It can also be used for positioning in a wafer test process.
［発明の効果］
以上のように、この発明によれば、切断領域内に位置検
出のための標識が設けられているので、半導体基板を個
々のチップに分割するための検出時間の短縮、作業ミス
の減少を図ることができるとともに、高い精度でウェハ
を各チップに切断することが可能となる。[Effects of the Invention] As described above, according to the present invention, since a mark for position detection is provided within the cutting area, the detection time and work for dividing a semiconductor substrate into individual chips are reduced. It is possible to reduce errors and also to cut the wafer into individual chips with high precision.
第１図、第２図はこの発明に従った標識としてのターゲ
ットマークがダイシングライン内に形成されたウェハの
部分を示す部分拡大図、第３Ａ図は従来のダイシング工
程における作業順序を示す工程図、第３Ｂ図は本発明に
従った標識を有する半導体基板を用いて行なわれるダイ
シング工程における作業順序を示す工程図、第４図は大
規模集積回路装置等の半導体装置の製造工程を概略的に
示す工程図、第５Ａ図、第５Ｂ図はダイシングソーによ
ってウェハが各チップごとに切断されるところを示す斜
視図および側面図、第６Ａ図はダイシングラインが形成
されたウェハを示す平面図、第６Ｂ図は第６Ａ図のＢ部
分を拡大して示し、従来の標識としてのターゲットマー
クが形成されたウェハを示す部分拡大図、第７Ａ図は切
断前の従来のダイシングラインを示す平面図、第７Ｂ図
は切断後の従来のダイシングラインを示す平面図である
。
図において、１はダイシングライン、２はターゲットマ
ーク、３はウェハ、４はダイシングラインの中央線、８
はチップ、９はステージ、１ｏはブレード、１１はダイ
シングソーである。
なお、各図中、同一符号は同一または相当部分を示す。FIGS. 1 and 2 are partially enlarged views showing a portion of a wafer in which a target mark as a marker according to the present invention is formed within a dicing line, and FIG. 3A is a process diagram showing the work order in a conventional dicing process. , FIG. 3B is a process diagram showing the work order in a dicing process performed using a semiconductor substrate having a mark according to the present invention, and FIG. 4 is a schematic diagram showing the manufacturing process of a semiconductor device such as a large-scale integrated circuit device. 5A and 5B are a perspective view and a side view showing a wafer being cut into chips by a dicing saw, and FIG. 6A is a plan view showing a wafer with dicing lines formed thereon. FIG. 6B is an enlarged view of part B in FIG. 6A, showing a wafer on which a conventional target mark is formed, and FIG. 7A is a plan view showing a conventional dicing line before cutting. FIG. 7B is a plan view showing a conventional dicing line after cutting. In the figure, 1 is the dicing line, 2 is the target mark, 3 is the wafer, 4 is the center line of the dicing line, and 8
9 is a chip, 9 is a stage, 1o is a blade, and 11 is a dicing saw. In each figure, the same reference numerals indicate the same or corresponding parts.
Claims (1)
チップが多数個、作り込まれる半導体基板であって、 当該半導体基板を個々のチップに分割するために前記主
表面上に設けられた切断領域と、 前記主表面上の位置を検出するために前記切断領域内に
設けられた標識とを備えた、標識を有する半導体基板。[Scope of Claims] A semiconductor substrate having a main surface on which a large number of chips as semiconductor devices are fabricated, wherein the main surface is used to divide the semiconductor substrate into individual chips. A semiconductor substrate having a marker, comprising: a cutting region provided on a surface; and a marker provided within the cutting region for detecting a position on the main surface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13617788A JPH01304721A (en) | 1988-06-01 | 1988-06-01 | Semiconductor substrate with maker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13617788A JPH01304721A (en) | 1988-06-01 | 1988-06-01 | Semiconductor substrate with maker |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01304721A true JPH01304721A (en) | 1989-12-08 |
Family
ID=15169130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13617788A Pending JPH01304721A (en) | 1988-06-01 | 1988-06-01 | Semiconductor substrate with maker |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01304721A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1988
- 1988-06-01 JP JP13617788A patent/JPH01304721A/en active Pending
Patent Citations (1)
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