JPH02296438A - Serial data sink - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、シリアルデータ受信装置に関し、さらに詳
しくは、シリアルデータ伝送における受信データの信頼
性向上を図ったシリアルデータ受信装置の改良に係るも
のである。[Detailed Description of the Invention] (Industrial Application Field) The present invention relates to a serial data receiving device, and more specifically, to an improvement of the serial data receiving device that improves the reliability of received data in serial data transmission. It is.
（従来の技術）
第６図は、例えば、電気通信協会編（初版、昭和５９年
４月発行）「データ伝送の基礎知識」のＰ２５〜Ｐ３０
に示されている従来の一般的なシリアルデータ受信装置
の概要を示すブロック図である。(Prior art) Figure 6 shows, for example, pages 25 to 30 of "Basic knowledge of data transmission" edited by the Telecommunications Association (first edition, published in April 1980).
1 is a block diagram showing an outline of a conventional general serial data receiving device shown in FIG.
第６図において、１はシリアルデータの通信開始を検出
し、このシリアルデータ信号を受信してパラレル信号に
変換する信号処理装置、こ＼では、調歩同期方式による
信号処理装置であって、その入力端子には、シリアルデ
ータが人力される。２はこの信号処理装置１に信号処理
用クロックを供給する発振器である。In FIG. 6, reference numeral 1 denotes a signal processing device that detects the start of serial data communication, receives this serial data signal, and converts it into a parallel signal. Serial data is input manually to the terminal. Reference numeral 2 denotes an oscillator that supplies a signal processing clock to the signal processing device 1.
なおこの場合、航記信号処理装置１の信号入力端子に人
力されるシリアル受信データＲＸＤは、Ｌレベルで論理
“０′、Ｈレベルで論理°゛１”である。In this case, the serial reception data RXD input to the signal input terminal of the navigation signal processing device 1 has a logic "0" at L level and a logic "1" at H level.
次に、この従来の調歩同期方式による信号処理装置の動
作について説明する。こ１で、調歩同期方式でのシリア
ルデータのビット構成を第７図に示す。Next, the operation of this conventional asynchronous signal processing device will be explained. FIG. 7 shows the bit configuration of serial data in the asynchronous method.
第７図において、データか有効でない期間をマーク状態
と呼び、この状態では、論理“１°゛のビットか継続す
る。また、データの単位は、キャラクタと呼ばれ、５ビ
ツトから８ビツトの長さを有しており、有効データの開
始は、論理“０“のビットで示され、これはスタートビ
ットと呼ばれ。In Fig. 7, the period in which data is not valid is called a mark state, and in this state, a bit of logic "1" continues.The unit of data is called a character, and is a 5-bit to 8-bit long bit. The start of valid data is indicated by a logic "0" bit, which is called a start bit.
かつ必要に応じてキャラクタデータの後にパリティビッ
トを１ビツト付加する。さらに、有効データの終了を示
すものは、ストップビットと呼ばれ、そのビット長は、
通常、１ビツトから２ビツトである。And, if necessary, one parity bit is added after the character data. Furthermore, the bit that indicates the end of valid data is called a stop bit, and its bit length is
Usually, it is 1 to 2 bits.
そして、この信号処理装置１では、スタートビットを検
出することによって、有効データの受信が開始されたこ
とを認識し、これに引続くキャラクタビットおよびパリ
ティピットが人力され、かつストップビットを検出する
ことで、正常終了を認識すると共に、受信したシリアル
データをパラレルデータに変換する。The signal processing device 1 recognizes that reception of valid data has started by detecting the start bit, manually inputs the character bits and parity pits that follow, and detects the stop bit. At the same time as recognizing normal completion, the received serial data is converted to parallel data.
続いて、この信号処理装置１の動作タイミングを第８図
に示す。なお、通常の場合、信号処理用クロックＲｘＣ
は、ビットレートの１６倍を必要とするが、説明を簡略
化するために、この場合８個であるものとして述べる。Next, the operation timing of this signal processing device 1 is shown in FIG. Note that in normal cases, the signal processing clock RxC
requires 16 times the bit rate, but in order to simplify the explanation, in this case it is assumed that there are 8 bits.
第８図において、時刻し。までの間、シリアル受信デー
タＲＸＤは、論理“１“でマーク状態にあり２この時刻
り。からＬ３までは、スタートピッ］・である。こ＼で
、信号処理装置１は、まず、時刻Ｌ１において、シリア
ル受信データＲＸＤがＬレベルであることを検出してス
タートビットの開始を認識するが、一方で、このＬレベ
ルの検出を外乱によるデータの瞬時低下と区別するため
に、信号処理用クロックＲＸＣの４クロツク後、つまり
この場合は、時幻巨、において、先のシリアル受信デー
タＲＸＤがＬレベルであることを再確認する。In FIG. 8, the time is shown. Until then, the serial reception data RXD is in the marked state at logic "1" until 2 this time. From to L3, it is start pi]. Here, the signal processing device 1 first detects that the serial reception data RXD is at the L level at time L1 and recognizes the start of the start bit. In order to distinguish this from an instantaneous drop in data, it is reconfirmed that the previous serial reception data RXD is at the L level after four clocks of the signal processing clock RXC, that is, in this case, at the moment of time.
ついで、このスタートビットを確認すると、時刻Ｌ２か
ら、信号処理用クロックＲＸＣの８クロツク毎にシリア
ル受信データＲＸＤをサンプルして取り込む。こ＼で、
このように８クロツク毎にサンプルするのは、シリアル
受信データＲＸＤの１ビツトの期間が８クロツクと同等
であるため、第８図（ａ）からも明らかなように、シリ
アル受信データＲＸＤの１ビツト期間のはズ中央部でデ
ータをサンプルできるからである。その後、時刻Ｌ４に
おいて、キャラクタデータビットｏ （ｂｏ）をサンプ
ルし、かつ時刻Ｌ６において、キャラクタデータビット
１ （ｂｌ）をサンプルし、さらに引続いて、ビット５
〜７までを順次にサンプルして人力するのである。Then, when this start bit is confirmed, the serial reception data RXD is sampled and taken in every 8 clocks of the signal processing clock RXC from time L2. Here,
The reason for sampling every 8 clocks in this way is that the period of 1 bit of serial reception data RXD is equivalent to 8 clocks, so as is clear from FIG. 8(a), 1 bit of serial reception data RXD This is because data can be sampled at the center of the period. Thereafter, at time L4, character data bit o (bo) is sampled, and at time L6, character data bit 1 (bl) is sampled, and subsequently bit 5
7 to 7 are sequentially sampled and manually calculated.
従来のシリアルデータ受信装置は、以上のように構成さ
れているので、シリアルデータの伝送線路が長くなった
場合などには、ノイズなどの外乱のＭＵＭを直接受ける
ことがあって、例えば、第８図（ｂ）に示されているよ
うに、時刻ｔ４において、外乱などのためにシリアル受
信データＲｘＤがＬレベルに瞬時的に変化したりすると
、本来のデータがす。−１であるべきところをす。−０
のように誤って人力してしまうことになり、この結果、
シリアルデータを正しく受信できなくなると云う問題へ
があった。Since the conventional serial data receiving device is configured as described above, when the serial data transmission line becomes long, the MUM of disturbances such as noise may be directly received. As shown in Figure (b), at time t4, if the serial reception data RxD instantaneously changes to the L level due to a disturbance or the like, the original data is lost. -1 where it should be. -0
As a result, you may end up manually doing something like this.
There was a problem that serial data could not be received correctly.
この発明は、従来のこのような問題点を解消するために
なされたもので、ノイズなどの外乱によるシリアルデー
タの瞬時的な変化の影響を軽減して、高信頼性のもとに
シリアルデータを受信できるようにしたシリアルデータ
受信装置を得ることを目的とする。This invention was made to solve these conventional problems, and it reduces the effects of instantaneous changes in serial data due to disturbances such as noise, and allows serial data to be stored with high reliability. An object of the present invention is to obtain a serial data receiving device capable of receiving serial data.
この発明に係るシリアルデータ受信装置は、信号処理装
置に対して、シリアル受信データを人力する以前に、ノ
イズなどの外乱による瞬時的なシリアル受信データの変
化を除去するため、シリアル受信データをサンプルする
サンプル手段と、サンプルされたシリアル受信データの
ＬレベルからＨレベルへの瞬間的な誤変化を除去すると
共に、ＬレベルからＨレベルへの安定な変化を検出する
検出手段と、同様にサンプル手段によってサンブルされ
たシリアル受信データのＨレベルからＬレベルへの瞬間
的な誤変化を除去すると共に、ＨレベルからＬレベルへ
の安定な変化を検出する検出ト段と、これらの各検出手
段からの信号によって、瞬間的な誤変化を除去したシリ
アル受信データを再生する再生手段とを設けたものであ
る。The serial data receiving device according to the present invention samples the serial received data in order to remove instantaneous changes in the serial received data due to disturbances such as noise, before manually inputting the serial received data to the signal processing device. a sampling means; a detection means for removing an instantaneous erroneous change from an L level to an H level in the sampled serial received data; and a detection means for detecting a stable change from an L level to an H level; A detection stage that removes instantaneous erroneous changes from H level to L level in sampled serial reception data and detects stable changes from H level to L level, and signals from each of these detection means. Accordingly, a reproducing means is provided for reproducing serial received data from which instantaneous erroneous changes have been removed.
この発明におけるシリアルデータ受信装置は、人力され
るシリアル受信データのＬレベルからＨレベルへの瞬時
的な誤変化を除去して、ＬレベルからＨレベルへの安定
な変化を検出する手段と、同様に、ＨレベルからＬレベ
ルへの瞬時的な誤変化を除去して、ＨレベルからＬレベ
ルへの安定な変化を検出する手段との組み合せにより、
ＬレベルからＨレベル、またはＨレベルからＬレベルへ
の瞬時的な誤変化を除去して、ノイズなどの外乱による
影背を軽減したシリアル受信データを安定して信号処理
装置に供給する。The serial data receiving device according to the present invention has similar means for detecting a stable change from L level to H level by removing an instantaneous erroneous change from L level to H level in serial reception data manually inputted. In addition, by combining means for removing instantaneous erroneous changes from H level to L level and detecting stable changes from H level to L level,
To stably supply serial reception data with reduced influence due to disturbances such as noise to a signal processing device by removing instantaneous erroneous changes from L level to H level or from H level to L level.
以下、この発明の一実施例を第１図ないし第５図につい
て説明する。An embodiment of the present invention will be described below with reference to FIGS. 1 to 5.
第１図はこの実施例を適用したシリアルデータ受信装置
の概要構成を示すブロック図であり、この第１図におい
て、１は首記第６図従来例構成の場合と同様にシリアル
データ信号を受信してパラレル信号に変換する信号処理
装置、２は信号処理用クロックを供給する発振器である
。FIG. 1 is a block diagram showing the general configuration of a serial data receiving device to which this embodiment is applied. In this FIG. 2 is an oscillator that supplies a clock for signal processing.
３は前記発振器２からの信号処理用クロックを反転する
ＮＯＴゲート、４はシリアル受信データＲＸＤのサンプ
ル手段１０１としての、Ｄタイプフリップフロップであ
って、ＮＯＴゲート３の入力端は而記発振器２の出力に
接続され、かつ出力端はＤタイプフリップフロップ４の
Ｔ入力端子−に接続されている。3 is a NOT gate for inverting the signal processing clock from the oscillator 2; 4 is a D-type flip-flop serving as a sampling means 101 for serial reception data RXD; the input terminal of the NOT gate 3 is connected to the oscillator 2; The output terminal is connected to the T input terminal of the D-type flip-flop 4.
５．６．７および１１は前記Ｄタイプフリップフロップ
４によってサンプルされたシリアル受信データＲＸＤの
ＬレベルからＨレベルへの瞬間的な誤変化を除去すると
共に、ＬレベルからＨレベルへの安定な変化を検出する
第１の検出手段１０２としての、それぞれにＤタイプフ
リップフロップおよびＮＡＮＤゲートであって、こ工で
は第１のシフトレシスを構成しており、また、８．９゜
１０および１２は同様に而記サンプルされたシリアル受
信データＲＸＤのＨレベルからＬレベルへの瞬間的な誤
変化を除去すると共に、ＨレベルからＬレベルへの安定
な変化を検出する第２の検出手段１０３としての、それ
ぞれにＤタイプフリップフロップおよびＮＡＮＤゲート
であって、こＸでは第２のシフトレジスを構成する。5.6.7 and 11 remove the instantaneous erroneous change from L level to H level of the serial reception data RXD sampled by the D type flip-flop 4, and also remove the stable change from L level to H level. As the first detection means 102 for detecting the As a second detection means 103 for removing an instantaneous erroneous change from H level to L level in the sampled serial reception data RXD and detecting a stable change from H level to L level, A D type flip-flop and a NAND gate constitute the second shift register.
１３および１４は首記第１または第２のシフトレジスタ
からの出力信号によって、それぞれに瞬間的な誤変化を
除去したシリアル受信データＲＸＤをｌｑ生する再生手
段１０４としての、Ｒ−Ｓフリップフロップを構成する
それぞれに各ＮＡＮＤゲートであって、フリップフロッ
プ１３の出力端ｆは前記信号処理装置１のシリアルデー
タ入力端子に接続されている。Reference numerals 13 and 14 designate R-S flip-flops as reproduction means 104 for generating lq of serial reception data RXD from which instantaneous erroneous changes have been removed, respectively, based on the output signals from the first or second shift registers. The output terminal f of the flip-flop 13 is connected to the serial data input terminal of the signal processing device 1.
続いて、而記した各構成要素としてのＤタイプフリップ
フロップの動作特性を第２図に示す。すなわち、これら
のＤタイプフリップフロップにあって、Ｄ入力端子への
データ信号人力は、Ｔ入力端子へのクロック入力信号が
ＬレベルからＨレベルに変化した瞬間にのみ取り込まれ
てＱ出力端子に現われ、Ｑ出力端子には、その反転され
た信号が現われる。Next, FIG. 2 shows the operating characteristics of the D-type flip-flop as each component mentioned above. In other words, in these D type flip-flops, the data signal input to the D input terminal is captured and appears at the Q output terminal only at the moment the clock input signal to the T input terminal changes from L level to H level. , the inverted signal appears at the Q output terminal.
次に動作について説明する。こＳで、前記各構成要素の
動作タイミングチャートを第３図、第４図および第５図
に示しである。Next, the operation will be explained. 3, 4, and 5 show operation timing charts of each of the above-mentioned components.
第３図は、Ｄタイプフリップフロップ４および５．６．
７とＮＡＮＤゲート１１とによる第１のシフトレジスで
の、シリアル受信データＲｘＤのＬレベルからＨレベル
への誤変動を除去する動作を示すタイミング図であり、
Ａ、ＢおよびＣはＤタイプフリップフロップ４．５およ
び６のそれぞれのＱ出力信号を示し、ＤはＤタイプフリ
ップフロップ７のＱ出力信号を示し、ＥはＮＡＮＤゲー
ト１１の出力信号を示している。FIG. 3 shows D type flip-flops 4 and 5.6.
7 is a timing diagram showing an operation of removing an erroneous fluctuation of serial reception data RxD from L level to H level in the first shift register by NAND gate 7 and NAND gate 11,
A, B and C indicate the Q output signals of D-type flip-flops 4.5 and 6, respectively, D indicates the Q output signal of D-type flip-flop 7, and E indicates the output signal of NAND gate 11. .
こ１で、時１１ｔｏまでは、シリアル受信データＲ×Ｄ
がＬレベルであって、Ｄタイプフリップフロップ４，５
．６のＱ出力信号Ａ、Ｂ、Ｃも全てＬレベルであり、ま
たこのとき、Ｄタイプフリップフロップ７のＱ出力信号
りはＨレベル、ＮＡＮＤゲート１１の出力信号ＥもＨレ
ベルである。In this 1, serial reception data R×D until time 11to
is L level, and D type flip-flops 4, 5
．． The Q output signals A, B, and C of the D-type flip-flop 7 are all at the L level, and at this time, the Q output signal of the D type flip-flop 7 is at the H level, and the output signal E of the NAND gate 11 is also at the H level.
そして、前記シリアル受信データＲＸＤが時刻１、ｏに
おいてＨレベルに変化し、時刻Ｅ２から時ａｌｌｔ３の
間にＨレベルからＬレベルになると、時刻ｔ１でＤタイ
プフリップフロップ４のＱ出力信号Ａは、Ｌレベルから
Ｈレベルに変化し、かつ時刻Ｌ３で再度、Ｌレベルにな
る。またこのとき、時刻ｔ２でＤタイプフリップフロッ
プ５のＱ出力信号Ｂは、ＬレベルからＨレベルに変化す
るが、時１１Ｄ３でＤタイプフリップフロップ４のＱ出
力信号ＡがＬレベルになるために、このＤタイプフリッ
プフロップ５のＱ出力信号Ｂについても再度、Ｌレベル
になる。Then, when the serial reception data RXD changes to the H level at time 1, o, and changes from the H level to the L level between time E2 and time allt3, the Q output signal A of the D type flip-flop 4 at time t1 becomes It changes from L level to H level, and becomes L level again at time L3. At this time, the Q output signal B of the D type flip-flop 5 changes from L level to H level at time t2, but since the Q output signal A of the D type flip flop 4 changes to L level at time 11D3, The Q output signal B of this D type flip-flop 5 also goes to L level again.
すなわち、このためにＤタイプフリップフロップ６のＱ
出力信号Ｃ，Ｄタイプフリップフロップ７のＱ出力信号
り、ＮＡＮＤゲート１１の出力信号Ｅは全く変化せず、
こ〜では前記のシリアル受信データＲＸＤの時刻ＬＯか
らｔ３の間までのノイズなどの外乱による瞬時的な変化
が除去されることになる。That is, for this purpose, the Q of the D type flip-flop 6 is
The output signal C, the Q output signal of the D type flip-flop 7, and the output signal E of the NAND gate 11 do not change at all.
At this point, the instantaneous changes caused by disturbances such as noise in the serial reception data RXD from time LO to t3 are removed.
また、時刻Ｌ４において、シリアル受信データＲＸＤが
ＬレベルからＨレベルに変化し、かつ時刻Ｌ７から時刻
［８の間で再度、Ｌレベルになると、Ｄタイプフリップ
フロップ４のＱ出力信号Ａは、時刻ｔ５でＬレベルから
Ｈレベルとなった後、時刻し８で再度、Ｌレベルになり
、また、時刻Ｌ６には、Ｄタイプフリップフロップ５の
Ｑ出力信号ＢがＬレベルからＨレベルになり、時刻Ｌ７
には、Ｄタイプフリップフロップ６のＱ出力信号ＣもＬ
レベルからＨレベルになり、かつ時刻し８に至って、こ
れらの各Ｄタイプフリップフロップ５，６のＱ出力信号
Ｂ、Ｃが共に再度、Ｌレベルになる。そしてまた、時刻
し、から時刻ｔ８の間、ＮＡＮＤゲート１１の人力信号
であるＤタイプフリップフロップ６のＱ出力信号Ｃと、
それにＤタイプフリップフロップ７のＱ出力信号りとが
共にＨレベルであるために、このＮＡＮＤゲート１１の
出力信号Ｅは、Ｌレベルとなる。Further, at time L4, when the serial reception data RXD changes from L level to H level and becomes L level again between time L7 and time [8], the Q output signal A of D type flip-flop 4 changes to After going from L level to H level at time t5, it becomes L level again at time 8, and at time L6, the Q output signal B of D type flip-flop 5 goes from L level to H level, and at time L7
In this case, the Q output signal C of the D type flip-flop 6 is also L.
The level changes from the level to the H level, and at time 8, both the Q output signals B and C of the D type flip-flops 5 and 6 become the L level again. And again, between time t8 and time t8, the Q output signal C of the D type flip-flop 6, which is the human input signal of the NAND gate 11,
In addition, since the Q output signal of the D-type flip-flop 7 is both at the H level, the output signal E of the NAND gate 11 is at the L level.
従って、前記のシリアル受信データＲＸＤが時刻Ｌ４で
ＬレベルからＨレベルになり、かつ時刻［７から時６１
１ Ｌｓの間で再度、Ｌレベルになる変化については、
これが検出されたことになる。Therefore, the serial reception data RXD changes from L level to H level at time L4, and from time [7 to hour 61].
Regarding the change to the L level again between 1 Ls,
This means that it has been detected.
さらに、時刻Ｌ９から時刻［１４までの動作タイミング
は、前記時刻Ｌ４から時刻ｔ６よりも長い時間の変動の
場合である。Furthermore, the operation timing from time L9 to time [14] is a case where the fluctuation is longer than the time from time L4 to time t6.
すなわち、このようにして、Ｄタイプフリップフロップ
４のＤ入力端子に人力するシリアル受信データＲＸＤが
Ｈレベルである期間内にあって、そのＴ入力端子に人力
される信号処理用クロックＲＸＣの反転されたクロック
イ３号が、そのＬレベルからＨレベルへの変化につき、
これが２回以上であれば、この状態をシリアル受信デー
タＲｘＤがＬレベルからＨレベルに変化したものとして
検出する。なおこの場合、信号処理用クロックＲＸＣの
変化回数は、Ｄタイプフリップフロップによって構成さ
れるシフトレジスタの数で決められる。That is, in this way, during the period in which the serial reception data RXD inputted to the D input terminal of the D type flip-flop 4 is at H level, the signal processing clock RXC inputted to the T input terminal is inverted. When clock number 3 changed from L level to H level,
If this happens twice or more, this state is detected as a change in serial reception data RxD from L level to H level. In this case, the number of changes in the signal processing clock RXC is determined by the number of shift registers constituted by D-type flip-flops.
そしてまた、Ｄタイプフリップフロップ４および８，９
．１０とＮＡＮＤゲート１２とによる第２のシフトレジ
スにおいては、前記と同様にして今度は、シリアル受信
データＲＸＤのＨレベルからＬレベルへの誤変化を除去
することができるのである。And also D type flip-flops 4 and 8,9
．． 10 and the NAND gate 12, it is possible to eliminate the erroneous change of the serial reception data RXD from the H level to the L level in the same manner as described above.
次に、第４図は、ＲＥＳＥＴから正常動作への動作タイ
ミング図であって、時刻し。から時刻［７までの期間Ｔ
１は、リセット動作を示し、時ｉ＋１ｔ、７以降の期間
Ｔ２は、正常動作を示している。かつまた、ＦはＤタイ
プフリップフロップ４のＱ出力信号を示し、Ｇ、Ｈは各
Ｄタイプフリップフロップ８９のＱ出力信号を示してお
り、さらに、■はＤタイプフリップフロップ１０のＱ出
力信号を示し。Next, FIG. 4 is an operation timing diagram from RESET to normal operation, and shows the time. The period T from to time [7
1 indicates a reset operation, and a period T2 after time i+1t, 7 indicates a normal operation. Furthermore, F indicates the Q output signal of the D-type flip-flop 4, G and H indicate the Q output signal of each D-type flip-flop 89, and ■ indicates the Q output signal of the D-type flip-flop 10. Show.
Ｊ、には各ＮＡＮＤゲート１２．１３の出力信号を示し
ている。J, shows the output signal of each NAND gate 12.13.
こ１で、時刻Ｌ６から時＃１ＩＬｙにおいては、ＮＡＮ
Ｄゲート１１の出力信号ＥがＬレベルとなり、各ＮＡＮ
Ｄゲート１３．１４で構成されるＲ−Ｓフリップフロッ
プの出力信号にの出力をＨレベルとし、時刻ｔ１１から
時刻ｔ１２では、ＮＡＮＤケート１２の出力信号ＪがＬ
レベルとなり、Ｒ−Ｓフリップフロップの出力信号にの
出力をＨレベルからＬレベルに反転させる。また１時刻
Ｌ１６から時刻し、７においては、ＮＡＮＤゲート１１
の出力信号ＥがＬレベルとなり、Ｒ−Ｓフリップフロッ
プの出力信号にの出力をＬレベルからＨレベルに反転さ
せる。In this 1, from time L6 to time #1ILy, NAN
The output signal E of the D gate 11 becomes L level, and each NAN
The output signal of the R-S flip-flop composed of D gates 13 and 14 is set to H level, and from time t11 to time t12, the output signal J of NAND gate 12 is set to L level.
level, and the output signal of the R-S flip-flop is inverted from H level to L level. Also, the time starts from 1 time L16, and at 7, the NAND gate 11
The output signal E of becomes L level, and the output signal of the R-S flip-flop is inverted from L level to H level.
また、第５図は、時刻し、から時刻Ｌ７の間にあって、
シリアル受信データＲｘＤにＬレベルからＨレベルへの
瞬時誤変化があった場合、または時刻１−１３から時刻
ｊｌｌ＋と時９’ｌ Ｌ ＋ ｓとの間に亙って、シリ
アル受信デニタＲＸＤにＨレベルからＬレベルへの瞬時
誤変化があった場合での、この誤変化の除去動作を示す
タイミング図であり、こ蔦では、Ｒ−Ｓフリップフロッ
プの出力信号にから瞬時誤変化が除去されている。Also, in FIG. 5, there is a period between time L7 and time L7,
If there is an instantaneous erroneous change in the serial reception data RxD from L level to H level, or from time 1-13 to time jll+ and time 9'l L + s, the serial reception monitor RXD is set to H. This is a timing diagram showing the removal operation of an instantaneous erroneous change when there is an instantaneous erroneous change from level to L level. There is.
すなわち、このようにして、人力されるシリアル受信デ
ータＲｘＤの変化が検出されると共に、Ｒ−Ｓフリップ
フロップの出力信号Ｋにより、瞬間的な誤変化を除去し
たシリアル受信データＲ×Ｄとして再現させたにで、あ
らためて信号処理装置１に人力されるのである。That is, in this way, changes in the manually input serial reception data RxD are detected, and the output signal K of the R-S flip-flop is used to reproduce the serial reception data RxD from which instantaneous erroneous changes have been removed. At some point, the signal processing device 1 is manually inputted again.
なお、前記実施例の場合、各Ｄタイプフリップフロップ
およびＮＡＮＤゲートによって構成されるシフトレジス
タを第１と第２との２段にしているが、さらにこの段数
を増加させてもよく、これによって、人力されるシリア
ル受信データの瞬間的な誤変化をより一層効果的に除去
し得るのである。In the case of the above embodiment, the shift register constituted by each D-type flip-flop and NAND gate has two stages, the first and second stages, but the number of stages may be further increased. Instantaneous erroneous changes in manually input serial reception data can be removed even more effectively.
以上のように、この発明によれば、サンプルされたシリ
アル受信データのＬレベルからＨレベルへの瞬間的な誤
変化を除去すると共に、ＬレベルからＨレベルへの安定
な変化を検出する第１の検出手段と、同様に、サンプル
手段によってサンプルされたシリアル受信データのＨレ
ベルからＬレベルへの瞬間的な誤変化を除去すると共に
、ＨレベルからＬレベルへの安定な変化を検出する第２
の検出手段とを組み合せることによって、人力されるシ
リアル受信データでのＬレベルからＨしへル、またはＨ
レベルからＬレベルへの双方向の瞬時的な誤変化を除去
するようにしたので、ノイズなどの外乱による影響を軽
減したシリアル受信データを安定して信号処理装置に供
給でき、これによって、信頼性の高いシリアルデータ受
信装置を容易に得られる効果がある。As described above, according to the present invention, the first method detects a stable change from L level to H level while removing an instantaneous erroneous change from L level to H level in sampled serial reception data. and a second detecting means for removing instantaneous erroneous changes from H level to L level in the serial reception data sampled by the sampling means and detecting stable changes from H level to L level.
By combining with the detection means of
Since bidirectional instantaneous erroneous changes from level to L level are removed, serial reception data with reduced effects of disturbances such as noise can be stably supplied to the signal processing device, thereby improving reliability. This has the effect of easily obtaining a serial data receiving device with high performance.
第１図はこの発明に係るシリアルデータ受信装置の一実
施例による概要構成を示すブロック図、第２図は同−Ｆ
装置のＤタイプフリップフロップの動作を示す真理値表
を示す図、第３図、第４図および第５図は同上装置の動
作を説明するタイミングチャート、第６図は従来例によ
るシリアルデータ受信装置の概要を示すブロック図、第
７図は調歩同期方式によるシリアルデータのビット構成
図、第８図は同上装置の動作を説明するタイミングチャ
ートである。
１は信号処理装置、２は発振器、３はＮＯＴゲート、４
はＤタイプフリップフロップ（サンプル１段１０１）、
５，６，７．１１はＤタイプフリップフロップおよびＮ
ＡＮＤゲート（第１の検出手段１０２）、８，９，１０
．１２はＤタイプフリップフロップおよびＮＡＮＤゲー
ト（第２の検出手段１０３）、１３．１４はＮＡＮＤゲ
ート（Ｒ−Ｓフリップフロップ、再生手段１０４）であ
る。
なお、図中、同一符号は同一または相当部分を、バす。FIG. 1 is a block diagram showing a schematic configuration of an embodiment of a serial data receiving device according to the present invention, and FIG.
A diagram showing a truth table showing the operation of the D-type flip-flop of the device, FIGS. 3, 4, and 5 are timing charts explaining the operation of the device, and FIG. 6 is a conventional serial data receiving device. FIG. 7 is a bit configuration diagram of serial data based on the start-stop synchronization method, and FIG. 8 is a timing chart illustrating the operation of the above device. 1 is a signal processing device, 2 is an oscillator, 3 is a NOT gate, 4
is a D type flip-flop (sample 1 stage 101),
5, 6, 7.11 are D type flip-flops and N
AND gate (first detection means 102), 8, 9, 10
．． 12 is a D type flip-flop and a NAND gate (second detection means 103), and 13.14 is a NAND gate (RS flip-flop, reproducing means 104). In addition, in the figures, the same reference numerals refer to the same or corresponding parts.
Claims (1)
記サンプル手段によつてサンプルされたシリアル受信デ
ータのＬレベルからＨレベルへの瞬間的な誤変化を除去
し、かつＬレベルからＨレベルへの安定な変化を検出す
る第１の検出手段と、前記サンプル手段によつてサンプ
ルされたシリアル受信データのＨレベルからＬレベルへ
の瞬間的な誤変化を除去し、かつＨレベルからＬレベル
への安定な変化を検出する第２の検出手段と、前記第１
または第２の検出手段からの信号によつて、瞬間的な誤
変化を除去したシリアル受信データを再生する再生手段
とを備えたことを特徴とするシリアルデータ受信装置。A sampling means for sampling serial reception data, and removing an instantaneous erroneous change from L level to H level of the serial reception data sampled by the sampling means, and stably changing from L level to H level. and a first detection means for detecting the serial reception data sampled by the sampling means, which removes an instantaneous erroneous change from an H level to an L level, and also provides a stable change from an H level to an L level. a second detection means for detecting the first detection means;
or a reproduction means for reproducing the serial reception data from which instantaneous erroneous changes have been removed using the signal from the second detection means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116156A JPH02296438A (en) | 1989-05-11 | 1989-05-11 | Serial data sink |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116156A JPH02296438A (en) | 1989-05-11 | 1989-05-11 | Serial data sink |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02296438A true JPH02296438A (en) | 1990-12-07 |
Family
ID=14680161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116156A Pending JPH02296438A (en) | 1989-05-11 | 1989-05-11 | Serial data sink |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02296438A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010913A (en) * | 1983-06-30 | 1985-01-21 | Fujitsu Ltd | Noise eliminating circuit of pulse signal |
-
1989
- 1989-05-11 JP JP1116156A patent/JPH02296438A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010913A (en) * | 1983-06-30 | 1985-01-21 | Fujitsu Ltd | Noise eliminating circuit of pulse signal |
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