JP3129397B2 - マイクロコンピュータ用エミュレーション装置 - Google Patents
マイクロコンピュータ用エミュレーション装置Info
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- G06F11/362—Software debugging
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- G06F9/44—Arrangements for executing specific programs
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Description
ータを含む集積回路を評価するためのエミュレーション
装置及びエミュレーション方法に関する。
は、プログラムを作成する際に、或いは、プログラムを
デバッグする際に使用され、評価されるべき集積回路と
疑似的に同じ動作を行う機能(以下、疑似動作機能と呼
ぶ)と共に、プログラムの実行、中断、中断後の集積回
路内部の状態確認、状態変更等(以下、評価機能と呼
ぶ)をも備えている。このようなエミュレーション装置
は、ターゲットとなる外部回路に接続され、当該外部回
路との間で、データ及び命令を授受することにより、上
記した集積回路の疑似動作及び評価が実行される。
エミュレーションされるべき集積回路には、マイクロコ
ンピュータのように、CPU部及び周辺部とを備えたも
のがある。このようなマイクロコンピュータをエミュレ
ーションするエミュレーション装置として、マイクロコ
ンピュータのCPU部及び周辺部に対応してCPU評価
部と周辺評価部とを個別に備えたものがある。この場
合、CPU評価部と周辺部評価部とは、個々にチップ化
されており、以下、チップ化されたCPU評価部と周辺
評価部とをそれぞれCPU評価チップ及び周辺評価チッ
プと呼ぶ。
辺評価チップとを備えたエミュレーション装置では、応
用機器に応じて異なる周辺機能を内蔵したマイクロコン
ピュータを開発、製品化する際に、CPU部は各製品で
共通化して周辺機能のみ変更、追加して対応する場合が
殆どである。このようなマイクロコンピュータの場合、
CPU評価チップはそのまま流用し、周辺評価チップを
これと切り離して用意することで、容易にエミュレーシ
ョンを実現できると言う利点がある。
置のCPU評価チップには、クロック信号を発生するク
ロック発生器、及び、対象となるマイクロコンピュータ
のCPU部をエミュレーションする評価用CPUとが備
えられている。他方、周辺評価チップには、CPU評価
チップから与えられるクロック信号を受け、当該クロッ
ク信号を各周辺部に対応した周辺部用クロックに分周す
る分周器を有する評価用周辺機能部が評価の対象となる
周辺部に対応して設けられると共に、CPUも設けられ
ている。この構成の周辺評価チップは、エミュレーショ
ンの際、評価用周辺機能部は、分周器のほか、カウンタ
ー、タイマー等を有し、CPU評価用チップとバスを介
して接続され、周辺評価チップに設けられたCPU自体
は、エミュレーションの際には使用されない。
ュレーション装置は、CPU評価チップ内に設けられた
クロック信号を周辺評価チップに供給し、周辺評価チッ
プはCPU評価チップからのクロック信号に従属する形
で、エミュレーション動作を行う。
ョンされるべきマイクロコンピュータにおけるCPU部
のクロック信号の繰返周波数は、高速化する傾向にあ
り、場合によっては、数年の間に、1桁以上、速くにな
ることもまれではない。また、マイクロコンピュータに
おける改良が、CPU部におけるクロック信号の高速化
だけに止まっていることも多い。
ける周辺部用クロック信号の繰返周波数は、当該周辺部
に接続されるべき種々の入出力機器の動作速度との整合
性の関係上、CPU部におけるクロック信号に比較し
て、それほど大きく変化しない場合が多い。
ック信号によって、周辺評価チップを動作させる構成で
は、マイクロコンピュータのCPU部におけるクロック
信号が変化すると、CPU評価チップ自身を流用するこ
とができなくなってしまう。したがって、クロック信号
の変更の際には、周辺評価チップの変更に止まらず、C
PU評価チップをも同時に、変更しなければならない。
しかし、CPU部におけるクロック信号の高速化と、周
辺部におけるクロック信号の高速化とに差があることを
考慮すると、CPU評価チップ及び周辺評価チップの双
方を、CPU部におけるクロック信号の変化の度毎に、
設計し直し、取り替えることは、設計の面でも却って不
利であり、また、経済性の面でも難点がある。
のマイクロコンピュータ用エミュレーション装置として
動作する半導体集積回路が提案されているが、この提案
では、2つの評価チップをモード切替信号によって切り
替えることを開示しているだけで、クロック信号の変更
については、何等、考慮していない。
は、周辺評価チップにおけるクロック信号が変化して
も、いずれか一方の評価チップだけを変えるだけで、ク
ロック信号の変化に対処できるマイクロコンピュータ用
エミュレーション装置を提供することである。
チップを変えることなく、周辺評価チップを変えるだけ
で、CPU評価チップのクロック信号の変更に対処でき
るマイクロコンピュータ用エミュレーション装置を提供
することである。
に柔軟に対処できるエミュレーション方法を提供するこ
とである。
理装置部(以下、CPU部と呼ぶ)及び周辺部を有する
マイクロコンピュータに使用され、前記CPU部を評価
するためのCPU評価部と、前記周辺部を評価するため
の周辺評価部とを備えたマイクロコンピュータ用エミュ
レーション装置において、前記周辺評価部は、システム
クロックを発生するクロック発生回路を備え、前記クロ
ック発生回路から前記CPU評価部へ信号線を介して伝
え、前記CPU評価部は、伝えられた前記システムクロ
ック信号によってエミュレーション動作することを特徴
とするマイクロコンピュータ用エミュレーション装置が
得られる。
プと、周辺部評価用チップとを備えたエミュレーション
装置に使用されるエミュレーション方法において、周辺
評価用チップ内に、システムクロックを発生するクロッ
ク発生回路を設けておき、このクロック発生回路からの
システムクロックを前記周辺評価用チップ内のクロック
発生回路から前記CPU評価用チップに、直接供給し、
前記CPU評価用チップは、前記クロック発生回路から
送られてきたシステムクロックによって、エミュレーシ
ョン動作を行うことを特徴とするマイクロコンピュータ
用エミュレーション方法が得られる。
実施の形態に係るエミュレーション装置を説明する。
ーション装置の概略構成が示されており、図示されたエ
ミュレーション装置は、対象となるマイクロコンピュー
タのCPUに対応して設けられたCPU評価チップ10
と、マイクロコンピュータの周辺部に対応して設けられ
た周辺評価チップ11とにより構成されている。
価用CPU101及びバッファ102だけが示されてい
るが、エミュレーションに必要な処理を行うためのプロ
グラムを格納するメモリ等が備えられていることは、言
うまでもない。尚、CPU評価チップ10内におけるク
ロック発生器は、省略されても良い。
z程度の繰返周波数を有するクロック信号ckをシステ
ムクロック信号として発生するクロック発生回路11
0、マイクロコンピュータの周辺部(ここでは、第1及
び第2の周辺部を有しているものとする)に対応した第
1及び第2の周辺制御部111及び112、及び、バッ
ファ113とを備えている。第1及び第2の周辺制御部
111及び112は、シリアルインターフェース、タイ
マー等を有しており、クロック発生回路110からのシ
ステムクロック信号は第1及び第2の周辺制御部11
1、及び、112の前段に設けられた分周器114及び
115によって分周された後、第1及び第2の周辺制御
部111及び112に与えられ、当該第1及び第2の周
辺制御部111及び112に対応して設けられたポート
を介して、マイクロコンピュータの周辺部(図示せず)
に送出される。
ステムクロック信号は、バッファ113、信号線14、
及び、102を介して、CPU評価チップ10の評価用
CPU101に、システムクロックとして送出される。
図に示されているように、評価用CPU101は、周辺
評価チップ11の第1及び第2の周辺制御部111及び
112と、バス15を介して接続されており、当該バス
15を通して、命令及びデータの送受が行われる。
は、周辺評価チップ11内のクロック発生回路110が
起動されて、システムクロック信号ckを発生させ、エ
ミュレーション動作が開始される。この場合、システム
クロック信号ckは信号線14を通して、CPU評価チ
ップ10内の評価用CPU101に供給され、このシス
テムクロック信号ckにしたがってCPU評価チップ1
0はエミュレーション用のプログラムを実行する。他
方、当該システムクロック信号ckは、周辺評価チップ
11内のクロック発生回路110から分周器114及び
115に与えられ、これらの分周器114及び115で
分周された後、第1及び第2の周辺制御部111及び1
12に与えられる。分周されたクロック信号を受けた第
1及び第2の周辺制御部111及び112は、対応する
周辺部に周辺クロック信号を送出すると共に、各周辺ク
ロック信号にしたがって、評価用CPU101からの命
令及びデータを処理し、周辺部のエミュレーションを行
う。
係るエミュレーション装置のより具体的な構成例が示さ
れており、CPU評価チップ10、及び、周辺評価用チ
ップ11とを備えている。図示された周辺評価チップ1
1は、I/Oチップ16及びターゲットに接続されるポ
ート17とを備え、I/Oチップ16は、図1に示され
た第1及び第2の周辺制御部111、112(図2では
図示せず)、並びに、クロック発生回路(CG)110
を含んでいる。
PU101、エミュレーションに必要な各種の命令及び
データを格納する内蔵メモリ、並びに、I/Oチップ1
6とのインタフェースとして動作するバッファ102を
備えている。また、図示されたCPU評価チップ10
は、外部メモリ21と接続されており、外部メモリ21
はエミュレーションメモリ部、モニタメモリ部、タグイ
ベントメモリ部等を有している。
信号は、信号線14及びバッファ102を介してCPU
評価チップ10に与えられる一方、I/Oチップ16内
の第1及び第2の周辺制御部に設けられた分周器により
分周された後、ポート17に送出される。CPU評価チ
ップ10は、評価用CPU101の制御の下に、周辺評
価チップ11から与えられるシステムクロック信号、及
び、予め定められた手順にしたがって、当該CPU評価
チップ10に接続されている外部CPUのエミュレーシ
ョンを行う。
疑似的に外部CPUと同じ動作を行えると共に、任意の
プログラムアドレスからのプログラム実行及び中断、中
断後の外部CPUの内部状態の確認、状態の変更、外部
CPUの命令の実行状態のトレース等(これらの機能を
評価機能と呼ぶ)を有しており、これらの評価機能自体
は、クロック信号の繰返周波数が変わっても変更されな
いことが多い。
評価チップ16において、クロック信号を発生し、この
クロック信号に従属させて、CPU評価チップ10を動
作させることにより、クロック信号の繰返周波数が変わ
っても、周辺評価チップ16だけを変えるだけで、クロ
ック信号の変更に対応できる。
プ16からCPU評価チップ10に供給する構成では、
クロック信号の送出、停止を行うためのクロック制御信
号が必要になるが、このクロック制御信号を周辺評価チ
ップ16からCPU評価チップ10に与える場合には、
周辺評価チップ16とCPU評価チップ10の間に設け
られた既存の制御線、例えば、スタンバイを指示する制
御線を利用すれば、周辺評価チップ16及びCPU評価
チップ10との間の配線を増加させる必要はない。
11内のクロック発生回路110によって、直接、10
0MHzのシステムクロック信号を発生させる場合につ
いて説明したが、本発明は、何等、これに限定されず、
例えば、クロック発生回路110によって、周辺制御用
低周波のクロック信号を発生し、分周器114、115
を介することなく、直接、第1及び第2の周辺制御部1
11、112に与え、他方、CPU評価チップには、周
辺制御用低周波クロック信号をPLL等で逓倍して、シ
ステムクロック信号として送出する構成を採用しても良
い。
評価チップとを備えたエミュレーション装置において、
クロック信号の繰返周波数の変更の度毎に、複雑な評価
機能を有するCPU評価チップを変えることなく、周辺
評価チップのみを変更するとによって、簡単に繰返周波
数の変更に対応できると言う利点がある。
ーション装置の原理的な構成を示すブロック図である。
的に説明するためのブロック図である。
Claims (7)
- 【請求項1】 中央処理装置部(以下、CPU部と呼
ぶ)及び周辺部を有するマイクロコンピュータに使用さ
れ、前記CPU部を評価するためのCPU評価部と、前
記周辺部を評価するための周辺評価部とを備えたマイク
ロコンピュータ用エミュレーション装置において、前記
周辺評価部は、システムクロックを発生するクロック発
生回路を備え、前記クロック発生回路から前記CPU評
価部へ信号線を介して伝え、前記CPU評価部は、伝え
られた前記システムクロック信号によってエミュレーシ
ョン動作することを特徴とするマイクロコンピュータ用
エミュレーション装置。 - 【請求項2】 請求項1において、前記CPU評価部及
び前記周辺評価部はそれぞれチップ化されていることを
特徴とするマイクロコンピュータ用エミュレーション装
置。 - 【請求項3】 請求項2において、前記周辺評価部は、
前記システムクロックを分周して、前記マイクロコンピ
ュータの周辺部に供給すると共に、周辺部を制御する周
辺制御段を備えていることを特徴とするマイクロコンピ
ュータ用エミュレーション装置。 - 【請求項4】 請求項1〜3のいずれかにおいて、前記
CPU評価部は、マイクロコンピュータのCPU部を評
価するための評価用CPU及び内蔵メモリとを備え、前
記システムクロックは評価用CPUに与えられることを
特徴とするマイクロコンピュータ用エミュレーション装
置。 - 【請求項5】 請求項4において、前記評価用CPU
と、前記周辺評価部の周辺制御段は、バスによって接続
されていることを特徴とするマイクロコンピュータ用エ
ミュレーション装置。 - 【請求項6】 請求項1において、前記システムクロッ
クを送信する手段は、前記システムクロックより低い繰
返周波数を有する周辺制御用クロック信号を発生する手
段と、前記周辺制御用クロック信号を逓倍して、前記シ
ステムクロック信号にする周波数逓倍手段とを備えてい
ることを特徴とするマイクロコンピュータ用エミュレー
ション装置。 - 【請求項7】 CPU評価用チップと、周辺部評価用チ
ップとを備えたエミュレーション装置に使用されるエミ
ュレーション方法において、周辺評価用チップ内に、シ
ステムクロックを発生するクロック発生回路を設けてお
き、このクロック発生回路からのシステムクロックを前
記周辺評価用チップ内のクロック発生回路から前記CP
U評価用チップに、直接供給し、前記CPU評価用チッ
プは、前記クロック発生回路から送られてきたシステム
クロックによって、エミュレーション動作を行うことを
特徴とするマイクロコンピュータ用エミュレーション方
法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08350021A JP3129397B2 (ja) | 1996-12-27 | 1996-12-27 | マイクロコンピュータ用エミュレーション装置 |
EP97250384A EP0851351A3 (en) | 1996-12-27 | 1997-12-24 | Emulation system and method for microcomputer |
KR1019970075162A KR19980064744A (ko) | 1996-12-27 | 1997-12-27 | 마이크로컴퓨터용 에뮬레이션 장치 및 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08350021A JP3129397B2 (ja) | 1996-12-27 | 1996-12-27 | マイクロコンピュータ用エミュレーション装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10187481A JPH10187481A (ja) | 1998-07-21 |
JP3129397B2 true JP3129397B2 (ja) | 2001-01-29 |
Family
ID=18407707
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08350021A Expired - Fee Related JP3129397B2 (ja) | 1996-12-27 | 1996-12-27 | マイクロコンピュータ用エミュレーション装置 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0851351A3 (ja) |
JP (1) | JP3129397B2 (ja) |
KR (1) | KR19980064744A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4022040B2 (ja) | 2000-10-05 | 2007-12-12 | 松下電器産業株式会社 | 半導体デバイス |
US7761822B2 (en) | 2007-03-19 | 2010-07-20 | Fujitsu Limited | File information generating method, file information generating apparatus, and storage medium storing file information generation program |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05257710A (ja) * | 1991-08-12 | 1993-10-08 | Advanced Micro Devicds Inc | 内部実行パラメータを与えるためのシステムおよびプロセッサによって実行されるべき命令を検証するための配列 |
JP2752592B2 (ja) * | 1994-12-28 | 1998-05-18 | 日本ヒューレット・パッカード株式会社 | マイクロプロセッサ、マイクロプロセッサ−デバッグツール間信号伝送方法及びトレース方法 |
JP2845155B2 (ja) * | 1995-02-07 | 1999-01-13 | 日本電気株式会社 | シングルチップマイクロコンピュータのエミュレーションチップ |
-
1996
- 1996-12-27 JP JP08350021A patent/JP3129397B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-24 EP EP97250384A patent/EP0851351A3/en not_active Withdrawn
- 1997-12-27 KR KR1019970075162A patent/KR19980064744A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
KR19980064744A (ko) | 1998-10-07 |
JPH10187481A (ja) | 1998-07-21 |
EP0851351A3 (en) | 2000-05-31 |
EP0851351A2 (en) | 1998-07-01 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001018 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 10 |
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S533 | Written request for registration of change of name |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 10 |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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