JPH02291190A - Semiconductor laser device and its manufacture - Google Patents
Semiconductor laser device and its manufactureInfo
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- Semiconductor Lasers (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体レーザ装置、特に内部ストライプ型の
半導体レーザ装置、及びその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor laser device, particularly an internal stripe type semiconductor laser device, and a method for manufacturing the same.
（従来の技術）
レーザ発振の横モードは、レーザ光の水平方向の広がり
角のみならず、閾値電流、電流対先出力特性、縦モード
特性等を支配する重要な因子である。このレーザ発振の
横モードを制御するために、基板に１本のストライプ状
溝を形成した半導体レザ装置が良く知られている。この
ような半導体レーザ装置の一例として、屈折率導枝型構
造を有するＣ Ｓ Ｐ （Ｃｈａｎｎｅｌｅｄ Ｓｕｂ
ｓｔｒａｔｅ Ｐｌａｎａｒ）レーサがある。また、半
導体基板上の電流阻止層を貫通３一
し半導体基板に達するストライプ状溝が形成されている
Ｖ Ｓ Ｉ Ｓ （Ｖ−ｃｈａｎｎｅｌｅｄ Ｓｕｂｓ
ｔｒａｔｅ Ｉｎｎｅｒ Ｓｔｒｉｐｅ）レーザも多用
されている。(Prior Art) The transverse mode of laser oscillation is an important factor that governs not only the horizontal spread angle of laser light, but also the threshold current, current vs. output characteristics, longitudinal mode characteristics, etc. In order to control the transverse mode of laser oscillation, a semiconductor laser device in which a single stripe-shaped groove is formed in a substrate is well known. As an example of such a semiconductor laser device, a C S P (Channeled Sub
There is a straight planar) laser. In addition, V-channeled Subs (V-channeled Subs) have a stripe-shaped groove that penetrates the current blocking layer on the semiconductor substrate and reaches the semiconductor substrate.
Inner stripe) lasers are also frequently used.
ＶＳＩＳレーザの一例を第４図に示す。この■ＳＩＳレ
ーザては、ｐ−ＧａＡＳ基板１上に、ｎＧａＡｓ電流阻
止層２、ｐ−ＧａＡＩＡｓ第１クラッド層３、ＧａＡＩ
Ａｓ活性層４、ｎ−ＧａＡＩＡＳ第２クラッド層５、及
びｎ−ＧａＡｓ）ンタクト層６が積層され、電流阻止層
２に半導体基板１に達するストライプ状溝１０が形成さ
れている。ストライプ状溝１０により先導波路と電流通
路とが形成されるので、ｖｓｒｓレーザは製造が容易で
あるという長所を有するが、発振閾値が４０〜６０ｍＡ
と比較的高いという欠点を有している。An example of a VSIS laser is shown in FIG. This SIS laser consists of a p-GaAS substrate 1, an nGaAs current blocking layer 2, a p-GaAIAs first cladding layer 3, a GaAI
An As active layer 4, an n-GaAIAS second cladding layer 5, and an n-GaAs contact layer 6 are laminated, and a striped groove 10 reaching the semiconductor substrate 1 is formed in the current blocking layer 2. Since the leading wave path and the current path are formed by the striped grooves 10, the vsrs laser has the advantage of being easy to manufacture, but the oscillation threshold is 40 to 60 mA.
It has the disadvantage of being relatively high.
このようなＶＳＩＳレーザの製造に於いては、電流阻止
層２をエソチングしてス１・ライブ状／ｉｌｌｌ７ｌＯ
を形成した後に、ＬＰＥ（液相エピタキンヤル法）によ
ってこの満１０を埋め込んで第１クラッド層３の成長が
行われる。このＬＰＥ成長では、溝１０の側面部上での
結晶成長速度が、電流阻止層２の平坦部上での速度より
も大きい。その結果、溝１０の内部が選択的に埋め込ま
れ、その上に成長させられる第１クラッド層３の表面が
平坦化される。これは、ＬＰＥ法に於ける結晶成長の速
度か下地結晶の面方位に強く依存することを利用したも
のであり、リッジを有する基板を平坦化するためにも用
いることができる。In manufacturing such a VSIS laser, the current blocking layer 2 is etched to form a sliver/ill7lO
After forming the first cladding layer 3, the first cladding layer 3 is grown using LPE (liquid phase epitaxy). In this LPE growth, the crystal growth rate on the side surfaces of the groove 10 is higher than the rate on the flat part of the current blocking layer 2. As a result, the inside of the trench 10 is selectively filled, and the surface of the first cladding layer 3 grown thereon is planarized. This method takes advantage of the fact that the crystal growth rate in the LPE method strongly depends on the plane orientation of the underlying crystal, and can also be used to flatten a substrate having a ridge.
ところで、ＶＳＩＳレーザの閾値電流を低減するために
は、第１クラッド層３の層厚をできるたけ薄くすること
によって、第１クラッド層３内の電流の横方向の広がり
を防止して、無効電流を減少させることが有効である。By the way, in order to reduce the threshold current of the VSIS laser, by making the layer thickness of the first cladding layer 3 as thin as possible, the horizontal spread of the current in the first cladding layer 3 is prevented, and the reactive current is reduced. It is effective to reduce the
しかし、第１クラ，ド層３の層厚を薄くするために、該
層の成長時間を短くすると溝１０の埋込が不十分となり
、第５図に示すように、湾曲部１１が形成されてしまう
。However, if the growth time of the first cladding layer 3 is shortened in order to reduce its thickness, the groove 10 will not be filled sufficiently, and a curved portion 11 will be formed as shown in FIG. I end up.
このような湾曲部１１を有する第１クラッド層３の上に
活性層４を成長させると、活性層４も湾曲してしまう。If the active layer 4 is grown on the first cladding layer 3 having such a curved portion 11, the active layer 4 will also be curved.
このような湾曲した活性層を有する半導体レーザ装置で
は、横方向の屈折率差が通常のものとは異なるので、レ
ーザ光の遠視野像か安定せず、最大光出力が低下する恐
れがある。In a semiconductor laser device having such a curved active layer, the refractive index difference in the lateral direction is different from that of a normal one, so that the far-field image of the laser beam may become unstable and the maximum optical output may decrease.
第１クラッド層３の層厚を薄くしても、活性層４の湾曲
を生じさせないようにするためには、電流阻止層２の平
坦部上での結晶成長速度を充分に遅くすることができれ
ば良い。これを実現するためには次のような構成とする
ことが考えられる。In order to prevent curvature of the active layer 4 even if the thickness of the first cladding layer 3 is reduced, it is necessary to sufficiently slow down the crystal growth rate on the flat part of the current blocking layer 2. good. In order to realize this, the following configuration may be considered.
（１）電流阻止層にリッジ部を設け、ストライプ状溝を
そのリッジ部に形成する。(1) A ridge portion is provided in the current blocking layer, and a striped groove is formed in the ridge portion.
（２）ストライプ状溝（主チャネル）の両側に、主チャ
ネルと同様の溝（ダミーチャネル）を形成する。(2) Grooves (dummy channels) similar to the main channel are formed on both sides of the striped groove (main channel).
上記（１）の例としては、第６図に示すようなＢ Ｔ
Ｒ Ｓ （Ｂｕｒｉｅｄ Ｔｗｉｎ−Ｒｉｄｇｅ Ｓｕ
ｂｓｔｒａｔｅ）構造と呼ばれるものがある。この構造
では、基板１のテラス１３上に平行な２つのリッジ１２
ａ，１２ｂが設けられており、それらのりッジ間にスト
ライプ状溝１０が形成されている。第１クラ・ソド層３
の成長に際しては、結晶成長の異方性によって２つノリ
ッジ１２ａ、１２ｂの側面に於ける成長が促進されるた
めに、リッジ１２ａ，１２ｂ上の平坦部での結晶成長が
遅くなる。このため、溝１０を完全に埋め込み、しかも
両リソジ上の第１クラッド層３の層厚を薄くすることが
できる。As an example of the above (1), B T as shown in FIG.
R S (Buried Twin-Ridge Su
There is something called a (bstrate) structure. In this structure, two parallel ridges 12 are formed on the terrace 13 of the substrate 1.
a, 12b are provided, and a striped groove 10 is formed between these ridges. 1st Kura Sodo Layer 3
When growing, the anisotropy of crystal growth promotes growth on the sides of the two ridges 12a, 12b, so crystal growth on the flat portions above the ridges 12a, 12b slows down. Therefore, the trench 10 can be completely buried, and the thickness of the first cladding layer 3 on both lithography can be made thinner.
上記（２）の例としては、第７図に示す構造及び第８図
に示す構造がある。これらの構造では、ストライプ状の
主チャネル１０ａの両側に主チャネル１０ａと同じ深さ
のダミーチャネル１０ｂか形成されている。第７図の例
では、主チャネル１０ａのみは基板１のテラス１３上に
形成されており、基板１に達している。従って、主チャ
ネル１０ａのみが電流通路となる。また、第８図の例で
は、主チャネル１０ａとダミーチャネル１０ｂの両方か
基板１に達している。電流通路を主チャネル１０ａに狭
窄するために、主チャネル１０ａの両側に溝１４を形成
してダミーチャネル１０ｂの方に電流が漏れないように
している。Examples of the above (2) include the structure shown in FIG. 7 and the structure shown in FIG. 8. In these structures, dummy channels 10b having the same depth as the main channel 10a are formed on both sides of the striped main channel 10a. In the example of FIG. 7, only the main channel 10a is formed on the terrace 13 of the substrate 1 and reaches the substrate 1. Therefore, only the main channel 10a serves as a current path. In the example shown in FIG. 8, both the main channel 10a and the dummy channel 10b reach the substrate 1. In order to narrow the current path to the main channel 10a, grooves 14 are formed on both sides of the main channel 10a to prevent current from leaking toward the dummy channel 10b.
第７図及ひ第８図の構造に於いて、ＬＰＥ法により電流
阻止層２上に第１クラッド層３を成長させる際には、結
晶成長の面方位異方性によってダミーチャネル１０ｂ上
での結晶成長が促進されるために、各チャネル間の電流
阻止層２の平坦部上での成長は鈍化する。従って、主チ
ャネル１０ａを完全に埋め込むことができ、しかも主チ
ャネル１０ａの両側の第１クラッド層３の層厚を薄くす
ることができる。In the structures shown in FIGS. 7 and 8, when growing the first cladding layer 3 on the current blocking layer 2 by the LPE method, due to the plane orientation anisotropy of crystal growth, Since crystal growth is promoted, growth on the flat portions of the current blocking layer 2 between the channels is slowed down. Therefore, the main channel 10a can be completely buried, and the thickness of the first cladding layer 3 on both sides of the main channel 10a can be made thinner.
（発明が解決しようとする課題）
上述の第６図のＢＴＲＳ構造の場合及び第７図の構造の
場合には、基板１をエッチングしてテラス１３を形成し
なければならない。また、第８図の構造では、電流狭窄
のための溝１４を結晶成長工程終了後に形成しなければ
ならない。このように、上述の各改良例は、何れも電流
狭窄構造を形成するために製造工程数の増加を必要とす
るものである。(Problems to be Solved by the Invention) In the case of the BTRS structure shown in FIG. 6 and the structure shown in FIG. 7 described above, the terrace 13 must be formed by etching the substrate 1. Further, in the structure shown in FIG. 8, the groove 14 for current confinement must be formed after the crystal growth process is completed. As described above, each of the above-mentioned improvement examples requires an increase in the number of manufacturing steps in order to form a current confinement structure.
本発明の目的は、ストライプ状溝の上方の活性層を湾曲
させることなく、該溝の両側に薄い層を成長させること
ができ、しかも製造の容易な構造を有する半導体レーザ
装置及びその製造方法を提供することにある。An object of the present invention is to provide a semiconductor laser device and a method for manufacturing the same, which have a structure in which a thin layer can be grown on both sides of a striped groove without curving the active layer above the groove, and which is easy to manufacture. It is about providing.
（課題を解決するための手段）
本発明の半導体レーザ装置は、実質的に平坦な半導体基
板上に電流阻止層が形成され、該電流阻止層を貫通して
該基板に達するストライプ状溝が形成されている半導体
レーザ装置であって、該ストライプ状溝の両側のそれぞ
れに、該電流阻止層を貫通しない２つ以上の副溝が形成
されており、そのことにより上記目的が達成される。(Means for Solving the Problems) In the semiconductor laser device of the present invention, a current blocking layer is formed on a substantially flat semiconductor substrate, and a striped groove is formed that penetrates the current blocking layer and reaches the substrate. In this semiconductor laser device, two or more sub-grooves that do not penetrate the current blocking layer are formed on each side of the striped groove, thereby achieving the above object.
前記電流阻止層の前記ストライプ状溝及び副溝が形成さ
れている領域の上面の成長層が実質的に平坦であっても
よい。The grown layer on the upper surface of the region where the striped grooves and the sub-grooves of the current blocking layer are formed may be substantially flat.
前記半導体基板が第１導電型であり、前記電流阻止層が
第２導電型であり、該電流阻止層の上に、第１導電型の
第１のクラッド層、活性層及び第２導電型の第２のクラ
ッド層を有する積層構造か形成されていてもよい。The semiconductor substrate is of a first conductivity type, the current blocking layer is of a second conductivity type, and a first cladding layer of the first conductivity type, an active layer and a second conductivity type are formed on the current blocking layer. A laminated structure having a second cladding layer may also be formed.
前記第１導電型がｎ型であり、前記第１のクラッド層の
不純物かテルルてあり、そのキャリア濃度か１×１０１
７〜７×１０１７ｃｍ−３であってもよい。The first conductivity type is n-type, the impurity of the first cladding layer is tellurium, and the carrier concentration is 1×101.
It may be 7 to 7×10 17 cm −3 .
前記第２導電型がｎ型であり、前記第２のクラッド層の
不純物がテルルであり、そのキャリア濃度が１ ｘ １
０ １７〜７ ｘ １ ０ １７ｃ ｍ−３であって
もよい。The second conductivity type is n-type, the impurity of the second cladding layer is tellurium, and the carrier concentration is 1 x 1.
It may be 0 17 to 7 x 10 17 cm-3.
前記第２導電型がｐ型であり、前記第２のクラッド層の
キャリア濃度が１×１０１７〜７Ｘ１０１Ｔｃｍ−３で
あってもよい。The second conductivity type may be p-type, and the second cladding layer may have a carrier concentration of 1×10 17 to 7×10 1 Tcm −3 .
前記第１導電型がｐ型であり、前記第１のクラッド層の
キャリア濃度が１×１０１７〜７Ｘ１０１７ｃｍ−３で
あってもよい。The first conductivity type may be p-type, and the first cladding layer may have a carrier concentration of 1×10 17 to 7×10 17 cm −3 .
本発明の半導体レーザ装置の製造方法は、実質的に平坦
な半導体基板上に電流阻止層を形成する工程、該電流阻
止層をストライプ状にエッチングして該半導体基板に達
しない深さの第１の溝を形成する第１のエッチング工程
、及び更にエッチングを行って、該第１の溝が該半導体
基板に達するようにし、該第１の溝の両側のそれぞれに
、該半導体基板に達しない深さの２つ以上の第２の溝を
形成する第２のエッチング工程を包含しており、そのこ
とにより上記目的が達成される。The method for manufacturing a semiconductor laser device of the present invention includes the steps of forming a current blocking layer on a substantially flat semiconductor substrate, etching the current blocking layer in a stripe shape, and etching the first layer to a depth that does not reach the semiconductor substrate. a first etching step to form a trench, and further etching so that the first trench reaches the semiconductor substrate, and a deep trench on each side of the first trench that does not reach the semiconductor substrate. The method further includes a second etching step for forming two or more second grooves, thereby achieving the above object.
（実施例） 本発明を実施例について以下に説明する。(Example) The invention will now be described with reference to examples.
第２図に本発明半導体レーザ装置の一実施例の断面図を
示す。本実施例はｖｓｒｓ構造を有しており、平坦なｐ
−ＧａＡｓ基板１上に、ｎ−ＧａＡｓ電流阻止層（厚さ
０．８μｍ）２、ｐ−ＧａＡＩＡｓ第１クラッド層（厚
さ０．０５〜０．１５μｍ，不純物：Ｍｇ， キャリ
ア濃度ＩＸｌ０１８ｃｍ−３）３、ＧａＡＩＡｓ活性層
（厚さ０．１μｍ） ４、ｎ−ＧａＡＩＡｓ第２クラッ
ド層（厚さ１．２μｍ１ 不純物：テルル、キャリア濃
度ｌ×１ ０ １８ｃ ｍ”３） ５、ｎ ＧａＡｓ
：］ンタクト層（厚さ５μｍ）６が形成されている。ま
た基板１の裏面にはｐ側電極８、コンタクト層６の上に
はｎ側電極７か形成されている。FIG. 2 shows a sectional view of an embodiment of the semiconductor laser device of the present invention. This example has a vsrs structure, and has a flat p
- On GaAs substrate 1, n-GaAs current blocking layer (thickness 0.8 μm) 2, p-GaAIAs first cladding layer (thickness 0.05 to 0.15 μm, impurity: Mg, carrier concentration IXl018 cm-3) 3. GaAIAs active layer (thickness 0.1 μm) 4. N-GaAIAs second cladding layer (thickness 1.2 μm 1 Impurity: tellurium, carrier concentration l×10 18 cm”3) 5. n GaAs
: ] A contact layer (thickness: 5 μm) 6 is formed. Further, a p-side electrode 8 is formed on the back surface of the substrate 1, and an n-side electrode 7 is formed on the contact layer 6.
電流阻止層２には、断面■字形のストライプ状主チャネ
ル（幅５μｍ１ 深さ１．２μｍ）１０ａが電流阻止
層２を貫通して基板１に達するように形成されている。In the current blocking layer 2, a striped main channel (width 5 .mu.m x depth 1.2 .mu.m) 10a having a square cross section is formed so as to penetrate through the current blocking layer 2 and reach the substrate 1.
一方、主チャネル１０ａの両側のそれぞれには、複数の
ダ・ミーチャネル１０ｂかｌ１
形成されている。これらのダミーチャネル１０ｂの深さ
は０、４〜０．５μｍであり、電流阻止層２を貫通しな
いようにされている。ダミーチャ不ル１０ｂ（幅３μｍ
）は、主チヤ不ル１０ａの両側に約２０μｍ幅のストラ
イプ状平坦部以外の全面に７μｍのピッチで印刻した。On the other hand, a plurality of dummy channels 10b and 11 are formed on each side of the main channel 10a. These dummy channels 10b have a depth of 0.4 to 0.5 μm and are designed not to penetrate the current blocking layer 2. Dummy chamfer 10b (width 3μm
) were printed at a pitch of 7 μm on the entire surface of the main chamfer 10a except for the flat striped portions with a width of about 20 μm.
本実施例のＶＳＩＳレーザに於いては、表面に凹部の無
い平坦な第１クラッド層３が、主チャネル１０ａの両側
に於いて層厚０．０５μｍという薄さで形成することが
可能である。このため、動作時には薄い第１クラッド層
３内を横方向へ流れる無効電流が減少し、レーザ発振に
必要な電流か主チャネル１０ａに集中して流れる。本実
施例では、発振閾値は３０ｍＡであった。また、活性層
４が湾曲していないので、レーザ光の遠視野像も安定し
ていた。In the VSIS laser of this embodiment, a flat first cladding layer 3 having no recesses on its surface can be formed with a thickness of 0.05 μm on both sides of the main channel 10a. Therefore, during operation, the reactive current flowing laterally in the thin first cladding layer 3 is reduced, and the current necessary for laser oscillation is concentrated in the main channel 10a. In this example, the oscillation threshold was 30 mA. Furthermore, since the active layer 4 was not curved, the far-field pattern of the laser beam was also stable.
上記実施例ではｐ−ＧａＡＩＡｓ第１クラッド層３のキ
ャリア濃度はＩ Ｘ １ ０１８ｃｍ−３としたか、こ
の濃度を低くすることによって発振閾値が更に低下する
ことが観測された。例えば、手中リア濃度が５ｘｌ０１
７ｃｍ−３の場合には、発振閾値は２７ｍＡてあった。In the above embodiment, the carrier concentration of the p-GaAIAs first cladding layer 3 was set to IX1018 cm-3, and it was observed that the oscillation threshold was further lowered by lowering this concentration. For example, the rear concentration in hand is 5xl01
In the case of 7 cm-3, the oscillation threshold was 27 mA.
この発振閾僅の低下は、第１クラッド層３のキャリア濃
度の１×１０１７〜７Ｘ１０１７ｃｍ−３の範囲で観測
された。この理由は、主チャネル１０ａ両側の第１クラ
ッド層３中への電流拡がりが更に抑制されるためと考え
られる。This slight decrease in the oscillation threshold was observed in the range of the carrier concentration of the first cladding layer 3 from 1×10 17 to 7×10 17 cm −3 . The reason for this is considered to be that the current spread into the first cladding layer 3 on both sides of the main channel 10a is further suppressed.
また、ｎ ＧａＡＩＡｓ第２クラッド層５の不純物は
テルルであり、そのキャリア濃度は１×１０１８ｃｍ−
３であったが、この濃度を低くすることによっても発振
閾値が更に低下することが観測された。例えば、第２ク
ラッド層５のキャリア濃度が５ Ｘ １ ０１７ｃｍ−
３の場合には、発振閾値は２５ｍＡであった。このよう
な発振閾値の低下は、第２クラッド層５のキャリア濃度
かＩ Ｘ １ ０ １７〜７Ｘ １ ０ １７ｃ ｍ−
３の範囲にある場合に観測された。Further, the impurity of the n GaAIAs second cladding layer 5 is tellurium, and its carrier concentration is 1×10 18 cm −
3, but it was observed that the oscillation threshold was further reduced by lowering this concentration. For example, the carrier concentration of the second cladding layer 5 is 5×1017 cm−
In case 3, the oscillation threshold was 25 mA. Such a decrease in the oscillation threshold is caused by the carrier concentration in the second cladding layer 5 or IX1017~7X1017c m-
It was observed in the range of 3.
この理由は、第２クラッド層５内のテルルに関連した結
晶欠陥の数が減少したためと考えられる。The reason for this is thought to be that the number of tellurium-related crystal defects in the second cladding layer 5 has decreased.
次に上記構造を有するＶＳＩＳレーザの製造方法につい
て説明する。Next, a method for manufacturing a VSIS laser having the above structure will be described.
先ず、第１図（ａ）に示すように、平坦なｐＧａＡｓ基
板１上に、電流阻止層２となるｎ−ＧａＡｓ層をＬＰＥ
法を用いて約０．８μｍの厚さに成長させた。この電流
阻止層２は、ｎ−ＧａＡＩＡｓ層を含む多層構造であっ
ても良い。次に、主チャネル１０ａを形成するために、
フォトレジスト９を塗布し（第１図（ｂ））、電流阻止
層２の表面中央部にストライプ状のパターンを露光、現
像した（第１図（Ｃ））。First, as shown in FIG. 1(a), an n-GaAs layer that will become a current blocking layer 2 is formed by LPE on a flat pGaAs substrate 1.
It was grown to a thickness of about 0.8 μm using the method. This current blocking layer 2 may have a multilayer structure including an n-GaAIAs layer. Next, to form the main channel 10a,
A photoresist 9 was applied (FIG. 1(b)), and a striped pattern was exposed and developed at the center of the surface of the current blocking layer 2 (FIG. 1(C)).
次に、硫酸系エッチャント（Ｈ２Ｓ ０４： Ｈ２０２
：Ｈ２０＝１： ２： ５０）を用いた第１のエソチン
グを行い、主チャネル１０ａを先ず０．７５μｍの深さ
に形成し（第１図（ｄ ）） 、その後フォトレジスト
９を除去することなく、ダミーチャネルｌＯｂ用の多数
のストライプ状パターンを露光、現像した（第１図（ｅ
））。次いで、上述のものと同様の硫酸系エッチャント
により電流阻止層２に対して第２のエッチングを行って
、ダミーチャネル１０ｂを形成したく第１図（ｆ））。Next, sulfuric acid-based etchant (H2S 04: H202
:H20=1:2:50) to first form the main channel 10a to a depth of 0.75 μm (FIG. 1(d)), and then remove the photoresist 9. Instead, a large number of striped patterns for the dummy channel lOb were exposed and developed (see Figure 1 (e).
)). Next, a second etching is performed on the current blocking layer 2 using a sulfuric acid-based etchant similar to that described above to form a dummy channel 10b (FIG. 1(f)).
このときダミーチャ不ル１０ｂが電流阻止層２を貫通し
ないようにするために、エッチングする深さを０．４５
ｌ３
μｍとし、電流阻止層２の層厚より浅くした。At this time, in order to prevent the dummy chamfer 10b from penetrating the current blocking layer 2, the etching depth is set to 0.45.
The thickness was 13 μm, which was shallower than the layer thickness of the current blocking layer 2.
方、この第２のエソチングによって主チャネル１０ａは
電流阻止層２を貫通して基板１に達した。On the other hand, the main channel 10a penetrated the current blocking layer 2 and reached the substrate 1 by this second etching.
次に、レジスト９を除去しく第１図（ｇ））、ＬＰＥ法
を用いてｐ−ＧａＡＩＡｓ第１クラッド層３を形成した
。このとき電流阻止層２に設けたダミーチャネル１０ｂ
によって平坦部上の成長速度が著しく低下するため、主
チャネル１０ａを完全に埋め込みながら、平坦部上の第
１クラッド層３の層厚を約０．０５μｍにまで薄く抑え
ることができた。こうして表面に凹部のない第１クラッ
ド層３を形成した後、ＧａＡＩＡｓ活性層４、ｎＧａＡ
ＩＡｓ第２クラッド層５、ｎ−ＧａＡｓコンタクト層６
を順次エビタキシャル成長によって積層し、ヘテロ構造
を形成した。この後、基板ｌの裏面及びコンタクト層６
の表面に電極材料を蒸着することによって電極７、８を
形成し、本実施例の半導体レーザ装置が製造された。Next, the resist 9 was removed (FIG. 1(g)), and a p-GaAIAs first cladding layer 3 was formed using the LPE method. At this time, the dummy channel 10b provided in the current blocking layer 2
Since the growth rate on the flat portion is significantly reduced by this, the thickness of the first cladding layer 3 on the flat portion can be kept as thin as about 0.05 μm while completely embedding the main channel 10a. After forming the first cladding layer 3 without any recesses on the surface, a GaAIAs active layer 4, an nGaA
IAs second cladding layer 5, n-GaAs contact layer 6
were sequentially stacked by epitaxial growth to form a heterostructure. After this, the back surface of the substrate l and the contact layer 6
Electrodes 7 and 8 were formed by vapor-depositing an electrode material on the surface of the semiconductor laser device of this example was manufactured.
第３Ａ図に本発明装置の他の実施例を示す。第３Ａ図の
装置は、第２図に示した装置とは、タミチャネル１０ｂ
の幅、数及びピンチが異なっているだけである。第３Ａ
図の半導体レーザ装置に於けるダミーチャネル１０ｂの
幅、ピッチは各々３μｍ、２０μｍとした。この半導体
レーザ装置は第２図に示したものと同様の優れた性能を
有していた。このように本発明に於ける副溝となるダミ
ーチャ不ル１０ｂの幅、数、ピッチは任意であり、その
幅及び数が増加する程、またピッチが小さくなる程、平
坦部での結晶成長速度を低下させることができた。この
ダミーチャネル１０ｂは、その数が２〜３本であっても
活性層４を湾曲化させずに第１クラッド層３を薄膜化す
ることができた。FIG. 3A shows another embodiment of the device of the present invention. The device shown in FIG. 3A is different from the device shown in FIG.
The only difference is the width, number and pinch. 3rd A
The width and pitch of the dummy channel 10b in the semiconductor laser device shown in the figure were 3 μm and 20 μm, respectively. This semiconductor laser device had excellent performance similar to that shown in FIG. In this way, the width, number, and pitch of the dummy grooves 10b that serve as the sub-grooves in the present invention are arbitrary, and as the width and number increase and the pitch decreases, the crystal growth rate on the flat part increases. could be lowered. Even if the number of dummy channels 10b was two to three, the first cladding layer 3 could be made thinner without causing the active layer 4 to curve.
第３Ｂ図は本発明装置の更に他の実施例の断面図である
。ダミーチャネル１０ｂのピッチが小さくなり、ダミー
チャネル１０ｂ間の平坦部がない場合、若しくは電流阻
止層かｎ−ＧａＡｓであって平坦部の幅が非常に狭い場
合、第１クラッド層３の成長時にタミーチャネル１０ｂ
間の電流阻止層２がメルトバックするため、活性層４は
タミーチャネル１０ｂ上で湾曲し、主チャネル１０ａ上
て薄層化してしまう。このため層厚制御が困難となる。FIG. 3B is a sectional view of yet another embodiment of the device of the present invention. If the pitch of the dummy channels 10b becomes small and there is no flat part between the dummy channels 10b, or if the current blocking layer is made of n-GaAs and the width of the flat part is very narrow, the dummy channels 10b will have a small pitch when growing the first cladding layer 3. channel 10b
Since the current blocking layer 2 between them melts back, the active layer 4 curves on the tummy channel 10b and becomes thinner on the main channel 10a. This makes layer thickness control difficult.
そこで本実施例に於いては、このような電流阻止層２の
メルトバックを最小限に抑えるために、電流阻止層２を
、第１のｎ−ＧａＡｓ層２ａ（厚さ０．４μｍ）、ｎ−
ＧａＡＩＡｓアンチメルトバソク層２ｂ（厚さ０．３μ
ｍ）及び第２のｎ−ＧａＡｓ層２ｃ（厚さ０．１μｍ）
の三層構造とした。Therefore, in this embodiment, in order to minimize the meltback of the current blocking layer 2, the current blocking layer 2 is made of a first n-GaAs layer 2a (thickness 0.4 μm), an n-GaAs layer 2a (thickness 0.4 μm), −
GaAIAs anti-melt bathok layer 2b (thickness 0.3μ
m) and second n-GaAs layer 2c (thickness 0.1 μm)
It has a three-layer structure.
上述の各実施例に於いて、半導体の導電型をすべて反転
させても同様の効果を得ることかできる。In each of the above-described embodiments, the same effect can be obtained even if the conductivity types of the semiconductors are all reversed.
また、他の半導体材料、例えばＩｎＧａＡｓＰ／ Ｉ
ｎ Ｐ系、ＩｎＧａＡＩＰ／ＧａＡｓ系などを用いても
良い。Also, other semiconductor materials such as InGaAsP/I
nP type, InGaAIP/GaAs type, etc. may also be used.
電流注入及び横方向の屈折率差の形成を、例えばＺｎ拡
散、リッジ構造形成、埋め込み等の他の手段を用いて行
っても良い。The current injection and the formation of the lateral refractive index difference may be performed using other means such as Zn diffusion, ridge structure formation, embedding, etc.
上述の各実施例では、副溝となるタミーチャ不ル１０ｂ
をストライプ状溝である主チャネル１０ａと平行に連続
したストライプ状溝によって形成したが、主チャネル１
０ａ以外に凹部を設けることによって、結晶成長の面方
位異方性から多数の凹部ての結晶成長を促進し、平坦部
での結晶成長を抑えることができれば良く、タミーチャ
ネル１０ｂの方向は任意であり、その形状は不連続なも
のであっても良い。In each of the above-mentioned embodiments, the tampering hole 10b serving as the minor groove is
was formed by continuous striped grooves parallel to the main channel 10a, which is a striped groove.
By providing recesses other than 0a, it is sufficient to promote crystal growth in a large number of recesses due to the plane orientation anisotropy of crystal growth, and to suppress crystal growth in flat areas, and the direction of the tummy channel 10b may be arbitrary. The shape may be discontinuous.
（発明の効果）
このように、本発明によれば、平坦な基板を用いること
ができるので、基板に特別なテラスを形成したり電流阻
止層にリッジを形成したりする必要が無いので製造工程
が簡略化される。また、結晶成長層形成後にＺｎ拡散、
溝形成等の電流狭搾手段を新たに設ける必要も無い。電
流阻止層上には凹部を有しない薄い半導体層が成長する
ので、該層の上に形成される活性層の湾曲化が防止され
るため、レーザ光の遠視野像が安定したものとなる。ま
た、電流拡がりによる無効電流が減少するため、動作電
流の低電流化を実現することかできる。(Effects of the Invention) As described above, according to the present invention, since a flat substrate can be used, there is no need to form a special terrace on the substrate or a ridge on the current blocking layer. is simplified. In addition, after the crystal growth layer is formed, Zn diffusion,
There is no need to newly provide current narrowing means such as groove formation. Since a thin semiconductor layer having no recesses is grown on the current blocking layer, the active layer formed on the layer is prevented from curving, so that the far-field pattern of the laser beam becomes stable. Furthermore, since the reactive current due to current spread is reduced, it is possible to realize a lower operating current.
４．図面の８ な言゛■
第１図（ａ）〜（ｈ）は本発明の一実施例の各工程を説
明するための断面図、第２図は本発明装置の実施例の断
面図、第３Ａ図は本発明装置の他の実施例の断面図、第
３Ｂ図は本発明装置の更に他の実施例の断面図、第４図
〜第６図は従来例の断面図、第７図及び第８図は改良例
の断面図てある。4. Figures 1 (a) to (h) are sectional views for explaining each step of an embodiment of the present invention, and Figure 2 is a sectional view of an embodiment of the apparatus of the present invention. 3A is a sectional view of another embodiment of the device of the present invention, FIG. 3B is a sectional view of still another embodiment of the device of the present invention, FIGS. 4 to 6 are sectional views of the conventional example, and FIGS. FIG. 8 is a sectional view of an improved example.
１・・・半導体基板、２・・・電流阻止層、３・・・第
１クラッド層、４・・・活性層、５・・・第２クラッド
層、１０ａ・・・主チャネル（ストライプ状溝）、１０
ｂ・・・ダミーチャネル（副溝）。DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 2... Current blocking layer, 3... First cladding layer, 4... Active layer, 5... Second cladding layer, 10a... Main channel (stripe groove) ), 10
b...Dummy channel (minor groove).
以 上that's all
Claims (1)
れ、該電流阻止層を貫通して該基板に達するストライプ
状溝が形成されている半導体レーザ装置であって、 該ストライプ状溝の両側のそれぞれに、該電流阻止層を
貫通しない２つ以上の副溝が形成されている半導体レー
ザ装置。 ２、前記電流阻止層の前記ストライプ状溝及び副溝が形
成されている領域の上面の成長層が実質的に平坦である
請求項１に記載の半導体レーザ装置。 ３、前記半導体基板が第１導電型であり、前記電流阻止
層が第２導電型であり、該電流阻止層の上に、第１導電
型の第１のクラッド層、活性層及び第２導電型の第２の
クラッド層を有する積層構造が形成されている請求項１
又は２に記載の半導体装置。 ４、前記第１導電型がｎ型であり、前記第１のクラッド
層の不純物がテルルであり、そのキャリア濃度が１×１
０＾１＾７〜７×１０＾１＾７ｃｍ＾−＾３である請求
項３に記載の半導体装置。 ５、前記第２導電型がｎ型であり、前記第２のクラッド
層の不純物がテルルであり、そのキャリア濃度が１×１
０＾１＾７〜７×１０＾１＾７ｃｍ＾−＾３である請求
項３に記載の半導体装置。 ６、前記第２導電型がｐ型であり、前記第２のクラッド
層のキャリア濃度が１×１０＾１＾７〜７×１０＾１＾
７ｃｍ＾−＾３である請求項３に記載の半導体装置。 ７、前記第１導電型がｐ型であり、前記第１のクラッド
層のキャリア濃度が１×１０＾１＾７〜７×１０＾１＾
７ｃｍ＾−＾３である請求項３に記載の半導体装置。 ８、実質的に平坦な半導体基板上に電流阻止層を形成す
る工程、 該電流阻止層をストライプ状にエッチングして該半導体
基板に達しない深さの第１の溝を形成する第１のエッチ
ング工程、及び 更にエッチングを行って、該第１の溝が該半導体基板に
達するようにし、該第１の溝の両側のそれぞれに、該半
導体基板に達しない深さの２つ以上の第２の溝を形成す
る第２のエッチング工程を包含する半導体レーザ装置の
製造方法。[Claims] 1. A semiconductor laser device in which a current blocking layer is formed on a substantially flat semiconductor substrate, and a striped groove extending through the current blocking layer and reaching the substrate is formed. . A semiconductor laser device, wherein two or more sub-grooves that do not penetrate the current blocking layer are formed on each side of the striped groove. 2. The semiconductor laser device according to claim 1, wherein the grown layer on the upper surface of the region where the striped grooves and the sub-grooves of the current blocking layer are formed is substantially flat. 3. The semiconductor substrate is of a first conductivity type, the current blocking layer is of a second conductivity type, and on the current blocking layer, a first cladding layer of the first conductivity type, an active layer, and a second conductivity type. Claim 1: A laminated structure having a second cladding layer of the mold is formed.
Or the semiconductor device according to 2. 4. The first conductivity type is n-type, the impurity of the first cladding layer is tellurium, and the carrier concentration is 1×1.
4. The semiconductor device according to claim 3, which has a size of 0^1^7 to 7x10^1^7 cm^-^3. 5. The second conductivity type is n-type, the impurity of the second cladding layer is tellurium, and the carrier concentration is 1×1.
4. The semiconductor device according to claim 3, which has a size of 0^1^7 to 7x10^1^7 cm^-^3. 6. The second conductivity type is p-type, and the carrier concentration of the second cladding layer is 1×10^1^7 to 7×10^1^
4. The semiconductor device according to claim 3, which has a diameter of 7 cm^-^3. 7. The first conductivity type is p-type, and the carrier concentration of the first cladding layer is 1×10^1^7 to 7×10^1^
4. The semiconductor device according to claim 3, which has a diameter of 7 cm^-^3. 8. Forming a current blocking layer on a substantially flat semiconductor substrate; a first etching step of etching the current blocking layer in a stripe pattern to form a first groove having a depth that does not reach the semiconductor substrate; and further etching the first trench to reach the semiconductor substrate, and forming two or more second trenches on each side of the first trench at a depth that does not reach the semiconductor substrate. A method for manufacturing a semiconductor laser device including a second etching step for forming a groove.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111399A JPH07109926B2 (en) | 1989-04-28 | 1989-04-28 | Semiconductor laser device and manufacturing method thereof |
| EP90304612A EP0395436B1 (en) | 1989-04-28 | 1990-04-27 | A semiconductor laser device, a semiconductor wafer, and a method for the production of the same |
| US07/513,508 US5042044A (en) | 1989-04-28 | 1990-04-27 | Semiconductor laser device, a semiconductor wafer |
| DE69031401T DE69031401T2 (en) | 1989-04-28 | 1990-04-27 | Semiconductor lasers, semiconductor wafers and methods of manufacturing the same |
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|---|---|
| JPH02291190A true JPH02291190A (en) | 1990-11-30 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287087A (en) * | 1987-05-19 | 1988-11-24 | Sanyo Electric Co Ltd | Manufacture of semiconductor laser |
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1989
- 1989-04-28 JP JP1111399A patent/JPH07109926B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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