JPH02290048A - Laminated semiconductor mounted body - Google Patents
Laminated semiconductor mounted bodyInfo
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- JPH02290048A JPH02290048A JP2013875A JP1387590A JPH02290048A JP H02290048 A JPH02290048 A JP H02290048A JP 2013875 A JP2013875 A JP 2013875A JP 1387590 A JP1387590 A JP 1387590A JP H02290048 A JPH02290048 A JP H02290048A
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Classifications
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- H—ELECTRICITY
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＴＡＢ方式で実装されたパッケージを複数個積
層した構造を有する半導体装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a semiconductor device having a structure in which a plurality of packages mounted using the TAB method are stacked.
従来の技術
近年、電子機器の高密度化の要求は大きな課題となって
おり、その解決策として第５図に示す構成が用いられて
いる。第５図は従来の高密度実装による半導体装置の一
例の断面図である。回路基板２０の両面には所定の配線
パターンと電極２１ａ， ２ｌｂが設けられ 各面の配
線パターン同士はスルーホール（図示せず）で電気的に
接続されている。パッケージされた半導体チップ２２ａ
， ２２ｂは回路基板２０の両面に載置されている。こ
のような従来の構成で（よ パッケージを回路基板２０
の両面に配設することによって、少なくとも同一平面積
で約２倍の実装密度を得てい九
発明が解決しようとする課題
しかし 従来の構成では回路基板の両面にパッケージを
平面的に配設するため２倍の実装密度しか得られず、搭
載したチップが増える程実装面積が増加して電子機器の
高密度化に対応できないという問題があっｔも 本発
明（友 上述の問題点に鑑みて試されたもので、 ２倍
以上の実装密度が得られる積層型半導体実装体を提供す
ることを目的とする。また 本発明は積層した半導体装
置のリードの基板への接続を容易に行うことのできる構
造を提供することを目的とする。さらにまた 本発明（
よ 半導体メモリデバイスの積層に好適な積層構造体を
得ることを目的とする。BACKGROUND OF THE INVENTION In recent years, the demand for higher density electronic devices has become a major issue, and as a solution to this, the configuration shown in FIG. 5 has been used. FIG. 5 is a cross-sectional view of an example of a conventional semiconductor device with high-density packaging. Predetermined wiring patterns and electrodes 21a, 2lb are provided on both sides of the circuit board 20, and the wiring patterns on each side are electrically connected to each other through through holes (not shown). Packaged semiconductor chip 22a
, 22b are placed on both sides of the circuit board 20. In a conventional configuration like this, the package is connected to the circuit board 20
By arranging the package on both sides of the circuit board, the packaging density is at least twice as high in the same planar area. However, there is a problem in that the mounting density is only twice as high, and as the number of chips mounted increases, the mounting area increases, making it impossible to cope with the increasing density of electronic equipment. It is an object of the present invention to provide a stacked semiconductor package that can achieve a packaging density of twice or more.The present invention also provides a structure in which leads of stacked semiconductor devices can be easily connected to a substrate. Furthermore, the present invention (
Another object of the present invention is to obtain a laminated structure suitable for laminating semiconductor memory devices.
課題を解決するための手段
本発明は上述の課題を解決するた敦 半導体チップの電
極端子に接続されたインナリードにつながったアウタリ
ード領域で前記アウタリードが複数本に分離され 前記
半導体チップを実装したＴＡＢパッケージが複数段に積
層され 各積層段毎に前記複数本に分離されたリードは
少なくとも一本が残され 他のリードが所定本数切断、
前記積層されたＴＡＢパッケージが回路基板上に搭載さ
せるという構成を備えたものである。Means for Solving the Problems The present invention solves the above-mentioned problems.A TAB on which the semiconductor chip is mounted, wherein the outer lead is separated into a plurality of pieces in an outer lead region connected to the inner lead connected to the electrode terminal of the semiconductor chip. The packages are stacked in multiple tiers, and for each stacking tier, at least one of the leads separated into the plurality of leads is left and a predetermined number of other leads are cut.
The stacked TAB packages are mounted on a circuit board.
作用
本発明は上述の構成によって、半導体チップを容易に回
路基板上に２層又はそれ以上に積層でき、その状態で共
通端子以外の端子を回路基板の電極に容易に接続できる
。従って、半導体チップを何層でも積み重ねたパッケー
ジを得ることが可能となり、 ２倍以上の実装密度が得
られる。According to the present invention, with the above-described structure, semiconductor chips can be easily stacked in two or more layers on a circuit board, and in this state, terminals other than the common terminal can be easily connected to the electrodes of the circuit board. Therefore, it is possible to obtain a package in which semiconductor chips are stacked in any number of layers, and the packaging density can be more than doubled.
実施例
ＬＳＩメモリチップを同一回路基板上に複数個搭載する
場合、電源，クロック信号ライン等の各チップ共通の電
極（友 これらの各チップの同一の電極同志を共通に接
続して回路基板上の配線と接続することができる。 し
かしながら、チップ選択用の電極等の非共通電掻（ヨ
個々のチップから独立して個々に取出して回路基板上
の特定の配線にそれぞれ接続する必要がある。複数個の
ＬＳＩメモリチップを積層する場合このような課題があ
り、共通電極および非共通電極の接続処理を考慮した本
発明の実施例を以下に説明する。第１図は本発明の一実
施例における半導体装置の構成の一部であるＴＡＢパッ
ケージの平面図である。本実施例ではメモリＬＳＩチッ
プを４チップ積層する場合について以下第３図および第
４図にて説明する。Embodiment When multiple LSI memory chips are mounted on the same circuit board, the same electrodes (common electrodes) of each chip such as power supply and clock signal lines are commonly connected to each other on the circuit board. Can be connected to wiring. However, non-common electric scratching (yoyo) such as electrodes for chip selection
It is necessary to take them out individually from each chip and connect them to specific wiring on the circuit board. There is such a problem when stacking a plurality of LSI memory chips, and an embodiment of the present invention will be described below that takes into consideration connection processing of common electrodes and non-common electrodes. FIG. 1 is a plan view of a TAB package which is part of the configuration of a semiconductor device in one embodiment of the present invention. In this embodiment, a case in which four memory LSI chips are stacked will be described below with reference to FIGS. 3 and 4.
第１図において、ポリイミド，ガラエポ（ガラス繊維入
りエボキシ）等の樹脂フィルム（フィルムキャリアテー
プ）■に少なくともデバイスホール３とアウタリードホ
ール４が開口され デバイスホール３には銅箔で形成さ
れメッキ処理されたインナリード５．７が突出した形状
に構成される。な抵リード１００はインナリード５，７
、 リード５，７とそれぞれ一体に形成されたアウタリ
ード５′．８から構成されている。そしてアウタリード
８の領域は複数のアウタリード８ａ〜８ｈに分離形成さ
れている。第１図の構成例で｛よ チップ２は８個の電
極を有レ これらにそれぞれ８本のインナリード５が接
続されている。第１図はＬＳＩチップ２の電極６，１０
とインナリード５，７とが既に接続された状態を示して
いる。ＬＳＩチップ２とインナリド５，７と｛友 チッ
プ２の電極６．１０上に形成したバンブ（金属突起）と
リード５，７を接合する力＼またはりード５．７上にパ
ンプを形成しこのバルプと電極６．１０を接合すること
により接続されている。In Figure 1, at least a device hole 3 and an outer lead hole 4 are opened in a resin film (film carrier tape) such as polyimide or glass-epoxy (glass fiber-filled epoxy), and the device hole 3 is formed of copper foil and plated. The inner lead 5.7 has a protruding shape. The resistance lead 100 is the inner lead 5, 7.
, outer leads 5', which are integrally formed with the leads 5 and 7, respectively. It consists of 8. The region of the outer lead 8 is formed separately into a plurality of outer leads 8a to 8h. In the configuration example shown in FIG. 1, the chip 2 has eight electrodes, and eight inner leads 5 are connected to each of these electrodes. Figure 1 shows the electrodes 6 and 10 of the LSI chip 2.
This shows a state in which the inner leads 5 and 7 are already connected. LSI chip 2, inner leads 5, 7, {friends] The force that connects the bumps (metal protrusions) formed on the electrodes 6.10 of the chip 2 and the leads 5, 7 or by forming a pump on the leads 5.7. Connection is made by joining the bulb and electrode 6.10.
積層される各々のＬＳＩチップにおいてチップ２上の同
一位置の電極で同一の信号を処理するりード５，５′す
なわち共通端子（よ たとえば電源１クロック信号端子
であってＬＳＩチップ２の電極に接続されたインナリー
ド領域およびそれに続くアウタリード領域を通して一本
で連続して形成されている。一方、積層される各々のＬ
ＳＩチップにおいてチップ２上の同一位置の電極１０で
異なる信号を処理するリードすなわ板 各々のチップに
信号の入出力を行なわせるために用いるチップ選択用の
非共通電極端子（よ 少なくともインナリード領域すな
わちインナリード７では一本である力交 アウタリード
領域８で１よ 積層するチップの数の分だけインナリー
ド７が分離されたリード群（アウタリード）８ａ〜８ｈ
として形成される。Leads 5 and 5', that is, common terminals (for example, the power supply 1 clock signal terminal, which is connected to the electrode of LSI chip 2 One continuous lead is formed through the inner lead region and the outer lead region that follows it.On the other hand, each L
In the SI chip, a lead or band board that processes different signals with the electrodes 10 at the same position on the chip 2.A non-common electrode terminal for chip selection (at least in the inner lead area) used to input and output signals to each chip. In other words, there is one power exchange in the inner lead 7, and one in the outer lead area 8.Lead groups (outer leads) 8a to 8h in which the inner leads 7 are separated by the number of chips to be stacked.
is formed as.
また フィルムキャリアテープｌ上には任意の場所に孔
９が設けられている。な抵 第１図ではＬＳＩチップ２
が１個示してある力丈 テープ１には長手方向に第１図
のごとくチップが多数設置されている。すなわ杖 フィ
ルムキャリアテープ１のインナリード５．７にＬＳＩチ
ップ２が長手方向に連続的に多数実装され 電気検査が
行われる。Further, holes 9 are provided at arbitrary locations on the film carrier tape l. In Figure 1, LSI chip 2
As shown in FIG. 1, a number of chips are installed in the longitudinal direction of the tape 1. In other words, a large number of LSI chips 2 are successively mounted on the inner leads 5.7 of the film carrier tape 1 in the longitudinal direction, and an electrical inspection is performed.
第１図の状態において、チップ２に保護樹脂膜（図示せ
ず）の形成が行なわれ 回路基板上に搭載される前に例
えば鎖線Ｌの部分で所定形状に切断され 個々のＴＡＢ
パッケージが作成される。第２図（ａ）〜（ｄ）は第１
図の状態のフィルムを所定形状に切断し 積層するＬＳ
Ｉチップを実装した各層毎のＴＡＢパッケージを形成し
た状態を示す平面図である。積層するＬ Ｓ ．Ｉチッ
プを実装したＴＡＢパッケージＡにおいて、電極ｌＯの
アウタリードは８ ａ， ８ ｅのリード以外（ ８
ｂ， ８ ｃ， ８ｄ， ８ ｆ， ８ ｇ，８ｈ）は
全て切断されている（第２図（ａ））。積層するＬＳＩ
チップを実装したパッケージＢにおいて（戴 チップＡ
と同一位置の電極１０のアウタリードは８ａ ８ｃ，８
ｄ，８ｅ，８ｇ，８ｈを切断し８ ｂ， ８ ｆのみを
残し（第２図（ｂ））、同様にＬＳＩチップを実装した
パッケージＣのアウタリードは８ｃ，８ｇ．ＬＳＩチッ
プを実装したパッケージＤのアウタリードは８ ｄ，
８ ｈを残し 他のリードは切断されている（第２図（
Ｑ）， （ｄ））。このようく 積層するＬＳＩチップ
の段毎にアウタリード８の切断後の形状を異ならせる。In the state shown in Fig. 1, a protective resin film (not shown) is formed on the chip 2, and before it is mounted on a circuit board, it is cut into a predetermined shape, for example, along the chain line L, and individual TABs are cut.
A package is created. Figures 2 (a) to (d) are the first
LS where the film in the state shown in the figure is cut into a predetermined shape and laminated.
FIG. 3 is a plan view showing a state in which a TAB package is formed for each layer in which an I-chip is mounted. LS to be laminated. In the TAB package A with the I chip mounted, the outer leads of the electrode IO are other than the leads 8a and 8e (8
b, 8c, 8d, 8f, 8g, 8h) are all cut (Fig. 2(a)). Stacking LSI
In package B with chip mounted (chip A
The outer leads of the electrode 10 at the same position as 8a 8c, 8
d, 8e, 8g, and 8h, leaving only 8b and 8f (Fig. 2(b)). Similarly, the outer leads of package C, which has an LSI chip mounted thereon, are 8c, 8g. The outer lead of package D with the LSI chip mounted is 8 d,
The other leads are cut, leaving only 8h (see Figure 2).
Q), (d)). The shape of the outer leads 8 after cutting is made different for each stage of the LSI chips stacked in this manner.
このアウタリード８の選択的な切断はたとえば打抜きの
金型を用（＼ ＬＳＩチップ２を第１図のごとくフィル
ムに実装表 フィルムキャリア１から各チップ２を所定
形状に切断する際に同時に行なうことができる。あるい
はチップ２を一定の金型で同じように所定形状に切断し
た後、アウタリード８のみを別な工程で切断しても良（
−第２図の構成の各ＴＡＢパッケージＡ−Ｄをすべて積
層すると、各パッケージの電極１０から導出された非共
通端子となるアウタリード８ ａ， ８ ｂ， ８ｃ，
８ ｄ， ８ ｅ， ８ ｆ， ８ ｇ． ８ ｈは
積層した状態で重ならない構造となる。したがって、
こうした状態のアウタリードに別々に信号の入出力がで
きる。第３図はＬＳＩチップを実装したＴＡＢパッケー
ジを積層した実装状態を示す断面医 第４図は積層実装
状態の一部の斜視図を示机 この構造は孔９にガイドピ
ン５０を挿入してテープキャリアパッケージを積層する
時の各パッケージ間のアウタリードの位置決めとＬ４個
のＬＳＩチップＡ．Ｂ．Ｃ．Ｄを実装したＴＡＢパッケ
ージをＡ−Ｄを積層して回路基板３０に設置し 前述し
たごとく重なることなく導出したアウタリードを回路基
板３０の各電極配線に接続させる。第３．４図でほ 各
リード８ａ，８ｂ， ８ ｃ， ８ ｄが基板の電極配
線３１ａ〜３１ｄにそれぞれ接続されている状態を示机
この時の接続（よ 例えばパルスツール５１等を用い
瞬間的に温度を上１／はんだ層をリフローさせて接続さ
せる。また 積層した各ＬＳＩチップのリードのフォー
ミングもリード自体が薄くて柔らかいので簡単に各々の
形状にフォーミングできる。な抵 この接続の前にアウ
タリード８ ａ， ８ ｂ， ８．ｃ， ８ ｄのフォ
ーミング処理を行なわなくて耘 単にフィルムキャリア
１から切断した状態に（リードがチップ面と同一方向に
導出した状態）にしておき、回路基板３０に各チップを
搭載するときに例えばパルスツール５１でリードを押え
ることにより、各チップのリードは第３図のようにフォ
ーミングすることも可能である。This selective cutting of the outer leads 8 can be done at the same time when cutting each chip 2 from the film carrier 1 into a predetermined shape using, for example, a punching die. Alternatively, after cutting the chip 2 into a predetermined shape using a certain mold, only the outer leads 8 can be cut in a separate process.
- When all TAB packages A to D having the configuration shown in FIG. 2 are stacked, outer leads 8a, 8b, 8c, which become non-common terminals led out from the electrodes 10 of each package
8 d, 8 e, 8 f, 8 g. 8h has a structure in which they do not overlap in a stacked state. therefore,
Signals can be input and output separately to the outer leads in this state. Fig. 3 is a cross-sectional diagram showing a mounting state in which TAB packages on which LSI chips are mounted are stacked. Fig. 4 is a perspective view of a part of the stacked mounting state. Positioning of outer leads between each package when stacking carrier packages and L4 LSI chips A. B. C. The TAB package mounted with D is stacked with A-D and installed on the circuit board 30, and the outer leads led out without overlapping as described above are connected to each electrode wiring of the circuit board 30. Figure 3.4 shows how the leads 8a, 8b, 8c, and 8d are connected to the electrode wirings 31a to 31d on the board, respectively. The temperature is then raised to 1/ to reflow the solder layer to connect them.Also, the leads of each stacked LSI chip can be easily formed into the respective shapes because the leads themselves are thin and soft.Before making this connection, The outer leads 8a, 8b, 8.c, and 8d were not subjected to the forming process, but were simply cut from the film carrier 1 (with the leads led out in the same direction as the chip surface), and then attached to the circuit board 30. The leads of each chip can also be formed as shown in FIG. 3 by pressing the leads with, for example, a pulse tool 51 when mounting each chip on the board.
な叙 各ＬＳＩチップ２の共通端子から導出されたリー
ド５′は同一位置で重なった状態で回路基板の電極に一
括接続される。このようにして、 ＬＳＩチップをそれ
ぞれ実装した極めて薄い複数のＴＡＢパッケージを、容
昌かつ高密度に回路基板上に積層形成できも そして、
各チップの共通端子を除いて、非共通端子（アウタリー
ド）（友 回路基板上の異なる位置に導出することが
できも さら番ζ アウタリード！ＬＴＡＢパッケージ
作成時に完成されており、回路基板への実装時に何ら余
分な加工を施したり、他の部材を用いる等の手間は全く
なｌ，％ 第３，第４図の例において、チップを半導
体メモリチップとすると、先ず、チップＡに対して信号
の入出力を行う場合は リード８ａに指令信号を人力す
る。これによりチップＡに対してのみ信号の人力が可能
となる。同じようにたとえばチップＤに対して信号の入
出力を行う場合法リード８ｄにより指令信号を入力する
。この様くチップ選択端子であるリード８８〜８ｄを用
いて、各積層チップを自由に選択することができる。た
とえばチップとして２５６κＤ−ＲＡＭ， Ｉ ＭＤＲ
ＡＭ， ４． ＪＲＡＭを用℃（ 第３図，第４図の構
成を用いて４個積層すると、それぞれＩ Ｍ， ４ Ｍ
． ＩＢＭのＤＲＡＭ容量を有するメモリ実装体を得る
ことができる。そしてこの実装体（よ １個当り約４４
５μｍ程度の厚さのＴＡＢパッケージそのものの直接積
層であり、全体としても極めて小型，薄型化されたもの
となり、面積も一個分ですむ。な叙 メモリチップとし
てはＤＲＡＭに限らずＳＲＡＭ， ＲＯＭ等のものにも
適用できるととも鳳 メモリチップ以外にも本発明は適
用できることは当然である。そして、本発明における積
層数は４個に限らず、 ２層からそれ以上任意の層数の
積層が可能となる。Description The leads 5' led out from the common terminal of each LSI chip 2 are collectively connected to the electrodes of the circuit board while overlapping at the same position. In this way, multiple extremely thin TAB packages, each with an LSI chip mounted thereon, can be laminated on a circuit board in a large size and with high density.
Except for the common terminals of each chip, non-common terminals (outer leads) can be led out to different positions on the circuit board. There is no need for any extra processing or the use of other parts.In the examples shown in Figures 3 and 4, if the chip is a semiconductor memory chip, first, a signal is input to chip A. When performing output, manually input a command signal to lead 8a.This allows manual input of signals only to chip A.Similarly, for example, when inputting/outputting signals to chip D, input a command signal to lead 8d. A command signal is input.In this way, each stacked chip can be freely selected using the leads 88 to 8d, which are chip selection terminals.For example, the chips are 256κD-RAM, I MDR, etc.
AM, 4. When four JRAMs are stacked using the configurations shown in Figures 3 and 4, IM and 4 M are used, respectively.
．． A memory implementation having IBM's DRAM capacity can be obtained. And this mounting body (approximately 44 pieces per piece)
The TAB package itself is directly laminated with a thickness of about 5 μm, and the overall structure is extremely small and thin, and only requires the area of one package. It goes without saying that the present invention can be applied not only to DRAM but also to SRAM, ROM, etc. as memory chips. The number of laminated layers in the present invention is not limited to four, but any number of layers from two to more can be laminated.
発明の効果
以上の説明から明らかなよう！ミ 本発明は容易に半導
体チップを回路基板上に積層でき、そのリード端子の回
路基板への接続も簡単に行なえる。As is clear from the explanation of the effects of the invention! (iii) According to the present invention, semiconductor chips can be easily stacked on a circuit board, and lead terminals thereof can be easily connected to the circuit board.
本発明のパッケージはＴＡＢ技術を用いているので、一
本のインナリードから分離して複数のアウタリードを微
細ピッチで形成することができ、かつ不必要なリードを
簡単に切断できる。また本発明で｛友 多数のチップを
搭載しても少なくともｌチップ分の実装面積で処理がで
きるたム 著しく実装密度が向上できる効果があり、工
業的に極めて有用である。Since the package of the present invention uses TAB technology, a plurality of outer leads can be formed at fine pitches separated from a single inner lead, and unnecessary leads can be easily cut off. Furthermore, the present invention has the effect of significantly increasing the packaging density, since even if a large number of chips are mounted, the processing can be done with a mounting area equivalent to at least one chip, and is extremely useful industrially.
第１図は本発明の実施例における半導体装置の構成の一
部であるＴＡＢパッケージの平面＠ 第２図（ａ）〜（
ｄ）は積層するＬＳＩチップを実装したＴＡＢパッケー
ジを各層毎の所定形状に切断した状態を示す平面は 第
３図はそれぞれＬＳＩチップを実装したＴＡＢパッケー
ジを積層した実装状態を示す断面＠ 第４図は同パッケ
ージの要部斜視医 第５図は従来の高密度実装した半導
体装置の断面図である。
ｌ・・・・樹脂フィルベ ２・・・・ＬＳＩチップ、
５．７・・・・インナリード、 ６，１０．３１・・・
・電楓 ５′，８ａ〜８ｈ・・・・アウタリード、 ９
・・・・孔３０・・・・回路基坂５０・・・・ガイドピ
ン。
代理人の氏名 弁理士 粟野重孝 ほか１名１３一
第
因
（Ｃ）
（ｄ）Figure 1 shows a plane of a TAB package which is part of the configuration of a semiconductor device according to an embodiment of the present invention.
d) is a plane showing the state in which TAB packages mounted with stacked LSI chips are cut into a predetermined shape for each layer. Figure 3 is a cross section showing the mounting state in which TAB packages mounted with LSI chips are stacked. 5 is a cross-sectional view of a conventional high-density packaged semiconductor device. l...Resin filve 2...LSI chip,
5.7...Inner lead, 6,10.31...
・Electric maple 5', 8a~8h...outer lead, 9
... Hole 30 ... Circuit base slope 50 ... Guide pin. Name of agent: Patent attorney Shigetaka Awano and one other person 13. First cause (C) (d)
Claims (5)
ドにつながったアウタリード領域で前記アウタリードが
複数本に分離され、前記半導体チップを実装したＴＡＢ
パッケージが複数段に積層され、各積層段毎に前記複数
本に分離されたリードは少なくとも一本が残され、他の
リードが所定本数切断され、前記積層されたＴＡＢパッ
ケージが回路基板上に搭載されたことを特徴とする積層
型半導体実装体。(1) A TAB in which the outer lead is separated into a plurality of pieces in the outer lead region connected to the inner lead connected to the electrode terminal of the semiconductor chip, and the semiconductor chip is mounted.
The packages are stacked in a plurality of stages, and for each stacking stage, at least one of the leads separated into the plurality of leads is left, a predetermined number of other leads are cut, and the stacked TAB package is mounted on a circuit board. A stacked semiconductor package body characterized by:
領域で分離されるリードの数は半導体チップの積層数の
数と同じであることを特徴とする特許請求の範囲第１項
記載の積層型半導体実装体。(2) A stacked semiconductor according to claim 1, characterized in that the number of leads derived from one inner lead and separated by an outer lead region is the same as the number of stacked semiconductor chips. Implementation body.
位置が各積層パッケージ毎に異なることを特徴とする特
許請求の範囲第１項記載の積層型半導体実装体。(3) The stacked semiconductor package according to claim 1, wherein the lead-out position of the outer lead led out from the semiconductor chip differs for each stacked package.
孔にガイドピンを挿入しＴＡＢパッケージを積層する時
の各パッケージ間のアウタリードの位置決めとすること
を特徴とする特許請求の範囲第１項記載の積層型半導体
実装体。(4) A hole is provided in the resin tape near the outer lead, and a guide pin is inserted into the hole to position the outer lead between each package when stacking TAB packages. Stacked semiconductor package.
離されたリードがチップ選択指令信号の印加端子である
ことを特徴とする特許請求の範囲第１項記載の積層型半
導体実装体。(5) The stacked semiconductor package according to claim 1, wherein the semiconductor chip is a memory chip, and the leads separated into a plurality of leads are application terminals for chip selection command signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013875A JPH02290048A (en) | 1989-02-15 | 1990-01-24 | Laminated semiconductor mounted body |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-36822 | 1989-02-15 | ||
| JP3682289 | 1989-02-15 | ||
| JP2013875A JPH02290048A (en) | 1989-02-15 | 1990-01-24 | Laminated semiconductor mounted body |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02290048A true JPH02290048A (en) | 1990-11-29 |
| JPH0514427B2 JPH0514427B2 (en) | 1993-02-25 |
Family
ID=26349731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013875A Granted JPH02290048A (en) | 1989-02-15 | 1990-01-24 | Laminated semiconductor mounted body |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02290048A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0320051A (en) * | 1989-03-20 | 1991-01-29 | Seiko Epson Corp | Semiconductor device mounting structure and mounting method and mounting device |
| JPH0531257U (en) * | 1991-09-30 | 1993-04-23 | 船井電機株式会社 | Semiconductor mounting structure |
| US6740981B2 (en) | 2000-03-27 | 2004-05-25 | Kabushiki Kaisha, Toshiba | Semiconductor device including memory unit and semiconductor module including memory units |
| US7466577B2 (en) | 2005-03-30 | 2008-12-16 | Hitachi, Ltd., Intellectual Property Group | Semiconductor storage device having a plurality of stacked memory chips |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481348A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Maxell | Manufacture of semiconductor device |
| JPH01184860A (en) * | 1988-01-13 | 1989-07-24 | Hitachi Maxell Ltd | Manufacture of semiconductor device |
-
1990
- 1990-01-24 JP JP2013875A patent/JPH02290048A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481348A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Maxell | Manufacture of semiconductor device |
| JPH01184860A (en) * | 1988-01-13 | 1989-07-24 | Hitachi Maxell Ltd | Manufacture of semiconductor device |
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| JPH0320051A (en) * | 1989-03-20 | 1991-01-29 | Seiko Epson Corp | Semiconductor device mounting structure and mounting method and mounting device |
| JPH0531257U (en) * | 1991-09-30 | 1993-04-23 | 船井電機株式会社 | Semiconductor mounting structure |
| US6740981B2 (en) | 2000-03-27 | 2004-05-25 | Kabushiki Kaisha, Toshiba | Semiconductor device including memory unit and semiconductor module including memory units |
| US7466577B2 (en) | 2005-03-30 | 2008-12-16 | Hitachi, Ltd., Intellectual Property Group | Semiconductor storage device having a plurality of stacked memory chips |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514427B2 (en) | 1993-02-25 |
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