JPH0228918A - レチクルの位置精度検出パターン形成方法 - Google Patents
レチクルの位置精度検出パターン形成方法Info
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- JPH0228918A JPH0228918A JP63178241A JP17824188A JPH0228918A JP H0228918 A JPH0228918 A JP H0228918A JP 63178241 A JP63178241 A JP 63178241A JP 17824188 A JP17824188 A JP 17824188A JP H0228918 A JPH0228918 A JP H0228918A
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- 230000015572 biosynthetic process Effects 0.000 title abstract description 11
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- 238000010586 diagram Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（発明の概要）
レチクルの位置精度検出パターン形成方法、特に半導体
集積回路（ＩＣ）製作に使用される縮小投影露光装置用
のレチクルの位置精度を検出するパターンの形成方法に
関し、 レチクルのＩＣチップ有効領域内に、素子形成用のパタ
ーン位置精度を判定することを可能ならしめる位置精度
検出パターンを、素子形成の妨げとなることのないよう
に前記有効領域内に形成する方法を提供することを目的
とし、 縮小投影露光に用いるレチクルのパターン形成において
、該レチクルのＩＣチップ有効領域内に、被加工物上に
縮小投影露光されたときに解像されない線幅の位置精度
検出パターンを配置することを特徴とするレチクルの位
置精度検出パターンの形成方法を含み構成する。
集積回路（ＩＣ）製作に使用される縮小投影露光装置用
のレチクルの位置精度を検出するパターンの形成方法に
関し、 レチクルのＩＣチップ有効領域内に、素子形成用のパタ
ーン位置精度を判定することを可能ならしめる位置精度
検出パターンを、素子形成の妨げとなることのないよう
に前記有効領域内に形成する方法を提供することを目的
とし、 縮小投影露光に用いるレチクルのパターン形成において
、該レチクルのＩＣチップ有効領域内に、被加工物上に
縮小投影露光されたときに解像されない線幅の位置精度
検出パターンを配置することを特徴とするレチクルの位
置精度検出パターンの形成方法を含み構成する。
本発明は、レチクルの位置精度検出パターン形成方法、
特に半導体集積回路（ＩＣ）製作に使用される縮小投影
露光装置用のレチクルの位置精度を検出するパターンの
形成方法に関する。
特に半導体集積回路（ＩＣ）製作に使用される縮小投影
露光装置用のレチクルの位置精度を検出するパターンの
形成方法に関する。
もともと半導体部品製造に用いられるホトマスクの製造
工程は、（１）レチクルの作成（１０倍画像）、（２）
マスクマスクの作製、（３）ワークコピーマスク作製の
３工程に大別され、従来レチクルの作成には、設計図か
ら数百倍の原図を作り、カメラワークによってレチクル
を作製してきたが、最近は、設計図をディジタイザで読
取り情報テープ化したり、またはテープが供給され直接
パターンゼネレータでレチクルを作製する技術が利用さ
れるようになっている。
工程は、（１）レチクルの作成（１０倍画像）、（２）
マスクマスクの作製、（３）ワークコピーマスク作製の
３工程に大別され、従来レチクルの作成には、設計図か
ら数百倍の原図を作り、カメラワークによってレチクル
を作製してきたが、最近は、設計図をディジタイザで読
取り情報テープ化したり、またはテープが供給され直接
パターンゼネレータでレチクルを作製する技術が利用さ
れるようになっている。
レチクルは、設計図の例えば１０倍画像で作成され、そ
れをステップ・アンド・リピート方式で実際の回路の大
きさの原型マスク上に縮小投影露光して原型マスクが作
られ、この原型マスクからワークコピー（作業用）マス
クが複製される。
れをステップ・アンド・リピート方式で実際の回路の大
きさの原型マスク上に縮小投影露光して原型マスクが作
られ、この原型マスクからワークコピー（作業用）マス
クが複製される。
ところで、最近は縮小投影露光装置が開発され、この装
置においては、露光照明系からレチクルに光を照射し、
レチクルから出る光を投影光学系を通し、例えばレチク
ルの１７１０倍の像を直接ウェハ上に投影することが行
なわれるようにな゛った。本発明にか−るレチクルは、
か＼る縮小投影露光装置において使用するものであるが
、このレチクルには、設計図の例えば１０倍のパターン
が設けられることは従来例の場合と同様である。なお、
本発明にかかる位置検出パターンは、ＩＣチップ有効領
域となるレチクル上のパターンの位置を検出するだけの
機能をもつものである。
置においては、露光照明系からレチクルに光を照射し、
レチクルから出る光を投影光学系を通し、例えばレチク
ルの１７１０倍の像を直接ウェハ上に投影することが行
なわれるようにな゛った。本発明にか−るレチクルは、
か＼る縮小投影露光装置において使用するものであるが
、このレチクルには、設計図の例えば１０倍のパターン
が設けられることは従来例の場合と同様である。なお、
本発明にかかる位置検出パターンは、ＩＣチップ有効領
域となるレチクル上のパターンの位置を検出するだけの
機能をもつものである。
現在使用されているレチクルの位置精度検出パターンは
第３図（ａ）の平面図に示されるように、ＩＣチップの
有効領域の外側に配置される。なお同図において、１１
はレチクル、１２は位置精度検出パターン、斜線を付し
た部分はＩＣチップとなるＩＣチップ有効領域１３であ
る。
第３図（ａ）の平面図に示されるように、ＩＣチップの
有効領域の外側に配置される。なお同図において、１１
はレチクル、１２は位置精度検出パターン、斜線を付し
た部分はＩＣチップとなるＩＣチップ有効領域１３であ
る。
上記したように位置精度検出パターン１２はＩＣチップ
有効領域１３の外側に設けられ、ＩＣチップの有効領域
内のパターン位置精度はこの外側のパターンの位置合せ
で保証されていたので、有効領域１３のＩＣ形成用のパ
ターン位置精度が不明な状態で位置精度検出パターン１
２が使用されていた。従って、ウェハ上に有効領域１３
のパターンが露光されたときに当該パターンの位置ずれ
があるような場合でも、位置合せの段階でそれを検知す
ることができず、素子形成用パターンの局部的な位置ず
れが発生する問題がある。これを第４図を参照して説明
すると、同図（ａ）に示されるレチクル１１のパターン
ＡとパターンＢとが、ＸＹ力方向直交する基準格子に対
し、パターンＡは位置ずれがなく、パターンＢはＸ方向
に１．０ ｕｍ 、 Ｙ方向に０．５ ｕｒｎ位置ずれ
していたとする。このレチクル１１を１７５に縮小投影
露光したときのパターンＡ、Ｂに対応するウェハ上のパ
ターンＡ′とＢ′とはそれぞれ同図（ｄ）と（ｅ）に示
される如くになる。
有効領域１３の外側に設けられ、ＩＣチップの有効領域
内のパターン位置精度はこの外側のパターンの位置合せ
で保証されていたので、有効領域１３のＩＣ形成用のパ
ターン位置精度が不明な状態で位置精度検出パターン１
２が使用されていた。従って、ウェハ上に有効領域１３
のパターンが露光されたときに当該パターンの位置ずれ
があるような場合でも、位置合せの段階でそれを検知す
ることができず、素子形成用パターンの局部的な位置ず
れが発生する問題がある。これを第４図を参照して説明
すると、同図（ａ）に示されるレチクル１１のパターン
ＡとパターンＢとが、ＸＹ力方向直交する基準格子に対
し、パターンＡは位置ずれがなく、パターンＢはＸ方向
に１．０ ｕｍ 、 Ｙ方向に０．５ ｕｒｎ位置ずれ
していたとする。このレチクル１１を１７５に縮小投影
露光したときのパターンＡ、Ｂに対応するウェハ上のパ
ターンＡ′とＢ′とはそれぞれ同図（ｄ）と（ｅ）に示
される如くになる。
位置精度検出パターンがＩＣチップ有効領域の外側に設
けられることは前述したとおりであるが、縮小投影露光
においては、第５図に示すように、ＩＣチップ有効領域
１３内に局部的なパターン配置ずれが発生することがあ
り、有効領域１３の外側と内側とでは精度が異なること
が予想される。
けられることは前述したとおりであるが、縮小投影露光
においては、第５図に示すように、ＩＣチップ有効領域
１３内に局部的なパターン配置ずれが発生することがあ
り、有効領域１３の外側と内側とでは精度が異なること
が予想される。
前記した問題を解決しようとしてＩＣチップの有効領域
１３内に位置精度検出パターン１２を同図（ｂ）に示す
如くに設けたとすると、ウェハ上にマスクパターンが転
写されたとき、同図（Ｃ）に示されるようにチップ内の
素子形成に妨げとなる。なお第３図（Ｃ）において、図
の平面はウェハ１４であり、１５はこのウェハの１つの
チップ、１２ａはチップに形成された位置精度検出パタ
ーンである。
１３内に位置精度検出パターン１２を同図（ｂ）に示す
如くに設けたとすると、ウェハ上にマスクパターンが転
写されたとき、同図（Ｃ）に示されるようにチップ内の
素子形成に妨げとなる。なお第３図（Ｃ）において、図
の平面はウェハ１４であり、１５はこのウェハの１つの
チップ、１２ａはチップに形成された位置精度検出パタ
ーンである。
そこで本発明は、レチクルのＩＣチップ有効領域内に、
素子形成用のパターン位置精度を判定することを可能な
らしめる位置精度検出パターンを、素子形成の妨げとな
ることのないように形成する方法を提供することを目的
とする。
素子形成用のパターン位置精度を判定することを可能な
らしめる位置精度検出パターンを、素子形成の妨げとな
ることのないように形成する方法を提供することを目的
とする。
〔課題を解決するための手段］
前記課題は、縮小投影露光に用いるレチクルのパターン
形成において、該レチクルのＩＣチップ有効領域内に、
被加工物上に縮小投影露光されたときに解像されない線
幅の位置精度検出パターンを配置することを特徴とする
レチクルの位置精度検出パターンの形成方法によって解
決される。
形成において、該レチクルのＩＣチップ有効領域内に、
被加工物上に縮小投影露光されたときに解像されない線
幅の位置精度検出パターンを配置することを特徴とする
レチクルの位置精度検出パターンの形成方法によって解
決される。
本発明の詳細な説明する第１図（ａ）を参照すると、そ
れはレチクル１１に形成された本発明にか＼る位置精度
検出パターン１２を示す。このパターン１２は、ウェハ
上に縮小露光されたときに解像されない線幅ａをもつも
のであり、従って、縮小投影露光によってウェハ１４上
に転写されたとき、位置精度検出パターン１２は解像さ
れないので、同図（ｂ）にみられるようにウェハ１４０
１つのチップ１５内には存在しなくなる。
れはレチクル１１に形成された本発明にか＼る位置精度
検出パターン１２を示す。このパターン１２は、ウェハ
上に縮小露光されたときに解像されない線幅ａをもつも
のであり、従って、縮小投影露光によってウェハ１４上
に転写されたとき、位置精度検出パターン１２は解像さ
れないので、同図（ｂ）にみられるようにウェハ１４０
１つのチップ１５内には存在しなくなる。
以下、本発明を図示の実施例により具体的に説明する。
第２図（ａ）は本発明の一実施例を示す平面図で、図中
、１１は例えば１辺５インチ（１２，７ｃｍ）のレチク
ル、１２は位置精度検出パターン、斜線を付した部分は
ＩＣチップ有効領域１３である。同図（ｂ）はその（ａ
）の位置精度検出パターン１２の詳細平面図である。
、１１は例えば１辺５インチ（１２，７ｃｍ）のレチク
ル、１２は位置精度検出パターン、斜線を付した部分は
ＩＣチップ有効領域１３である。同図（ｂ）はその（ａ
）の位置精度検出パターン１２の詳細平面図である。
本発明によると、ＩＣチップ有効領域１３内に、横方向
にａｌ＝２０ｍｍ、縦方向にｂ １ ＝３０ｍｍのピン
チで４×３個の位置精度検出パターン１２を形成する。
にａｌ＝２０ｍｍ、縦方向にｂ １ ＝３０ｍｍのピン
チで４×３個の位置精度検出パターン１２を形成する。
図示の如くに４×３個の位置精度検出パターンを設ける
と、ＩＣ形成用のパターンのは×全体にわたってその局
部的パターン位置ずれの検出が可能であるが、当該パタ
ーンの数や配置方法は図示の例に限定されるものでなく
、ＩＣ形成用パターンの形状に応じ適宜選定することが
できる。位置精度検出パターンは、同図（ｂ）に示され
る如く、線幅ａ２−１μｍ、ｂ２＝５μｍ、、ｃ２＝１
０μｍに設定した。
と、ＩＣ形成用のパターンのは×全体にわたってその局
部的パターン位置ずれの検出が可能であるが、当該パタ
ーンの数や配置方法は図示の例に限定されるものでなく
、ＩＣ形成用パターンの形状に応じ適宜選定することが
できる。位置精度検出パターンは、同図（ｂ）に示され
る如く、線幅ａ２−１μｍ、ｂ２＝５μｍ、、ｃ２＝１
０μｍに設定した。
第２図に示す５インチレチクル１１を１７５倍の縮小投
影露光装置でシリコンウェハ上に転写すると、位置精度
検出パターン１２の線幅ａ２は１μｍであるので、その
線幅は縮小投影した場合に０．２μｍの線幅となり、そ
れはウェハ上には解像されることなく、ＩＣチップ有効
領域１３に形成された素子形成用パターン（図示せず）
の妨げとならない。かくして、位置精度検出パターンは
、レチクルの作成に際してはその存在が判別可能であり
、レチクルのＩＣチップ有効領域１３に設けられた素子
形成用パターンの位置精度判別のためには使用可能であ
って位置精度検出パターンとしての機能を十分に発揮す
るが、−度びレチクルのパターンがウェハ上に縮小投影
露光されるときは解像されず、素子形成パターンを全く
妨げることがない。なお第２図し）に示すパターンにお
いて、間隔ｂ２、Ｃ２は、線幅ａ２のパターンが互に接
して配置されて実効線幅が２×ａ２となることのないよ
うに、線パターン分離のために設けられる。
影露光装置でシリコンウェハ上に転写すると、位置精度
検出パターン１２の線幅ａ２は１μｍであるので、その
線幅は縮小投影した場合に０．２μｍの線幅となり、そ
れはウェハ上には解像されることなく、ＩＣチップ有効
領域１３に形成された素子形成用パターン（図示せず）
の妨げとならない。かくして、位置精度検出パターンは
、レチクルの作成に際してはその存在が判別可能であり
、レチクルのＩＣチップ有効領域１３に設けられた素子
形成用パターンの位置精度判別のためには使用可能であ
って位置精度検出パターンとしての機能を十分に発揮す
るが、−度びレチクルのパターンがウェハ上に縮小投影
露光されるときは解像されず、素子形成パターンを全く
妨げることがない。なお第２図し）に示すパターンにお
いて、間隔ｂ２、Ｃ２は、線幅ａ２のパターンが互に接
して配置されて実効線幅が２×ａ２となることのないよ
うに、線パターン分離のために設けられる。
上記から、一般に、レチクルを１／ｍ倍でウェハ上に縮
小投影露光したときに、ウェハの１つのチップで線幅ｎ
が解像されないとするならば、レチクルには、線幅がｎ
Ｘｍのパターンを互に接することのないようＩＣチップ
有効領域に形成したとしても、それは素子形成パターン
の妨げとならないことになる。
小投影露光したときに、ウェハの１つのチップで線幅ｎ
が解像されないとするならば、レチクルには、線幅がｎ
Ｘｍのパターンを互に接することのないようＩＣチップ
有効領域に形成したとしても、それは素子形成パターン
の妨げとならないことになる。
なお、上記の例はそれぞれの対角線が一致する大小２つ
の方形のパターンを用いて説明したが、位置精度検出パ
ターンの形状はそれに限定されるものではなく、他の形
状のパターンを用いることも可能である。
の方形のパターンを用いて説明したが、位置精度検出パ
ターンの形状はそれに限定されるものではなく、他の形
状のパターンを用いることも可能である。
従来の縮小投影露光においては、ＩＣチップの有効領域
内のパターン位置精度は、その外側のパターンで保証し
ていたために、当該有効領域内のレチクルの局部的なパ
ターン位置ずれがあっても検出できなかったのであるが
、本発明によると、その領域内の局部的なずれが検出で
きるようになり、ウェハ上でのパターンの位置ずれ不良
を低減できる効果がある。
内のパターン位置精度は、その外側のパターンで保証し
ていたために、当該有効領域内のレチクルの局部的なパ
ターン位置ずれがあっても検出できなかったのであるが
、本発明によると、その領域内の局部的なずれが検出で
きるようになり、ウェハ上でのパターンの位置ずれ不良
を低減できる効果がある。
第１図（ａ）と０））は本発明の詳細な説明する平面図
、第２図（ａ）とら）は本発明一実施例平面図、第３図
（ａ）、（ｂ）および（Ｃ）は従来例平面図である。 第４図（ａ）〜（ｅ）はパターン位置ずれを示す図、第
５図は局部的なパターン位置ずれを示す図である。 図中、 １１はレチクル、 １２は位置精度検出パターン、 １２ａはチップに形成された位置精度検出パターン、 １３はＩＣチップ有効領域、 １４はウェハ、 １５はウェハの１つのチップ を示す。
、第２図（ａ）とら）は本発明一実施例平面図、第３図
（ａ）、（ｂ）および（Ｃ）は従来例平面図である。 第４図（ａ）〜（ｅ）はパターン位置ずれを示す図、第
５図は局部的なパターン位置ずれを示す図である。 図中、 １１はレチクル、 １２は位置精度検出パターン、 １２ａはチップに形成された位置精度検出パターン、 １３はＩＣチップ有効領域、 １４はウェハ、 １５はウェハの１つのチップ を示す。
Claims (1)
- 【特許請求の範囲】 縮小投影露光に用いるレチクル（１１）のパターン形成
において、 該レチクルのＩＣチップ有効領域（１３）内に、被加工
物上に縮小投影露光されたときに解像されない線幅の位
置精度検出パターン（１２）を配置することを特徴とす
るレチクルの位置精度検出パターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178241A JPH0228918A (ja) | 1988-07-19 | 1988-07-19 | レチクルの位置精度検出パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178241A JPH0228918A (ja) | 1988-07-19 | 1988-07-19 | レチクルの位置精度検出パターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228918A true JPH0228918A (ja) | 1990-01-31 |
Family
ID=16045063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178241A Pending JPH0228918A (ja) | 1988-07-19 | 1988-07-19 | レチクルの位置精度検出パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228918A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230195A (ja) * | 2000-02-21 | 2001-08-24 | Nec Corp | 位置合わせ精度計測マーク |
-
1988
- 1988-07-19 JP JP63178241A patent/JPH0228918A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230195A (ja) * | 2000-02-21 | 2001-08-24 | Nec Corp | 位置合わせ精度計測マーク |
| EP1128215A2 (en) * | 2000-02-21 | 2001-08-29 | Nec Corporation | Alignment mark set and method of measuring alignment accuracy |
| US6498401B2 (en) | 2000-02-21 | 2002-12-24 | Nec Corporation | Alignment mark set and method of measuring alignment accuracy |
| EP1128215B1 (en) * | 2000-02-21 | 2011-04-13 | Renesas Electronics Corporation | Semiconductor wafer with alignment mark sets and method of measuring alignment accuracy |
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