JPH02288783A - Video signal converting circuit - Google Patents

Abstract

PURPOSE:To prevent the degradation of vertical resolution by limiting a high fidelity television signal in a prescribed area, writing the signal to a memory circuit, reading the signal from the memory circuit and respectively converting a horizontal scanning line aspect ratio and an interlace ratio to specified video signals. CONSTITUTION:A high fidelity television signal SVH is extracted only in the prescribed area and converted to a video signal SVE for which the number of horizontal scanning lines is 1053, the aspect ratio and interlace ratio are respectively 4:3 and 2:1 and a frame frequency is equal with that of the high fidelity television signal SVH. Namely, when the number of horizontal scanning lines is selected to be 1053, the aspect ratio is selected to be 4:3 and the frame frequency is selected to be the equal value, the number of scanning lines is made almost double to a standard television signal. As a result, the converted video signal SVE can be displayed by using a television set such as an EDTV or IDTV, etc. Further, since the number of scanning lines is almost made double to the standard television signal at such a time, the vertical resolution is improved.

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。[Detailed description of the invention] The present invention will be explained in the following order.

Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術 り発明が解決しようとする問題点 Ｅ問題点を解決するための手段（第１図）Ｆ作用（第１
図） Ｃ実施例（第１図〜第４図） （Ｇ１）第１の実施例（第１図〜第４図）（Ｇ２）他の
実施例 Ｈ発明の効果 Ａ産業上の利用分野 本発明は映像信号変換回路に関し、特に高品位テレビジ
ョン信号の映像信号変換回路に適用して好適なものであ
る。A. Industrial field of application B. Overview of the invention C. Conventional technology Problems to be solved by the invention E. Means for solving the problems (Fig. 1) F. Effects (Fig. 1)
Figure) C Embodiment (Figures 1 to 4) (G1) First embodiment (Figures 1 to 4) (G2) Other examples H Effect of the invention A Industrial field of application The present invention The present invention relates to a video signal conversion circuit, and is particularly suitable for application to a video signal conversion circuit for high-definition television signals.

Ｂ発明の概要 本発明は、映像信号変換回路において、高品位テレビジ
ョン信号を、所定範囲で、インターレース比及びアスペ
クト比がそれぞれ２：ｌ及び４：３でかつ１フレームの
走査線数が標準テレビジョン信号の略２倍の映像信号に
変換することにより、垂直解像度の劣化を有効に回避し
て、専用の高品位テレビジョン装置を用いな（でも表示
することができる。B. Summary of the Invention The present invention provides a video signal conversion circuit that converts a high-definition television signal within a predetermined range into a standard television with an interlace ratio and an aspect ratio of 2:1 and 4:3, respectively, and a standard number of scanning lines in one frame. By converting the image into a video signal that is approximately twice as large as the television signal, it is possible to effectively avoid deterioration in vertical resolution and display the image without using a dedicated high-definition television device.

Ｃ従来の技術 従来、高品位テレビジョン装置の映像信号（以下高品位
テレビジョン信号と呼ぶ）においては、インターレース
比及びアスペクト比がそれぞれ２：１及び１６：９でか
つｌフレームの走査線数が１１２５本の画像を構成する
ようになされ、そのままでは専用の高品位テレビジョン
装置でしか表示し得ないようになされている。C. Prior Art Conventionally, in a video signal of a high-definition television device (hereinafter referred to as a high-definition television signal), the interlace ratio and aspect ratio are 2:1 and 16:9, respectively, and the number of scanning lines per frame is 2:1 and 16:9, respectively. It consists of 1125 images, and can only be displayed on a dedicated high-definition television device.

このため例えばＮＴＳＣ方式の標準テレビジョン装置で
も高品位テレビジョン信号の画像を表示し得るように、
高品位テレビジョン信号を当該標準テレビジョン装置の
映像信号に変換する方法が提案されている（特開昭６０
−１６５８８２号公報）。For this reason, for example, even standard NTSC television equipment can display images of high-definition television signals.
A method of converting a high-definition television signal into a video signal for the standard television device has been proposed (Japanese Patent Application Laid-Open No. 1986-60
-165882).

Ｄ発明が解決しようとする問題点 ところがＮＴＳＣ方式の標準テレビジョン信号において
は、インターレース比及びアスペクト比がそれぞれ２：
１及び４：３でかつ１フレームの走査線数が５２５本の
画像を構成するようになされている。D Problems to be Solved by the Invention However, in the NTSC standard television signal, the interlace ratio and aspect ratio are each 2:
1 and 4:3, and the number of scanning lines in one frame is 525 to constitute an image.

従って、高品位テレビジョン信号を標準テレビジョン信
号に変換する場合、１フレームの走査線数が１１２５本
から５２５本に変換され、垂直解像度が約７５０本から
約３４０本に劣化する問題がある。Therefore, when converting a high-definition television signal to a standard television signal, there is a problem that the number of scanning lines in one frame is converted from 1125 to 525, and the vertical resolution is degraded from about 750 lines to about 340 lines.

本発明は以上の点を考慮してなされたもので、垂直解像
度の劣化を有効に回避して、専用の高品位テレビジョン
装置を用いなくても高品位テレビジョン信号を表示する
ことができる映像信号変換回路を提案しようとするもの
である。The present invention has been made in consideration of the above points, and is capable of displaying a high-definition television signal without using a dedicated high-definition television device by effectively avoiding deterioration of vertical resolution. This paper attempts to propose a signal conversion circuit.

Ｅ問題点を解決するための手段 かかる問題点を解決するため本発明においては、メモリ
回路１０，１２と、インターレース比及びアスペクト比
がそれぞれ２：ｌ及び１６：９でかつ１フレームの走査
線数が１１２５本の第１の画面用の映像信号ＳＶＨを、
第１のクロックＣＫＩを基準にして、メモリ回路１Ｏ１
１２に書き込む書込制御回路２．３．４．６．８．１４
．１６と、第１のクロックＣＫＩより周波数の低い第２
のクロックＣＫＯを基準にして、メモリ回路１０．１２
に書き込まれた映像信号ＳＤ□を読み出して、第２の画
面用の映像信号ＳＶｔを出力する読出制御回路１６．１
８．２０．２２．２４．２６．３０．３２．３４．３６
．３８．４０とを備え、メモリ回路１０．１２への第１
の画面用の映像信号Ｓ□の書き込み又はメモリ回路１０
．１２からの映像信号５ＤＶＨの読み出しを所定範囲で
制限し、第１の画面用の映像信号Ｓｖ工を、第１の画面
の所定領域に対応してインターレース比及びアスペクト
比がそれぞれ２：１及び４：３でかつ１フレームの走査
線数が標準テレビジョン信号の略２倍の第２の画面用の
映像信号Ｓ□に変換する。E Means for Solving Problems In order to solve these problems, the present invention provides memory circuits 10 and 12 with an interlace ratio and an aspect ratio of 2:1 and 16:9, respectively, and the number of scanning lines in one frame. is the 1125 video signals SVH for the first screen,
With reference to the first clock CKI, the memory circuit 1O1
Write control circuit to write to 12 2.3.4.6.8.14
．． 16, and a second clock CKI having a lower frequency than the first clock CKI.
Based on the clock CKO of the memory circuit 10.12
A readout control circuit 16.1 reads out the video signal SD□ written in and outputs the video signal SVt for the second screen.
8.20.22.24.26.30.32.34.36
．． 38.40 and the first to the memory circuit 10.12.
Writing or memory circuit 10 for the video signal S□ for the screen of
．． The reading of the video signal 5DVH from 12 is limited within a predetermined range, and the video signal Sv for the first screen is set so that the interlace ratio and aspect ratio are 2:1 and 4, respectively, corresponding to the predetermined area of the first screen. :3 and the number of scanning lines per frame is approximately twice that of the standard television signal.

Ｆ作用 インターレース比及びアスペクト比がそれぞれ２：１及
び１６：９でかつ１フレームの走査線数が１１２５本の
第１の画面用の映像信号ＳＶＨを、所定範囲で制限して
、メモリ回路ｔｏ、１２へ書き込んだ後読み出すことに
より、インターレース比及びアスペクト比がそれぞれ２
：１及び４；３でかつ１フレームの走査線数が標準テレ
ビジョン信号の略２倍の映像信号Ｓ■に変換すれば、簡
易な構成で、かつ垂直解像度の劣化を有効に回避して、
専用の高品位テレビジョン装置を用いなくても高品位テ
レビジョン信号を表示することができる。The video signal SVH for the first screen, which has an interlace ratio and an aspect ratio of 2:1 and 16:9, respectively, and the number of scanning lines in one frame is 1125, is limited within a predetermined range, and the memory circuit to, By reading after writing to 12, the interlace ratio and aspect ratio will each be 2.
:1 and 4;3, and the number of scanning lines per frame is approximately twice that of a standard television signal, by converting to a video signal S■, which has a simple configuration and effectively avoids deterioration in vertical resolution.
High-definition television signals can be displayed without using a dedicated high-definition television device.

Ｇ実施例 以下図面について、本発明の一実施例を詳述する。G example An embodiment of the present invention will be described in detail below with reference to the drawings.

（Ｇ１）第１の実施例 第１図において、１は全体として映像信号変換回路を示
し、赤、青及び緑色の色信号に分解された高品位テレビ
ジョン信号Ｓｖ工と当該高品位テレビジョン信号ＳＶＨ
の同期信号Ｓ。Ｎ、とを、それぞれアナログディジタル
変換回路２及び基準信号作成回路３に与える。(G1) First Embodiment In FIG. 1, 1 indicates a video signal conversion circuit as a whole, which includes a high-definition television signal Sv separated into red, blue, and green color signals and the high-definition television signal. SVH
synchronization signal S. N, and are applied to the analog-to-digital conversion circuit 2 and the reference signal generation circuit 3, respectively.

基準信号作成回路３は、同期信号Ｓ　５ｖＮｃを基準に
して、高品位テレビジョン信号ＳＶＨの偶数フィールド
及び奇数フィールドで信号レベルが反転するフィールド
検出信号ＦＰ、高品位テレビジョン信号Ｓｖ工に同期し
て１フイ一ルド周期で信号レベルが立ち上がる垂直同期
パルスＶＰ及びｌ水平走査毎に信号レベルが立ち上がる
水平同期パルスＨＰＩを作成する。The reference signal generation circuit 3 generates a field detection signal FP whose signal level is inverted in even and odd fields of the high-definition television signal SVH, in synchronization with the high-definition television signal Sv, using the synchronization signal S5vNc as a reference. A vertical synchronizing pulse VP whose signal level rises in one field cycle and a horizontal synchronizing pulse HPI whose signal level rises every l horizontal scan are created.

クロック発生回路４は、水平同期パルスＨＰＩを基準に
して、ＢＴＡスタジオ規格（ＢＴＡ　　Ｓ−００１）の
発振周波数で発振するようになされ、これにより周波数
７４．２５　（ＭＨｚ）のクロックＣＫ１をアナログデ
ィジタル変換回路２及びシリアルパラレル変換回路６に
出力するようになされている。The clock generation circuit 4 is configured to oscillate at the oscillation frequency of the BTA studio standard (BTA S-001) based on the horizontal synchronization pulse HPI, and thereby performs analog-to-digital conversion of the clock CK1 with a frequency of 74.25 (MHz). The signal is output to the circuit 2 and the serial/parallel conversion circuit 6.

かくしてアナログディジタル変換回路２においては、周
波数７４．２５（Ｍ七〕のクロックＣＫＩを基準にして
、所定ビット長のディジタルビデオ信号５ＤＶＨに高品
位テレビジョン信号５ＶＩＩを変換するようになされ、
ディジタルビデオ信号５Ｄｖｎがシリアルパラレル変換
回路６で信号処理レートの低いディジタル信号に変換さ
れるようになされている。Thus, the analog-to-digital conversion circuit 2 converts the high-definition television signal 5VII into a digital video signal 5DVH with a predetermined bit length using the clock CKI with a frequency of 74.25 (M7) as a reference.
The digital video signal 5Dvn is converted by the serial-parallel conversion circuit 6 into a digital signal with a low signal processing rate.

これに対して選択回路８は、低い信号処理レートに変換
されたディジタルビデオ信号５ＤＶＨを受け、フィール
ド検出信号ＦＰの信号レベルに応動してフィールドメモ
リ回路ｌＯ又は１２に出力するようになされている。On the other hand, the selection circuit 8 receives the digital video signal 5DVH converted to a low signal processing rate and outputs it to the field memory circuit 10 or 12 in response to the signal level of the field detection signal FP.

これによりフィールドメモリ回路１０及び１２において
は、それぞれ偶数フィールド及び奇数フィールドごとに
、低い信号処理レートに変換されたディジタルビデオ信
号５ＤｖＨが入力されるようになされている。As a result, the digital video signal 5DvH converted to a low signal processing rate is input to the field memory circuits 10 and 12 for each even field and odd field, respectively.

これに対してアドレスデータ発生回路１４は、垂直同期
パルスＶＰで初期化された後、水平同期パルスＨＰＩ及
びクロックＣＫＩをカウントし、当該カウント値が所定
範囲になると書込みアドレスデータＡ　Ｄ　ｗを出力す
るようになされている。On the other hand, the address data generation circuit 14 counts the horizontal synchronization pulse HPI and the clock CKI after being initialized with the vertical synchronization pulse VP, and outputs the write address data A D w when the count value falls within a predetermined range. It is done like this.

すなわち第２図に示すようにアドレスデータ発生回路１
４は、高品位テレビジョン信号５ＶＩＩの水平走査線１
１２５本の画像ＭＭｖにおいて、その有効ライン１０３
５本の領域の中央部分に位置する９６９本の水平走査線
について、その中央部分の１３４８サンプル（すなわち
１８．１５　Ｃμｓｅｃ　）の期間でなる）のディジタ
ルビデオ信号５Ｄｖｓがフィールドメモリ回路１０及び
１２に出力されるタイミングで、書込みアドレスデータ
ＡＤＷを出力するようになされている。That is, as shown in FIG.
4 is horizontal scanning line 1 of high-definition television signal 5VII
In the 125 images MMv, the effective line 103
Regarding 969 horizontal scanning lines located at the center of the five areas, a digital video signal 5Dvs of 1348 samples (i.e., 18.15 Cμsec) of the center is output to the field memory circuits 10 and 12. The write address data ADW is output at the same timing.

かくしてこの実施例においては、高品位テレビジョンの
画像を所定領域だけ抽出し、これにより高品位テレビジ
ョン信号Ｓ　ＶＨを、水平走査線が１０５３本、アスペ
クト比及びインターレース比がそれぞれ４：３及び２：
ｌで、フレーム周波数が高品位テレビジョン信号Ｓｖ、
ｌと等しいビデオ信号Ｓ□に変換するようになされてい
る。Thus, in this embodiment, only a predetermined area of a high-definition television image is extracted, and thereby a high-definition television signal S VH is generated with 1053 horizontal scanning lines and an aspect ratio and an interlace ratio of 4:3 and 2, respectively. :
l, the frame frequency is a high-definition television signal Sv,
The video signal is converted into a video signal S□ equal to l.

すなわち、水平走査線数及びアスペクト比を１０５３本
及び４：３に選定し、フレーム周波数が等しい値に選定
すれば、走査線数が標準テレビジョン信号の約２倍でな
ることから、Ｅ　Ｄ　Ｔ　Ｖ　（ｅｘｔｅｎｄｅｄ　ｄ
ｅｆｉｎｉｔｉｏｎ　ｔｅｌｅｖｉｓｉｏｎ）　、Ｉ　
ＤＴＶ（ｉｍｐｒｏｖｅｄ　ｄｅｆｉｎｉｔｉｏｎ　ｔ
ｅｌｅｖｉｓｉｏｎ）等のテレビジョン装置を用いて、
変換後のビデオ信号Ｓ□を表示することができる。In other words, if the number of horizontal scanning lines and the aspect ratio are selected to be 1053 lines and the aspect ratio is 4:3, and the frame frequencies are selected to be equal values, the number of scanning lines will be approximately twice that of a standard television signal, so E D T V (extended d
efinition television), I
DTV (improved definition)
using a television device such as
The converted video signal S□ can be displayed.

さらにこのとき、走査線数が標準テレビジョン信号の約
２倍でなることから、その分標準テレビジョン信号に変
換する場合に比して、垂直解像度を向上することができ
る。Furthermore, at this time, since the number of scanning lines is approximately twice that of a standard television signal, the vertical resolution can be improved by that much compared to the case of converting to a standard television signal.

特に走査線数を標準テレビジョン信号の約２倍でなる走
査線数１０５０本に対して、これより大きい値１０５３
本に選定したことにより、簡易にフレーム周波数を同期
化することができる。Especially when the number of scanning lines is 1050, which is about twice that of a standard television signal, a value larger than 1053
By selecting this method, frame frequencies can be easily synchronized.

すなわち値１０５３を因数分解すると、次式１式％ で表すことができるのに対し、値１１２５は、次式１１
２５＝　３　”ｘ　５　’ ・・・・・・　（２） で表すことができ、共通の因数として値３２を得ること
ができる。In other words, when the value 1053 is factorized, it can be expressed as the following equation 1, %, whereas the value 1125 can be expressed as the following equation 11.
25=3"x5'... (2) It can be expressed as follows, and the value 32 can be obtained as a common factor.

これに対して標準テレビジョン信号の走査線数の２倍の
走査線数１０５０本に対して、インターレース比を２：
ｌに選定した場合の走査線数１０４９本又は１０５１本
は、それ自体素数を構成するようになされ、値１１２５
に対して共通の因数は値１しか得られない。On the other hand, for 1050 scanning lines, which is twice the number of scanning lines of a standard television signal, the interlace ratio is 2:
The number of scanning lines 1049 or 1051 when 1 is selected constitutes a prime number in itself, and the value 1125
For the common factor, only the value 1 can be obtained.

従って、例えばＰ　Ｌ　Ｌ　（ｐｈａｓｅ　１ｏｃｋｅ
ｄ　１ｏｏｐ）回路を用いてフレーム周波数を同期化す
る場合、走査線数を１０４９本又は１０５１本に選定し
た場合に比して、位相比較の周波数を９倍の高い周波数
に選定することができ、その分ＰＬＬ回路の構成を簡易
化して確実に同期化することができる。Therefore, for example, P L L (phase 1ocke
When synchronizing the frame frequency using a d1oop) circuit, the phase comparison frequency can be selected to be 9 times higher than when the number of scanning lines is selected as 1049 or 1051. Accordingly, the configuration of the PLL circuit can be simplified and synchronization can be ensured.

因に、ＥＤＴＶ、ｆＤＴＶ等のテレビジョン装置におい
ては、水平発振周波数の異なるビデオ信号が入力された
場合でも、この実施例のようにその周波数が走査線数に
換算して１０５３本程度であれば、容易に当該ビデオ信
号に同期して表示画像を形成することができる。Incidentally, in television devices such as EDTV and fDTV, even if video signals with different horizontal oscillation frequencies are input, as in this embodiment, if the frequency is about 1053 in terms of the number of scanning lines, , a display image can be easily formed in synchronization with the video signal.

さらにこの実施例のように、高品位テレビジョンの画像
を所定領域だけ抽出し、高品位テレビジョンの画像と同
じフレーム周波数で、インターレース比が２：ｌの画像
を構成するようにすれば、補間フィルタ回路等を用いな
くても、簡易にビデオ信号Ｓ□に変換し得、その分当該
映像信号変換装置ｌの構成を簡略化することができると
共に、解像度の劣化を有効に回避することができる。Furthermore, as in this embodiment, by extracting only a predetermined area of a high-definition television image and constructing an image with the same frame frequency as the high-definition television image and an interlace ratio of 2:l, interpolation It can be easily converted into a video signal S□ without using a filter circuit or the like, and the configuration of the video signal conversion device l can be simplified accordingly, and deterioration in resolution can be effectively avoided. .

実際上標準高品位テレビジョン信号をテレビジョン信号
に変換すると、約３４０本の垂直解像度しか得られない
のに対し、この実施例によれば、約６７０本の垂直解像
度を得ることができた。In practice, when a standard high-definition television signal is converted into a television signal, a vertical resolution of only about 340 lines can be obtained, whereas according to this embodiment, a vertical resolution of about 670 lines can be obtained.

かくして、書込みアドレスデータＡＤ、を割り当てる９
６９本の水平走査線数は、ｌフレームの水平走査線数を
ＮＴＳＣ方式標準テレビジョン信号の約２倍の１０５３
本に選定し、その垂直ブランキング率をＮＴＳＣ方式標
準テレビジョン信号と等しい値（すなわち８％でなる）
に選定した際に、次式 ％式％（３） で表される値でなり、次式 で表されるように、ＮＴＳＣ方式標準テレビジョン信号
の垂直ブランキング期間における水平走査線数４２本の
約２倍の値８４本を、走査線数１０５３から減算した値
でなる。Thus, the write address data AD, is assigned 9
The number of horizontal scanning lines of 69 is approximately twice that of the NTSC standard television signal, which is 1053.
The vertical blanking rate is equal to that of the NTSC standard television signal (i.e., 8%).
When selected, the value is expressed by the following formula % formula % (3), and as expressed by the following formula, the number of horizontal scanning lines in the vertical blanking period of the NTSC standard television signal is 42. It is the value obtained by subtracting approximately twice the value of 84 lines from the number of scanning lines, 1053.

さらにサンプル数１３４８は、高品位テレビジョン信号
ＳＶＮの有効ラインから９６９本分の水平走査線を抽出
してアスペクト比４：３の画像を形成した際の、水平走
査線１本当たりのサンプル数でなる。Furthermore, the number of samples 1348 is the number of samples per horizontal scanning line when 969 horizontal scanning lines are extracted from the effective lines of the high-definition television signal SVN to form an image with an aspect ratio of 4:3. Become.

すなわち、ＢＴＡスタジオ規格においては、高品位テレ
ビジョン信号ＳＶＨの垂直ブランキング率が８％に選定
されていることから、その有効ライン数は、次式 ％式％（５） の関係式で表される（１ｉ１１０３５になる。In other words, in the BTA studio standard, the vertical blanking rate of the high-definition television signal SVH is selected to be 8%, so the number of effective lines is expressed by the following relational expression % formula % (5). (becomes 1i11035.

これに対して水平ブランキング率は、水平走査周期２９
．６　（μｓｅｃ　）に対して３．７７　（、Ｅ／Ｓｅ
Ｃ）の１２．７％に選定されていることから、周波数７
４．２５　（ＭＨｚ）のクロックＣＫＩを基準にしてサ
ンプリンした際の有効サンプリング数は、１９２０サン
プルになる。On the other hand, the horizontal blanking rate is 29
．． 6 (μsec) to 3.77 (, E/Se
Since it is selected as 12.7% of C), frequency 7
The effective number of samples when sampling is performed based on the clock CKI of 4.25 (MHz) is 1920 samples.

従って、１０３５本の有効ラインから９６９本分の水平
走査線を抽出してアスペクト比４：３の画像を形成する
際、水平走査線１本当たりのサンプル数は、有効サンプ
リング数１９２０、書込みアドレスデータＡＤ、を割り
当てる９６９本の水平走査線数及び高品位テレビジョン
信号Ｓｖ工の有効ライン数１０３５本、高品位テレビジ
ョン信号ＳＶＮ及びＮＴＳＣ方式標準テレビジョン信号
のアスペクト比１６：９及び４：３に対して、次式 の関係式から求められる。Therefore, when extracting 969 horizontal scanning lines from 1035 effective lines to form an image with an aspect ratio of 4:3, the number of samples per horizontal scanning line is 1920, and the write address data AD, the number of horizontal scanning lines is 969, the number of effective lines for high-definition television signal SV is 1035, and the aspect ratio of high-definition television signal SVN and NTSC standard television signal is 16:9 and 4:3. On the other hand, it can be obtained from the following relational expression.

これに対して選択回路１６は、フィールド検出信号ＦＰ
の信号レベルに応動して、書込みアドレスデータＡＤ％
、ｌをフィールドメモリ回路１０又は１２に交互に出力
するようになされ、これによりディジタルビデオ信号Ｓ
Ｄ□のうち、画面中央付近のディジタルビデオ信号ＳＤ
ｗ、を、それぞれ偶数フィールド及び奇数フィールド毎
に、順次交互にフィールドメモリ回路１０及び１２に格
納するようになされている。On the other hand, the selection circuit 16 selects the field detection signal FP.
Write address data AD% in response to the signal level of
, l are alternately output to the field memory circuit 10 or 12, whereby the digital video signal S
Digital video signal SD near the center of the screen in D□
w, are sequentially and alternately stored in field memory circuits 10 and 12 for even and odd fields, respectively.

これにより第３図及び第４図に示すように、フィールド
メモリ回路１０及び１２においては、連続する水平走査
線の内、所定の水平走査線のディジタルビデオ信号ＳＤ
ＶＭ（第３図（Ａ）及び（Ｂ））が、水平走査周期２９
．６　Ｃｕ５ｅｃ　］の内の１８゜１５〔μｓｅｃ　）
分だけ抽出されて格納されるようになされ（第４図（Ａ
）及び（Ｂ））、これにより高品位テレビジョン信号Ｓ
ＶＨの１０３５本の有効ラインから９６９本分の水平走
査線を抽出してアスペクト比４−．３の画像を形成する
画像データが格納される。As a result, as shown in FIGS. 3 and 4, in the field memory circuits 10 and 12, the digital video signal SD of a predetermined horizontal scanning line among the continuous horizontal scanning lines
The VM (Fig. 3 (A) and (B)) has a horizontal scanning period of 29
．． 18°15 [μsec] of 6 Cu5ec]
(Fig. 4 (A)).
) and (B)), thereby providing a high-definition television signal S
969 horizontal scanning lines are extracted from the 1035 effective lines of VH and the aspect ratio is 4-. Image data forming image No. 3 is stored.

因にここでａの値は、０から３６の値になる。Incidentally, the value of a here is a value from 0 to 36.

これに対して分周回路１８は、クロックＣＫＴを分周し
て周波数５４．０（ｋＨｚ）の分周信号Ｓ□を作成し、
位相比較回路２０に出力する。On the other hand, the frequency dividing circuit 18 divides the clock CKT to create a divided signal S□ with a frequency of 54.0 (kHz),
It is output to the phase comparator circuit 20.

かくしてこの実施例においては、走査線数を１０５３本
に選定するだけでなく、ビデオ信号ＳＶｔの水平ブラン
キン率を所定の値に選定すること↓こより、位相比較の
周波数を周波数５４．０（ｋＨｚ）に選定して、ＰＬＬ
回路の構成を筒易化すると共に確実にフレーム周波数を
同期化するようになされている。Thus, in this embodiment, the number of scanning lines is not only selected to be 1053, but also the horizontal blanking rate of the video signal SVt is selected to a predetermined value. Therefore, the frequency of phase comparison is set to a frequency of 54.0 (kHz). Select and PLL
This simplifies the circuit configuration and reliably synchronizes the frame frequency.

すなわち、高品位テレビジョン信号ＳＶＨの水平走査線
数１１２５に対して変換後の水平走査線数を１０５３本
に選定し、共通の因数として値３２を利用してフレーム
周波数を同期化する場合、それぞれ値１０５３において
は３”Ｘ１３、値１１２５においては５３の因数が残る
。That is, if the number of horizontal scanning lines after conversion is 1053 compared to the 1125 horizontal scanning lines of the high-definition television signal SVH, and the frame frequency is synchronized using the value 32 as a common factor, each For the value 1053, a factor of 3''×13 remains, and for the value 1125, a factor of 53 remains.

従って、ビデオ信号ＳＶｔの水平ブランキン率を選定す
ることにより、フィールドメモリ回路ｌＯ及び１２の書
込み周期でなるクロックＣＫＩに対して、当該フィール
ドメモリ回路１０及び１２の読出し周期でなるクロック
ＣＫＯの周波数を所定の関係に選定し、残りの値３”Ｘ
１３及び５３の因数を利用して位相比較すれば、その分
さらに位相比較の周波数を−１１４＝ｅ＝ｔ＝高い周波
数に選定するこ・とができる。Therefore, by selecting the horizontal blanking rate of the video signal SVt, the frequency of the clock CKO having the read cycle of the field memory circuits 10 and 12 can be determined with respect to the clock CKI having the write cycle of the field memory circuits 10 and 12. The remaining value is 3”
If the phases are compared using factors of 13 and 53, the frequency for phase comparison can be selected to be -114=e=t=higher frequency.

すなわちこの実施例においては、クロックＣＫＩの周波
数を７４．２５　（ＭＨｚ）に選定したことにより、当
該クロック信号ＣＫＩは、水平走査線１本につき、次式 同期してサンプリングされる１９２０サンプルが、高品
位テレビジョン信号ＳＶＨの有効サンプリング数になる
。That is, in this embodiment, by selecting the frequency of the clock CKI as 74.25 (MHz), the clock signal CKI has a high frequency of 1920 samples sampled synchronously by the following formula for each horizontal scanning line. This is the effective sampling number of the quality television signal SVH.

かくしてこの実施例においてはそのうちの１３４８サン
プルをフィールドメモリ回路１０及び１２の書込むこと
になる。Thus, in this embodiment, 1348 of these samples are written to field memory circuits 10 and 12.

これに対してＢＴＡスタジオ規格及びＮＴＳＣ方式（Ｒ
３−１７０Ａ規格）の水平ブランキング率がそれぞれ１
２．７％及び１７．１５％でなることから、水平ブラン
キング率をこの間の値１５．８％に選定した場合、フィ
ールドメモリ回路ｌＯ及び１２に書込まれたｌ水平走査
線光たり１３４８サンプルのディジタルビデオ信号ＳＤ
ｖ、を、次式 ％式％（７） で表されるように、水平走査線１本につき１６００周期
のクロックＣＫＯで読み出すことになる。In contrast, the BTA studio standard and NTSC system (R
3-170A standard) horizontal blanking rate is 1 each.
2.7% and 17.15%, so if the horizontal blanking rate is selected to be 15.8% between these values, 1348 samples per horizontal scanning line written to the field memory circuits 10 and 12 digital video signal SD
v, is read out with a clock CKO of 1600 cycles per horizontal scanning line, as expressed by the following equation (7).

この場合値２２００及び１６００を、次式で表される周
期だけ繰り返して出力され、これに２２００＝　２　’
Ｘ　５１ＸＩＩ ・・・・・・　（９） １６００＝　２　”ｘ　５　” ・・・・・・　（１０） のように因数分解することができることから、ディジタ
ルビデオ信号５Ｄｖｎの書き込み側及び読み出し側で、
全体として３ｇ×２″Ｘ５”の共通の因数を得ることが
できる。In this case, the values 2200 and 1600 are output repeatedly for a period expressed by the following formula, and 2200=2'
X 51
In total, a common factor of 3g x 2'' x 5'' can be obtained.

従ってこの実施例においては、フレーム周波数でなる周
波数３０〔セ〕に当該値３ｔ　Ｘ２”　Ｘ５”を乗算し
た周波数５４．０（ｋＨｚ）で、ディジタルビデオ信号
ＳＤｖ、の書き込み側のクロックＣＫＩ及び読み出し側
のクロックＣＫＯを位相比較するようになされ、これに
より読み出し側のフレーム周波数を書き込み側のフレー
ム周波数に同期化するようになされている。Therefore, in this embodiment, the clock CKI on the writing side and the clock CKI on the reading side of the digital video signal SDv are set at a frequency of 54.0 (kHz), which is the frame frequency of 30 [ce] multiplied by the value 3tX2''X5''. The phase of the clock CKO is compared, thereby synchronizing the frame frequency on the read side with the frame frequency on the write side.

かくして、分周回路１８においては、分周比が１３７５
に選定され、これにより周波数７４．２５　（ＭＨｚ〕
のクロックＣＫＩを分周して周波数５４．０（ｋＨｚ〕
の位相比較基準信号を作成するようになされている。Thus, in the frequency divider circuit 18, the frequency division ratio is 1375.
This resulted in a frequency of 74.25 (MHz)
The frequency is 54.0 (kHz) by dividing the clock CKI of
A phase comparison reference signal is created.

これに対し、電圧制御型発振回路で構成されたクロック
発生回路２２は、垂直同期パルス■Ｐに同期した周波数
５０．５４４　（ＭＨｚ）のクロックＣＫＯを出力する
ようになされ、当該クロックＣＫＯを分周回路２４で９
３６分周して位相比較回路２０に出力するようになされ
ている。On the other hand, the clock generation circuit 22 configured with a voltage-controlled oscillator circuit is configured to output a clock CKO with a frequency of 50.544 (MHz) synchronized with the vertical synchronization pulse ■P, and divides the frequency of the clock CKO. 9 in circuit 24
The frequency is divided by 36 and output to the phase comparator circuit 20.

さらにクロック発生回路２２は、位相比較回路２０の位
相比較結果を、ローパスフィルタ回路２６を介して受け
、これにより発振周波数を制御するようになされている
。Furthermore, the clock generation circuit 22 receives the phase comparison result of the phase comparison circuit 20 via a low-pass filter circuit 26, thereby controlling the oscillation frequency.

かくしてクロック発生回路２２は、分周回路１８．２４
、位相比較回路２０及びローパスフィルタ回路２６と共
に、クロックＣＫＩを基準にしたＰＬＬ回路を構成する
ようになされている。Thus, the clock generation circuit 22 has the frequency dividing circuit 18.24.
, phase comparator circuit 20, and low-pass filter circuit 26, constitute a PLL circuit based on clock CKI.

これに対して同期信号発生回路３０は、垂直同期パルス
■Ｐで初期化された後、クロックＣＫ２をカウントする
ことにより、ＮＴＳＣ方式標準テレビジョン信号の水平
同期信号に対して、周期が約１／２倍の３１．７　（μ
ｓｅｃ　］で信号レベルが立ち上がる水平同期パルスＨ
ＰＯを作成する。On the other hand, the synchronization signal generation circuit 30 is initialized with the vertical synchronization pulse ■P and then counts the clock CK2, so that the period is approximately 1/1/1 with respect to the horizontal synchronization signal of the NTSC standard television signal. 31.7 (μ
sec], the signal level rises at horizontal synchronization pulse H
Create a PO.

さらに同期信号作成回路３０は、垂直同期パルスＶＰ及
び水平同期パルス）ＩＰＯが立ち上がった後、それぞれ
約１．３３　（ｍｓｅｃ　）及び５〔μｓｅｃ　）の期
間の間、所定の値に保持されたブランキングデータＤＳ
Ｌと、当該垂直同期パルスＶＰ及び水平同期パルスＨＰ
Ｏに同期した同期信号のデータＤ　５ＶＨＣとを、ブラ
ンキングデータ挿入回路３２に出力する。Further, the synchronization signal generation circuit 30 generates a blanking signal that is held at a predetermined value for periods of approximately 1.33 (msec) and 5 [μsec] after the vertical synchronization pulse VP and horizontal synchronization pulse (IPO) rise, respectively. Data DS
L, the corresponding vertical synchronizing pulse VP and horizontal synchronizing pulse HP
Data D5VHC of the synchronizing signal synchronized with O is output to the blanking data insertion circuit 32.

アドレスデータ発生回路３４は、垂直同期パルスｖＰで
初期化された後、水平同期パルスＨＰＯ及びクロックＣ
ＫＯをカウントし、当該カウント値が所定範囲になると
（すなわち、水平走査線が１０５３本、アスペクト比及
びインターレース比がそれぞれ４：３及び２；ｌのビデ
オ信号において、垂直及び水平ブランキング率を８％及
び１５．８％に選定した際の、ブランキング期間以外の
タイミングでなる）、読出しアドレスデータＡＤ、を順
次出力するようになされ、当該読出しアドレスデータＡ
ＤＩを選択回路１６を介してフィールドメモリ回路ｌＯ
及び１２に出力するようになされている。The address data generation circuit 34 is initialized with a vertical synchronizing pulse vP, and then a horizontal synchronizing pulse HPO and a clock C.
KOs are counted, and when the count value reaches a predetermined range (i.e., in a video signal with 1053 horizontal scanning lines and an aspect ratio and an interlace ratio of 4:3 and 2; l, respectively, the vertical and horizontal blanking ratios are set to 8). % and 15.8%), the read address data AD are sequentially output at timings other than the blanking period, and the read address data A
DI to the field memory circuit lO via the selection circuit 16
and 12.

これによりフィールドメモリ回路１０及び１２において
は、それぞれｌフィールドおきに、ディジタルビデオ信
号ＳＤｖ□の書き込み及び読み出しが繰り返されるよう
になされ、これにより水平走査線が１０５３本、アスペ
クト比及びインターレース比がそれぞれ４：３及び２：
１になるように、高品位テレビシコンの画像を所定領域
だけ抽出して、所定のタイミングで順次読み出したディ
ジタルビデオ信号ＳＤｖ、を出力することができる。As a result, in the field memory circuits 10 and 12, the writing and reading of the digital video signal SDv□ is repeated every l fields, so that the number of horizontal scanning lines is 1053, and the aspect ratio and interlace ratio are 4, respectively. :3 and 2:
1, it is possible to extract only a predetermined area of a high-definition television computer image and output a digital video signal SDv that is sequentially read out at a predetermined timing.

選択回路３６は、選択回路８と相補的に接点を切り換え
、これによりフィールドメモリ回路ｌＯ及び１２から読
み出されたディジタルビデオ信号ＳＤ□を出力する。The selection circuit 36 switches contacts complementary to the selection circuit 8, thereby outputting the digital video signal SD□ read out from the field memory circuits IO and 12.

パラレルシリアル変換回路３８は、ディジタルビデオ信
号ＳＤ、、をクロックＣＫＯに応じて所定の転送レート
のディジタルビデオ信号に変換する。The parallel-to-serial conversion circuit 38 converts the digital video signal SD, , into a digital video signal at a predetermined transfer rate in accordance with the clock CKO.

これに対してブランキングデータ挿入回路３２は、同期
信号作成回路３０から出力されるブレンキングデータＤ
ＳＬ及び同期信号のデータＤ　５ＶＨＣを、パラレルシ
リアル変換回路３８から出力されるディジタルビデオ信
号に挿入した後、デイジタルアナログ変換回路４０を介
して出力するようになされ、かくして当１亥ディジタル
アナログ変換回路４０を介して、水平走査線が１０５３
本、アスペクト比及びインターレース比がそれぞれ４：
３及び２：１で、フレーム周波数が高品位テレビジョン
信号Ｓ□と等しいビデオ信号Ｓｖｇ（第３図（Ｂ）及び
第４図（Ｂ））を得ることができる。On the other hand, the blanking data insertion circuit 32 outputs the blanking data D output from the synchronization signal generation circuit 30.
After inserting the SL and synchronization signal data D 5VHC into the digital video signal output from the parallel-serial conversion circuit 38, it is outputted via the digital-to-analog conversion circuit 40, and thus the digital-to-analog conversion circuit 40 , the horizontal scan line is 1053
Book, aspect ratio and interlacing ratio are each 4:
3 and 2:1, it is possible to obtain a video signal Svg (FIGS. 3(B) and 4(B)) whose frame frequency is equal to that of the high-definition television signal S□.

かくしてこの実施例において、アナログディジタル変換
回路２、基準信号作成回路３、クロック発生回路４、シ
リアルパラレル変換回路６、選択回路８及び１６、アド
レスデータ発生回路１４は、インターレース比及びアス
ペクト比がそれぞれ２；１及び１６：９でかつ１フレー
ムの走査線数が１１２５本の第１の画面用の映像信号Ｓ
ｖ、を、第１のクロックＣＫＩを基準にして、メモリ回
路１０．１２に書き込む書込制御回路を構成するのに対
し、選択回路１６及び３６、分周回路１８及び２４、位
相比較回路２０、クロック発生回路２２、ローパスフィ
ルタ回路２６、同期信号作成回路３０、ブランキングデ
ータ挿入回路３２、アドレスデータ発生回路３４、パラ
レルシリアル変換回路３８、ディジタルアナログ変換回
路４０は、第１のクロックＣＫＩより遅い第２のクロッ
クＣＫＯを基準にして、メモリ回路１０Ｓ　１２に書き
込まれた映像信号５ＤＶＨを読み出して、第２の画面用
の映像信号ＳＶｔを出力する読出制御回路を構成する。Thus, in this embodiment, the analog-to-digital conversion circuit 2, the reference signal generation circuit 3, the clock generation circuit 4, the serial-parallel conversion circuit 6, the selection circuits 8 and 16, and the address data generation circuit 14 each have an interlace ratio and an aspect ratio of 2. ;1 and 16:9 and the number of scanning lines in one frame is 1125 video signals S for the first screen;
v, to the memory circuit 10.12 using the first clock CKI as a reference. The clock generation circuit 22, the low-pass filter circuit 26, the synchronization signal generation circuit 30, the blanking data insertion circuit 32, the address data generation circuit 34, the parallel-to-serial conversion circuit 38, and the digital-to-analog conversion circuit 40 are connected to a first clock CKI that is slower than the first clock CKI. A readout control circuit is configured to read out the video signal 5DVH written in the memory circuit 10S12 and output the video signal SVt for the second screen using the second clock CKO as a reference.

以上の構成において、高品位テレビジョン信号５ＶＩＩ
は、アナログディジタル変換回路２でディジタルビデオ
信号ＳＤ□に変換された後、シリアルパラレル変換回路
６で低い信号処理レートに変換される。In the above configuration, high-definition television signal 5VII
is converted into a digital video signal SD□ by the analog-to-digital conversion circuit 2, and then converted to a low signal processing rate by the serial-parallel conversion circuit 6.

これに対して同期信号Ｓ　５ＶＨＣは、基準信号作成回
路３に入力され、ここでフィールド検出信号ＦＰ、垂直
同期パルスＶＰ及び水平同期パルスＨＰＩが生成され、
これによりクロック発生回路４で当該水平同期パルスＨ
ＰＩを基準にして周波数７４．２５　（ＭＨｚｌのクロ
ックＣＫＩが生成される。On the other hand, the synchronization signal S5VHC is input to the reference signal generation circuit 3, where a field detection signal FP, vertical synchronization pulse VP and horizontal synchronization pulse HPI are generated.
As a result, the clock generation circuit 4 generates the horizontal synchronizing pulse H.
A clock CKI with a frequency of 74.25 MHz is generated based on PI.

シリアルパラレル変換回路６から出力されるディジタル
ビデオ信号は、高品位テレビジョン信号Ｓｖ、ｌの水平
走査線１１２５本に対して、有効ライン１０３５本の領
域の中央部分に位置する水平走査線９６９本分から、そ
の中央部分の１３４８サンプルが抽出され、それぞれ偶
数及び奇数フィールド毎にフィールドメモリ回路１０及
び１２に格納される。The digital video signal output from the serial-parallel conversion circuit 6 is generated from 969 horizontal scanning lines located in the center of the area of 1035 effective lines, with respect to the 1125 horizontal scanning lines of the high-definition television signal Sv,l. , the central portion of 1348 samples are extracted and stored in field memory circuits 10 and 12 for even and odd fields, respectively.

これに対してフィールドメモリ回路１０及び１２に格納
されたディジタルビデオ信号は、水平走査線が１０５３
本、アスペクト比及びインターレース比がそれぞれ４：
３及び２：ｌのビデオ信号において、垂直及び水平ブラ
ンキング率を８％及び１５．８％に選定した際の、ブラ
ンキング期間以外のタイミングで順次読み出される。On the other hand, the digital video signals stored in the field memory circuits 10 and 12 have horizontal scanning lines of 1053.
Book, aspect ratio and interlacing ratio are each 4:
In the 3:1 and 2:1 video signals, the data are sequentially read out at timings other than the blanking period when the vertical and horizontal blanking rates are selected to be 8% and 15.8%.

かくしてディジタルアナログ変換回路４０を介して、ブ
レンキングデータＤｍＬ及び同期信号のデータＤ　５Ｖ
ＮＣが付加されてアナログ信号に変換され、水平走査線
が１０５３本、アスペクト比及びインターレース比がそ
れぞれ４：３及び２：１に変換されたビデオ信号Ｓ□を
得ることができる。In this way, the breaking data DmL and the synchronizing signal data D5V are transmitted through the digital-to-analog conversion circuit 40.
It is possible to obtain a video signal S□ which is converted into an analog signal by adding NC and has 1053 horizontal scanning lines and whose aspect ratio and interlace ratio are converted to 4:3 and 2:1, respectively.

以上の構成によれば、高品位テレビジョン信号Ｓ□の１
０３５本の有効ラインのうち、中央部分に位置する９６
９本の水平走査線から、その中央部分の１３４８サンプ
ルのディジタルビデオ信号５ＤｖＨを抽出してフィール
ドメモリ回路ｌＯ及び１２に書き込むと共に、所定のタ
イミングで順次読み出して水平走査線が１０５３本、ア
スペクト比及びインターレース比がそれぞれ４：３及び
２：１のビデオ信号Ｓ□に変換することにより、垂直解
像度の劣化を有効に回避して、専用の高品位テレビジョ
ン装置を用いなくても高品位テレビジョン信号を表示す
ることができる。According to the above configuration, 1 of the high-definition television signal S□
035 effective lines, 96 located in the center
The digital video signal 5DvH of 1348 samples in the center is extracted from the 9 horizontal scanning lines and written into the field memory circuits 10 and 12, and read out sequentially at a predetermined timing to form 1053 horizontal scanning lines, aspect ratio and By converting to video signals S□ with interlace ratios of 4:3 and 2:1, respectively, deterioration in vertical resolution can be effectively avoided and high-definition television signals can be obtained without using dedicated high-definition television equipment. can be displayed.

（Ｇ２）他の実施例 なお上述の実施例においては、水平ブランキング率を１
５．８％に選定した場合について述べた述べたが、本発
明はこれに限らず、必要に応じて種々の値に選定して、
高品位テレビジョン信号及び変換後のビデオ信号Ｓ□の
フレーム周波数を簡易に同期化することができる。(G2) Other embodiments In the above embodiment, the horizontal blanking rate is set to 1.
Although the case where 5.8% is selected has been described, the present invention is not limited to this, and various values may be selected as necessary.
The frame frequencies of the high-definition television signal and the converted video signal S□ can be easily synchronized.

例えば水平ブランキング率を、ＢＴＡスタジオ規格及び
ＮＴＳＣ方式の水平ブランキング率の間で、１２．５％
、１３％又は１７％に選定すれば、読み出し用のクロッ
クＣＫＯの周波数を、それぞれ４８゜６４８６（Ｍ七〕
、　４８．９６４５　（Ｍ七〕又は５１．３３３７５　
（Ｍ七〕に選定して、周波数５９．４（ｋ七）　、１３
．５　（ｋＨｚ）又は３３．７５　（ｋ　Ｈｚ　）で位
相比較することができる。For example, the horizontal blanking rate is 12.5% between the BTA studio standard and the NTSC horizontal blanking rate.
, 13% or 17%, the frequency of the read clock CKO is set to 48°6486 (M7), respectively.
, 48.9645 (M7) or 51.33375
(M7), frequency 59.4 (k7), 13
．． 5 (kHz) or 33.75 (kHz).

さらに上述の実施例においては、赤、青及び緑色の色信
号に分解された高品位テレビジョン信号ＳＶＭをビデオ
信号ＳＶｆに変換する場合について述べたが、本発明は
これに限らず、例えばＭＵＳＥ方式の高品位テレビジョ
ン信号を変換する場合にも広く適用することができる。Further, in the above-described embodiment, a case was described in which a high-definition television signal SVM separated into red, blue, and green color signals was converted into a video signal SVf, but the present invention is not limited to this, and for example, the MUSE system It can also be widely applied when converting high-definition television signals.

この場合ＭＵＳＥ方式においては、１フレーム当たりの
有効ライン数は１０３５本で、クロックＣＫ■の周波数
を４４．５５　（ＭＨｚ）に選定すれば良いことから、
水平ブランキング率を１２．７％とすると、有効サンプ
ル数は１１５２サンプルになる。In this case, in the MUSE method, the number of effective lines per frame is 1035, and the frequency of the clock CK■ should be selected to 44.55 (MHz).
If the horizontal blanking rate is 12.7%, the number of effective samples is 1152 samples.

従って、これから９６９本の走査線を抽出して、アスペ
クト比１６：９の画像をアスペクト比４：３の画像に変
換する場合、１１５２の有効サンプルから８０９の有効
サンプルを抽出してフィールドメモリ回路１０及び１２
に格納すればよい。Therefore, when extracting 969 scanning lines from this and converting an image with an aspect ratio of 16:9 to an image with an aspect ratio of 4:3, 809 effective samples are extracted from 1152 effective samples and the field memory circuit 10 and 12
You can store it in .

さらにこのとき、変換後の水平ブランキング率を、１３
．５％、１４．８％、１５．７％又は１６．４％に選定
すれば、読み出し用のクロックＣＫＯの周波数をそれぞ
れ２９．５３６６５　（Ｍ七〕、３０．０１０５　（Ｍ
七〕、３０．３２６４　（Ｍ七〕又は３０．５７９１２
　（Ｍ七〕に選定することにより、それぞれ周波数４４
．５５　（ｋＨｚ）　、４０．５（ｋ七）　、３２．４
　（ｋＨｚ）又は７１．２８　（ｋ七〕で位相比較し得
、フレーム周波数を簡易に同期化してビデオ信号ＳＶｔ
に変換することができる。Furthermore, at this time, the horizontal blanking rate after conversion is set to 13
．． If 5%, 14.8%, 15.7% or 16.4% is selected, the read clock CKO frequency will be 29.53665 (M7) and 30.0105 (M7), respectively.
7], 30.3264 (M7) or 30.57912
By selecting (M7), each frequency is 44
．． 55 (kHz), 40.5 (k7), 32.4
(kHz) or 71.28 (k7), and the frame frequency can be easily synchronized to convert the video signal SVt.
can be converted to .

さらに上述の実施例においては、高品位テレビジョン信
号ＳＶＨの１０３５本の有効ラインのうち、中央部分に
位置する９６９本の水平走査線から、その中央部分の１
３４８サンプルのディジタルビデオ信号５Ｄｖｎを抽出
してフィールドメモリ回路ｌＯ及び１２に書き込む場合
について述べたが、本発明はこれに限らず、例えば高品
位テレビジョン信号Ｓ□の１０３５本の有効ライン全て
のサンプリングデータを、フィールドメモリ回路ｌＯ及
び１２に書き込んだ後、読み出しの際に、必要な中央部
分のデータのみを読み出すようにしてもよい。Further, in the above-described embodiment, one of the 969 horizontal scanning lines located at the center of the 1035 effective lines of the high-definition television signal SVH is selected.
Although the case has been described in which the digital video signal 5Dvn of 348 samples is extracted and written into the field memory circuits 1O and 12, the present invention is not limited to this, and, for example, sampling of all 1035 effective lines of the high-quality television signal S□ is possible. After data is written into the field memory circuits 10 and 12, only the necessary data in the central portion may be read out.

Ｈ発明の効果 上述のように本発明によれば、高品位テレビジョン信号
を、所定領域で制限してメモリ回路に書き込むと共に読
み出して、水平走査線が１０５３本、アスペクト比及び
インターレース比がそれぞれ４：３及び２：１のビデオ
信号ＳＶｔに変換することにより、垂直解像度の劣化を
有効に回避して、専用の高品位テレビジョン装置を用い
なくても高品位テレビジョン信号を表示し得る映像信号
変換回路を得ることができる。H Effects of the Invention As described above, according to the present invention, a high-definition television signal can be limited to a predetermined area and written to and read from a memory circuit, so that the number of horizontal scanning lines is 1053, and the aspect ratio and interlace ratio are each 4. :3 and 2:1 video signal SVt, thereby effectively avoiding deterioration in vertical resolution and displaying a high-definition television signal without using a dedicated high-definition television device. A conversion circuit can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例による映像信号変換回路を示
すブロック図、第２図はその変換動作の説明に供する路
線図、第３図及び第４図はその動作に説明に供する信号
波形図である。 １・・・・・・映像信号変換回路、２・・・・・・アナ
ログディジタル変換回路、３・・・・・・基準信号作成
回路、４．２２・・・・・・クロック発生回路、６・・
・・・・シリアルパラレル変換回路、８．１６．３６・
・・・・・選択回路、１０．１２・・・・・・フィルド
メモリ回路、１４．３４・・・・・・アドレスデータ発
生回路、１８．２４・・・・・・分周回路、２０・・・
・・・位相比較回路、２６・・・・・・ローパスフィル
タ回路、３０・・・・・・同期信号作成回路、３２・・
・・・・ブランキングデータ挿入回路、３８・・・・・
・パラレルシリアル変換回路、４０・・・・・・ディジ
タルアナログ変換回路。FIG. 1 is a block diagram showing a video signal conversion circuit according to an embodiment of the present invention, FIG. 2 is a route diagram for explaining its conversion operation, and FIGS. 3 and 4 are signal waveforms for explaining its operation. It is a diagram. 1... Video signal conversion circuit, 2... Analog-digital conversion circuit, 3... Reference signal generation circuit, 4.22... Clock generation circuit, 6・・・
・・・・Serial parallel conversion circuit, 8.16.36・
... Selection circuit, 10.12 ... Field memory circuit, 14.34 ... Address data generation circuit, 18.24 ... Frequency division circuit, 20.・・・
... Phase comparison circuit, 26 ... Low pass filter circuit, 30 ... Synchronization signal generation circuit, 32 ...
...Blanking data insertion circuit, 38...
・Parallel-serial conversion circuit, 40...Digital-analog conversion circuit.

Claims (1)

【特許請求の範囲】 メモリ回路と、 インターレース比及びアスペクト比がそれぞれ２：１及
び１６：９でかつ１フレームの走査線数が１１２５本の
第１の画面用の映像信号を、第１のクロックを基準にし
て、上記メモリ回路に書き込む書込制御回路と、 上記第１のクロックより周波数の低い第２のクロックを
基準にして、上記メモリ回路に書き込まれた映像信号を
読み出して、第２の画面用の映像信号を出力する読出制
御回路と を具え、上記メモリ回路への上記第１の画面用の映像信
号の書き込み又は上記メモリ回路からの上記映像信号の
読み出しを所定範囲で制限し、上記第１の画面用の映像
信号を、上記第１の画面の所定領域に対応してインター
レース比及びアスペクト比がそれぞれ２：１及び４：３
でかつ１フレームの走査線数が標準テレビジョン信号の
略２倍の上記第２の画面用の映像信号に変換するように
した ことを特徴とする映像信号変換回路。[Claims] A memory circuit, a video signal for a first screen with an interlace ratio and an aspect ratio of 2:1 and 16:9, respectively, and the number of scanning lines in one frame is 1125, and a first clock. a write control circuit that writes to the memory circuit based on the first clock; and a write control circuit that reads the video signal written to the memory circuit based on a second clock having a lower frequency than the first clock; a readout control circuit that outputs a video signal for a screen, and limits writing of the video signal for the first screen to the memory circuit or reading of the video signal from the memory circuit within a predetermined range; The video signal for the first screen has an interlace ratio and an aspect ratio of 2:1 and 4:3, respectively, corresponding to the predetermined area of the first screen.
1. A video signal conversion circuit, characterized in that the video signal is converted into a video signal for the second screen, and the number of scanning lines per frame is approximately twice that of a standard television signal.