JPH02288364A - Schottky diode - Google Patents

Abstract

PURPOSE:To exhibit a large inductance with a small area by providing a P-type buffer layer in a predetermined depth position of an N-type active layer under a Schottky gate electrode. CONSTITUTION:An N-type active layer 2 is formed on the surface of a semi- insulating GaAs substrate 1 by Si ion implanting, and a P-type buffer layer 3 is formed at a predetermined depth position by Mg ion implanting. A Schottky gate electrode 4 is formed of a WN film on the layer 2, a high concentration N<+> type layer 5 is formed around a gate region, and an ohmic electrode 6 made of an Au/AuGe film is formed thereon. Thus, large inductive reactance can be exhibited with a small area.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に用いられるインダクタンス
素子として有用なショットキー・ダイオードに関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a Schottky diode useful as an inductance element used in a semiconductor integrated circuit.

（従来の技術） 半導体集積回路において、受動素子として抵抗やキャパ
シタは比較的容易に形成することができ、実際多く用い
られている。これに対し、受動素子の中で最も作りにく
いのがインダクタンス素子である。ディジタル集積回路
においては余りインダクタンスを必要とすることはない
が、アナログ集積回路には、製造工程上池の素子との整
合性がとりやすく、しかも大きい面積を必要としないイ
ンダクタンス素子があると便利である。インダクタンス
素子を集積回路内に実現しようとすると、例えば導体膜
をスパイラル状にパターニンクシタものが考えられる。(Prior Art) In semiconductor integrated circuits, resistors and capacitors can be formed relatively easily as passive elements, and are actually widely used. On the other hand, inductance elements are the most difficult to manufacture among passive elements. Digital integrated circuits do not require much inductance, but for analog integrated circuits, it would be useful to have an inductance element that is easy to match with the elements in the manufacturing process and does not require a large area. be. To realize an inductance element in an integrated circuit, for example, a conductor film may be patterned in a spiral shape.

しかしこの方法である程度大きい値のインダクタンスを
実現しようとすると、他の素子に比べてインダクタンス
素子に非常に大きい面積を必要とするため、実用的でな
い。However, if this method is used to achieve a somewhat large value of inductance, it is not practical because the inductance element requires a much larger area than other elements.

（発明が解決しようとする課題） 以上のようにこれまで、半導体集積回路に用いられる実
用的なインダクタンス素子がないのが実情であった。(Problems to be Solved by the Invention) As described above, the reality is that until now there has been no practical inductance element for use in semiconductor integrated circuits.

本発明はこの様な点に鑑みなされたもので、小さい面積
で大きいインダクタンス成分を示すことができる、集積
回路用素子として有用なショットキー・ダイオードを提
供することを目的とする。The present invention has been made in view of these points, and an object of the present invention is to provide a Schottky diode that can exhibit a large inductance component in a small area and is useful as an element for integrated circuits.

［発明の構成］ （課題を解決するための手段） 本発明に係るショットキー・ダイオードは、半導体基板
表面に形成されたｎ型活性層にショットキー・ゲート電
極とオーミック電極が形成され、かつショットキー・ゲ
ー１［ｉ下のｎ型活性層内の所定深さ位置にｐ型バッフ
ァ層が設けられていることを特徴とする。[Structure of the Invention] (Means for Solving the Problems) A Schottky diode according to the present invention has a Schottky gate electrode and an ohmic electrode formed on an n-type active layer formed on the surface of a semiconductor substrate, and a Schottky diode having a Schottky gate electrode and an ohmic electrode. Key Game 1 [i] is characterized in that a p-type buffer layer is provided at a predetermined depth position within the n-type active layer below.

（作用） 本発明の構成とすれば、ｎ型活性層とゲート電極材料の
組合わせを選択することにより、順方向バイアスを与え
た時に、所定の周波数領域でこれまで観ａｐｌされたこ
とのない大きいインダクタンス成分、すなわち誘導性リ
アクタンス成分を示す。(Function) With the configuration of the present invention, by selecting the combination of the n-type active layer and the gate electrode material, when a forward bias is applied, an APL that has never been observed in a predetermined frequency range can be achieved. It shows a large inductance component, that is, an inductive reactance component.

詳細は後述するが、所定のショットキー・バリア高さを
形成したときに、本来多数キャリア素子であるショット
キー・ダイオードにおいて順方向バイアス時ゲート電極
側からの少数キャリア注入が認められる。そして高い少
数キャリア注入状態ではｎ型活性層内では伝導度疫調が
起こり、これより所定周波数領域でインダクタンス成分
が生じるものと思われる。ｒ１型活性層内部のｐ型バッ
ファ層はこのとき、大きいインダクタンス成分をｉ″？
る上で！Ｉｉ要な働きをしている。As will be described in detail later, when a predetermined Schottky barrier height is formed, minority carrier injection from the gate electrode side during forward bias is observed in the Schottky diode, which is originally a majority carrier element. In a state of high minority carrier injection, conductivity fluctuation occurs in the n-type active layer, and it is thought that this causes an inductance component in a predetermined frequency range. At this time, the p-type buffer layer inside the r1-type active layer has a large inductance component i''?
On top! Ii It plays an important role.

（実施例） 以下、本発明の実施例を図面を参照して説明する。(Example) Embodiments of the present invention will be described below with reference to the drawings.

第１図（ａ）　（ｂ）は、一実施例のＧａＡｓショット
キー・ダイオードを示す平面図とそのＡ−Ａ′断面図で
ある。半絶縁性ＧａＡｓ基１１１２１の表面部に、Ｓｔ
のイオン注入によりｎ型活性層２が形成され、所定深さ
位置にはＭｇのイオン注入によりｐ型バッファ層３が形
成されている。FIGS. 1(a) and 1(b) are a plan view and a sectional view taken along line A-A' of a GaAs Schottky diode according to an embodiment. On the surface of the semi-insulating GaAs group 11121, St
An n-type active layer 2 is formed by ion implantation, and a p-type buffer layer 3 is formed at a predetermined depth by Mg ion implantation.

ｎ型活性層２上には、ＷＮ、膜によりショットキー・ゲ
ート電極４が形成され、ゲート領域周囲には高濃度ｎ＋
型層５が形成されて、これにＡ　ｕ　／　Ａ　ｕ　Ｇ　
ｅ膜からなるオーミック電極６が形成されている。A Schottky gate electrode 4 is formed on the n-type active layer 2 by a WN film, and a high concentration n+ layer is formed around the gate region.
A mold layer 5 is formed on which A u / A u G
An ohmic electrode 6 made of e-film is formed.

具体的な製造条件を説明すれば、ｎ型活性層２は、Ｓｉ
＋イオンを加速電圧４５ｋｅＶ、ドーズ量２．　６　Ｘ
　１０１２／ｃｍ’でイオン注入し、オーミック・コン
タクトのためのｎ９型層５は、同じくＳｉ＋イオンを加
速電圧１２０ｋｅＶ、　　ドーズ量３　Ｘ　１０１３／
　０ｍ２でイオン注入し、ｐ型バッファ層３は、Ｍｇ＋
イオンを加速７ｕ圧２５１ｃ　ｅ　Ｖ　、　　ドーズ量
２Ｘ１０′２／ｃｆｆＩ２でイオン注入して形成する。To explain specific manufacturing conditions, the n-type active layer 2 is made of Si
+ ions are accelerated at a voltage of 45 keV and a dose of 2. 6 X
The n9 type layer 5 for ohmic contact was ion-implanted at 1012/cm', and Si+ ions were similarly implanted at an acceleration voltage of 120 keV and a dose of 3 x 1013/cm'.
The p-type buffer layer 3 is made of Mg+
It is formed by implanting ions at an accelerated pressure of 7μ and a dose of 2×10′2/cffI2.

これらのイオン注入後、アニール前にＲＦスパッタ法に
より膜厚１２０ｎｍのＷＮ、膜を堆積し、これをバター
ニングして２０μｍ２のゲート電極４を形成する。その
後８２０℃、２０分のキャップレス・アニールを行って
、注入イオンを活性化する。このアニール工程は、注入
イオンの活性化のみならず、ＷＮ、ゲート電極４のショ
ットキー・バリア高さをも決定するため重要である。After these ion implantations and before annealing, a WN film with a thickness of 120 nm is deposited by RF sputtering, and this is patterned to form a gate electrode 4 with a thickness of 20 μm 2 . Thereafter, capless annealing is performed at 820° C. for 20 minutes to activate the implanted ions. This annealing step is important because it not only activates the implanted ions but also determines the Schottky barrier height of the WN and gate electrode 4.

この実施例では以上の工程によって、バリア高さが０．
８ｅＶ程度のショットキー・ゲート電極４が得られる。In this example, the barrier height is 0.
A Schottky gate electrode 4 of about 8 eV is obtained.

そして最後に、Ａ　ｕ　／　Ａ　ｕ　Ｇ　ｅ膜によるオ
ーミック電極６を形成する。Finally, an ohmic electrode 6 made of an A u /A u Ge film is formed.

第２図〜第４図は、この実施例によるショットキー・ダ
イオードの容量−電圧特性を測定した結果である。第２
図は、／１１＋１定周波数が１０　ｋ　Ｈｚ　。2 to 4 show the results of measuring the capacitance-voltage characteristics of the Schottky diode according to this example. Second
In the figure, the /11+1 constant frequency is 10 kHz.

第３図は同じ＜ＩＭＨｚ、第４図は１０〜ＩＨｚの場合
である。それぞれ、１１ｐ１定温度をパラメータとして
示しである。第２図から明らかなように、１０１ｃ　Ｈ
ｚでは、順方向バイアス時、容量は大きい負の値を示す
。すなわち素子インピーダンスのりアクタンス成分は誘
導性となって大きいインダクタンス成分を持つ。Ｉ　Ｍ
　Ｈｚでは第３図から明らかなように順方向バイアスで
容量性を示し、さらに高周波の１０　Ｍ　Ｈｚでは再び
順バイアスで誘導性となっている。FIG. 3 shows the case of <IMHz, and FIG. 4 shows the case of 10 to IHz. Each is shown using the 11p1 constant temperature as a parameter. As is clear from Figure 2, 101c H
At z, the capacitance exhibits a large negative value during forward bias. In other words, the actance component of the element impedance becomes inductive and has a large inductance component. I M
Hz, it exhibits capacitance with a forward bias, as is clear from FIG. 3, and at a higher frequency of 10 MHz, it becomes inductive again with a forward bias.

したがって、順方向バイアスと周波数を逮ぶことによっ
て、この実施例のショットキー・ダイオードはインダク
タンス素子として用いることかできる。またこのショッ
トキー・ダイオードは、これまでにない極めて小さい面
積で大きいインダクタンス値を示し、各種アナログ集積
回路に利用することができる。例えば、キャパシタと共
に形成してＬＣ共振回路をもつ発振器などを小さい面積
に集積形成することができる。更にこの実施例のショッ
トキー・ダイオードは、通常良く知られているＧ　ａ　
Ａ　ｓ　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔと基本的に同様の構成
をもっている。従ってＧａＡｓ基板上に、格別複雑な工
程を用いることなく　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔと共存さ
せた回路を構成することができる。Therefore, by controlling the forward bias and frequency, the Schottky diode of this embodiment can be used as an inductance element. Furthermore, this Schottky diode exhibits an unprecedented large inductance value in an extremely small area, and can be used in various analog integrated circuits. For example, an oscillator formed together with a capacitor and having an LC resonant circuit can be integrated in a small area. Furthermore, the Schottky diode of this embodiment has a G a
It has basically the same configuration as AsMESFET. Therefore, it is possible to construct a circuit that coexists with MESFET on a GaAs substrate without using particularly complicated processes.

この実施例のショットキー・ダイオードにおいて、順方
向バイアス時、ある周波数領域ではショットキー・ゲー
トの空間電荷容量や順方向バイアス時の拡散容量では説
明できない大きい容量成分を示し、他の条件ではまた大
きいインダクタンス成分を示す真の理由はまだ解明され
ていない。しかし、ショットキー・ゲート側からの少数
キャリア注入による伝導度変調の結果であることは、は
ぼ間違いない。すなわち、この実施例のショットキー・
ダイオードでは、バリア高さが前述のように非常に高（
、ＧａＡｓのバンドギャップの１／２以上であって、ゲ
ート電極下にはｐ型反転層が形成される。したがって順
バイアス時にはこのｐ型反転層からｎ型活性層内に正孔
注入が生じ、順バイアスを大きくすると障壁インピーダ
ンスは最終的にはバルクのそれと同等になる。そして高
い少数キャリア注入による伝導度変調の結果、大きい誘
導性リアクタンス成分が現れる。The Schottky diode of this example shows a large capacitance component in a certain frequency range when forward biased, which cannot be explained by the space charge capacity of the Schottky gate or the diffusion capacitance during forward bias, and it shows a large capacitance component under other conditions. The true reason for the presence of an inductance component has not yet been elucidated. However, there is no doubt that this is the result of conductivity modulation due to minority carrier injection from the Schottky gate side. That is, in this example, the Schottky
In diodes, the barrier height is very high as mentioned above (
, a p-type inversion layer is formed below the gate electrode, the band gap being 1/2 or more of the band gap of GaAs. Therefore, during forward bias, holes are injected from this p-type inversion layer into the n-type active layer, and when the forward bias is increased, the barrier impedance eventually becomes equal to that of the bulk. As a result of conductivity modulation due to high minority carrier injection, a large inductive reactance component appears.

本発明のショットキー・ダイオードは、ｐ型バッファ層
を設けていることが大きい誘導性リアクタンスを得る上
で重要な働きをしている。参考までに、ｐ型バッファ層
を設けない他、実施例と同様の条件で製造したショット
キー・ダイオードについて、周波数をパラメータとして
容４１−７１１ｆ圧特性を測定した結果が第５図である
。このショットキー・ダイオードでは、１０ｋＨｚでは
大きい容量ピークが現れ、さらに周波数を高くしてＩＭ
Ｈｚ程度以上においてその様な容量ピークのないインダ
クタンス性を示す。上記実施例では、１０ｋＨｚではイ
ンダクタンス性のみ示しく第２図）　　ＩＭＨｚで容量
ピークが認められるから（第３図）、ｐ型層の有無によ
って周波数特性が大きくシフトしていることになる。し
かも、第２図と第５図を比較して明らかなように、この
実施例の構造で得られるインダクタンス値は極めて大き
い。このようにｐ型層を設けることによって良好なイン
ダクタンス成分が得られる理由は、次のように考えられ
る。In the Schottky diode of the present invention, the provision of a p-type buffer layer plays an important role in obtaining a large inductive reactance. For reference, FIG. 5 shows the results of measuring the capacitance 41-711f pressure characteristics using frequency as a parameter for a Schottky diode manufactured under the same conditions as in the example except that no p-type buffer layer was provided. In this Schottky diode, a large capacitance peak appears at 10kHz, and when the frequency is further increased, IM
It exhibits inductance without such capacitance peaks above about Hz. In the above example, only inductance is exhibited at 10 kHz (Fig. 2), and a capacitance peak is observed at IMHz (Fig. 3), which means that the frequency characteristics are largely shifted depending on the presence or absence of the p-type layer. Moreover, as is clear from a comparison between FIG. 2 and FIG. 5, the inductance value obtained with the structure of this embodiment is extremely large. The reason why a good inductance component can be obtained by providing a p-type layer in this way is considered to be as follows.

第１図の素子に於いて、ｐ型バッファ層３を考慮せず、
ゲート電極４−ｎ型活性層２−ｎ９型層５の間の電流バ
スの間のバンド図を示すと、第６図のようになる。第６
図（ａ）は、零バイアス時であり、同図（ｂ）は電圧ｖ
ｖの順方向バイアス時である。前述のようにこの素子で
は、高いバリアの故にショットキー・ゲート電極４下に
ｐ型反転層ができており、順方向バイアスによってｎＭ
活性層２に少数キャリア（正孔）の注入が生じる。とこ
ろが、オーミック・コンタクトのためのｎ＋型層５があ
ると、ｎ−ｎ＋接合が図示のように正孔の流れに対して
反射バリアを形成する。これは、正孔の注入率を低下さ
せる原因となり、したがって伝導度変調もそれだけ起こ
りにくくなる。In the device shown in FIG. 1, without considering the p-type buffer layer 3,
A band diagram of the current bus between the gate electrode 4, the n-type active layer 2 and the n9-type layer 5 is shown in FIG. 6th
Figure (a) shows the state at zero bias, and figure (b) shows the voltage v
This is when the voltage is forward biased. As mentioned above, in this device, a p-type inversion layer is formed under the Schottky gate electrode 4 due to the high barrier, and by forward bias, nM
Minority carriers (holes) are injected into the active layer 2. However, with the n+ type layer 5 for ohmic contact, the n-n+ junction forms a reflective barrier to hole flow as shown. This causes a reduction in the hole injection rate and therefore conductivity modulation becomes less likely to occur.

一方、ショットキー・ゲート電極４−ｎ型活性層２−ｐ
型バッファ層３の間のバンド図を示すと、第７図（ａ）
　（ｂ）のようになる。第７図（ａ）は零バイアス時で
あり、同図（ｂ）は順方向バイアス時である。、１２バ
ッファ層３は、このショットキー・ダイオードの電流パ
スになるわけではないが、図から明らかなようにゲート
電極側から注入された少数キャリアである正孔電流に対
して、ｐ型バッファ層３は引き込み源（ドレイン）とし
て働く。On the other hand, Schottky gate electrode 4-n type active layer 2-p
The band diagram between the type buffer layers 3 is shown in FIG. 7(a).
(b). FIG. 7(a) shows the state at zero bias, and FIG. 7(b) shows the state at forward bias. , 12 buffer layer 3 does not serve as a current path for this Schottky diode, but as is clear from the figure, it acts as a p-type buffer layer for hole current, which is minority carriers injected from the gate electrode side. 3 acts as a drawing source (drain).

これによって、ゲート電極側からの少数キャリア注入効
率は高いものとなり、したがって活性層内での伝導度変
調も大きくなる。このことが、ｐ型バッファ層３を設置
することによって一層誘導性となりやすい理由であると
考えられる。This increases minority carrier injection efficiency from the gate electrode side, and therefore increases conductivity modulation within the active layer. This is considered to be the reason that the provision of the p-type buffer layer 3 tends to make it more inductive.

本発明のショットキー・ダイオードを製造するに当って
、ショットキー・ゲート電極形成後のアニールは、バリ
ア高さに大きく影響し、したがって素子特性に大きく影
響するので、重要である。In manufacturing the Schottky diode of the present invention, annealing after forming the Schottky gate electrode is important because it greatly affects the barrier height and therefore the device characteristics.

上記実施例では、ショットキー・ゲート電極形成後のア
ニールを、８２０℃のキャップレス・アニールとしたが
、他の条件でも良い。以下に、具体的なアニール条件に
よる特性変化のデータを示す。In the above embodiment, capless annealing was performed at 820° C. after forming the Schottky gate electrode, but other conditions may be used. Data on changes in characteristics due to specific annealing conditions are shown below.

第８図は、ＷＮ、’ゲートとｎ型ＧａＡｓ活性層の間の
バリア高さとアニール温度の関係を測定し、た結果であ
る。試料は上記実施例のものと異なり、ｎｅ型ＧａＡｓ
基板（Ｓｉドープ：Ｉ　Ｘ　１０”／ａｓＩ’　）に、
ＭＯＣＶＤによりｎ型ＧａＡｓ層（Ｓｉドープ；　２　
Ｘ　Ｉ　Ｑ　”／ｃｍ’　）を形成し、その表面にＲＦ
スパッタにより１５０ｎｍのＷＮ、ゲートを形成したも
のである。アニールは、試料表面をＰＳＧ膜で覆って、
Ｎ２雰囲気中で３０分行った。図から明らかなようにア
ニール温度によってバリア高さが大きく変化している。FIG. 8 shows the results of measuring the relationship between the barrier height and annealing temperature between the WN' gate and the n-type GaAs active layer. The sample was different from that of the above example, and was made of ne-type GaAs.
On the substrate (Si doped: I x 10"/asI'),
An n-type GaAs layer (Si doped; 2
X I Q ”/cm') and RF
A 150 nm WN and gate were formed by sputtering. Annealing is performed by covering the sample surface with a PSG film.
The test was carried out for 30 minutes in N2 atmosphere. As is clear from the figure, the barrier height changes greatly depending on the annealing temperature.

第９図は、その様な試料について、アニール温度をパラ
メータとして容量−電圧特性を示した測定した結果であ
る。アニール温度が高くなるにつれて、容量ピークが減
少し、誘導性を示す順方向バイアス電圧が高（なる方に
シフトしている。これはバリア高さの変化に対応してお
り、バリア高さが高い程、容量ピークを現すことなく、
誘導性となることを示している。FIG. 9 shows the measurement results showing the capacitance-voltage characteristics of such a sample using the annealing temperature as a parameter. As the annealing temperature increases, the capacitance peak decreases and the inductive forward bias voltage shifts toward higher values. This corresponds to the change in barrier height, and the higher the barrier height without showing a capacity peak,
This shows that it is inductive.

第１０図（ａ）　（ｂ）は、本発明によるショットキー
・ダイオードをＭＥＳＦＥＴと一体形成した実施例の構
造を示す平面図とそのＡ−Ａ’断面図である。すでに述
べたように本発明によるショットキー・ダイオードは、
その基本構造がＭＥＳＦＥＴと同様であり、ＭＥ　Ｓ　
Ｆ　ＥＴと共に集積形成することが容易であり、この実
施例では、ショットキー・ダイオードＳＢＤを、ＭＥＳ
ＦＥＴ−ＭＥＳと同じ構造をもってかつ同じ製造工程で
形成している。すなわち、半絶縁性ＧａＡｓ基板１１に
まず、Ｓｉのイオン注入により各素子領域にｎ型活性層
１２．．１２□が形成される。これらｎ型活性層１２の
内部には、Ｍｇのイオン注入によりｐ型バッファ層１３
．。FIGS. 10(a) and 10(b) are a plan view and a sectional view taken along line AA' of the structure of an embodiment in which a Schottky diode and a MESFET are integrally formed according to the present invention. As already mentioned, the Schottky diode according to the invention is
Its basic structure is similar to MESFET, and ME S
It is easy to integrate the Schottky diode SBD with the FET, and in this example, the Schottky diode SBD is
It has the same structure as FET-MES and is formed using the same manufacturing process. That is, first, an n-type active layer 12 is formed in each element region by Si ion implantation into a semi-insulating GaAs substrate 11. ．． 12□ is formed. Inside these n-type active layers 12, p-type buffer layers 13 are formed by Mg ion implantation.
．． .

１３２が形成される。その後各ｎ型活性層１２上にＷＮ
、膜によるショットキー−ゲート電極１４　＋　　　１
４２が形成される。そしてゲート電極１４をマスクとし
てＳｉのイオン注入が行われ、更にゲート電極１４の側
壁に絶縁膜１６を形成して再度Ｓｉのイオン注入が行わ
れて、ＭＥＳＦＥＴ−ＭＥＳのソース、ドレインとなる
ｎ＋型層１５　＋＋、１５１２、およびシＢ　ットキー
・ダイオードＳＢＤのオーミック電極（カソード電極）
のコンタクト層となるｎ＋型層１５２１゜１５□２が各
ゲート電極に自己整合的に形成される。132 is formed. After that, WN is applied on each n-type active layer 12.
, Schottky-gate electrode 14 + 1 by film
42 is formed. Then, Si ion implantation is performed using the gate electrode 14 as a mask, and an insulating film 16 is further formed on the side walls of the gate electrode 14, and Si ion implantation is performed again. Layer 15 ++, 1512, and B Schottky diode SBD ohmic electrode (cathode electrode)
An n+ type layer 1521°15□2 serving as a contact layer is formed in self-alignment with each gate electrode.

その後、８００℃程度のアニールを行った後、Ａ　ｕ　
／　Ａ　ｕ　Ｇ　ｅ膜によるＭＥＳＦＥＴ−ＭＥＳのソ
ース、ドレイン電極１７１，１７２、およびシうットキ
ー・ダイオードＳＢＤのカソード電極１７３が形成され
る。After that, after annealing at about 800°C, A u
Source and drain electrodes 171 and 172 of the MESFET-MES and a cathode electrode 173 of the Schuttky diode SBD are formed using the /AuGe film.

ＭＥＳＦＥＴにおいては、図のように活性層下部に、微
細化した素子のパンチスルー防止などの目的でｐ型バッ
ファ層を設けることは既に知られている。この実施例に
よれば、そのようなＭＥＳＦＥＴの構造と製造工程をそ
のまま用いてショットキー・ダイオードを一体的に集積
することができ、これにより簡単に大きい誘導性リアク
タンス素子を持つ回路を構成することができる。In MESFETs, it is already known that a p-type buffer layer is provided below the active layer as shown in the figure for the purpose of preventing punch-through of miniaturized elements. According to this embodiment, a Schottky diode can be integrally integrated using the structure and manufacturing process of such a MESFET, and thereby a circuit having a large inductive reactance element can be easily constructed. I can do it.

本発明は上記実施例に限られるものではない。The present invention is not limited to the above embodiments.

実施例では、ＧａＡｓＩＡ板とＷＮ、膜の組み合わせに
よるショットキー・ダイオードを専ら説明したが、他の
金属−半導体の組み合わせであっても、同様に高いショ
ットキー・バリアが得られ、したがって順バイアスで高
い少数キャリア注入が行われるものであれば、本発明は
有効である。また実施例ではｎ型活性層をイオン注入に
より形成したが、例えばエピタキシャル成長によりｎ型
活性層を形成することも可能である。In the examples, a Schottky diode made of a combination of a GaAsIA plate, WN, and a film was exclusively explained, but a similarly high Schottky barrier can be obtained with other metal-semiconductor combinations, and therefore it is possible to obtain a forward-biased Schottky diode. The present invention is effective as long as high minority carrier injection is performed. Further, in the embodiment, the n-type active layer was formed by ion implantation, but it is also possible to form the n-type active layer by, for example, epitaxial growth.

［発明の効果］ 以上述べたように本発明によれば、小さい面積で大きい
誘導性リアクタンスを示し、したがって集積回路のイン
ダクタンス素子として有効なショットキー・ダイオード
を提供することができる。[Effects of the Invention] As described above, according to the present invention, it is possible to provide a Schottky diode that exhibits large inductive reactance in a small area and is therefore effective as an inductance element in an integrated circuit.

【図面の簡単な説明】[Brief explanation of drawings]

第１図（ａ）　（ｂ）は本発明の一実施例によるショッ
トキーΦダイオードを示す平面図とそのＡ〜Ａ′断面図
、 第２図〜第４図はそのショットキー・ダイオードの容量
−電圧特性を示す図、 第５図はｐ型バッファ層がない場合のショットキー・ダ
イオードの容量−電圧特性を示す図、第６図（ａ）　（
ｂ）はｎ＋型コンタクト層による反射バリアの形成を説
明するためのバンド図、第７図（ａ）　（ｂ）はｐ型バ
ッファ層の働きを説明するためのバンド図、 第８図はアニール温度とショットキー・バリア高さとの
関係を示す図、 第９図はアニール温度をパラメータとしてショットキー
・ダイオードの容量−電圧特性を示す図、第１θ図（ａ
）　（ｂ）は本発明の他の実施例によるショットキー・
ダイオードとＭＥ　Ｓ　Ｆ　ＥＴの集積化構造を示す平
面図とそのＡ−Ａ’断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ型活性層、
３・・・ｐ型バッファ層、４・・・ショットキー・ゲー
ト電極（ＷＮ、）　、５・・・ｎ＋型層、６・・・オー
ミック電極（Ａ　ｕ　／　Ａ　ｕ　Ｇ　ｅ　）。 出願人代理人　弁理士　鈴江武彦 第２図 を圧ＥＶ］ １３図 ０．２ １．０ 電圧［■］ ＷＮｘ−ｎ−ＧａＡｓ ｎ”−ＧａＡｓ 第 図 １し刀Ｌ［Ｖゴ ＷＮｘ÷ −ＧａＡｓ −＋Ｐベツ７７ 第７図FIGS. 1(a) and (b) are plan views and cross-sectional views from A to A' showing a Schottky Φ diode according to an embodiment of the present invention, and FIGS. 2 to 4 show the capacitance of the Schottky diode. Figure 5 is a diagram showing the voltage characteristics of a Schottky diode without a p-type buffer layer, Figure 6 (a)
b) is a band diagram to explain the formation of a reflective barrier by the n+ type contact layer, Figures 7(a) and (b) are band diagrams to explain the function of the p-type buffer layer, and Figure 8 is the annealing temperature. Figure 9 is a diagram showing the relationship between Schottky barrier height and Schottky barrier height.
) (b) is a Schottky according to another embodiment of the present invention.
FIG. 2 is a plan view showing an integrated structure of a diode and a MESFET, and a cross-sectional view taken along line AA' thereof. 1... Semi-insulating GaAs substrate, 2... N-type active layer,
3...p-type buffer layer, 4...Schottky gate electrode (WN, ), 5...n+ type layer, 6...ohmic electrode (Au/AuGe). Applicant's representative Patent attorney Takehiko Suzue Figure 2 Pressure EV] Figure 13 0.2 1.0 Voltage [■] WNx-n-GaAs n"-GaAs Figure 1 Sword L [VgoWNx÷ -GaAs - +Pbets77 Figure 7

Claims (2)

【特許請求の範囲】[Claims] （１）ｎ型活性層が形成された半導体基板にショットキ
ー・ゲート電極とオーミック電極が形成され、ショット
キー・ゲート電極下のｎ型活性層の所定深さ位置にｐ型
バッファ層が設けられていることを特徴とするショット
キー・ダイオード。(1) A Schottky gate electrode and an ohmic electrode are formed on a semiconductor substrate on which an n-type active layer is formed, and a p-type buffer layer is provided at a predetermined depth position of the n-type active layer under the Schottky gate electrode. Schottky diode. （２）半導体基板は半絶縁性ＧａＡｓ基板の表面にイオ
ン注入によりまたはエピタキシャル成長によりｎ型活性
層を形成したものであり、ショットキー・ゲート電極は
ＷＮｘ膜により形成されている請求項１記載のショット
キー・ダイオード。(2) The semiconductor substrate according to claim 1, wherein the semiconductor substrate is a semi-insulating GaAs substrate with an n-type active layer formed on the surface by ion implantation or epitaxial growth, and the Schottky gate electrode is formed from a WNx film. key diode.