JPH02288248A - Ｓｏｉ構造体及びその製造方法 - Google Patents

Ｓｏｉ構造体及びその製造方法

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JPH02288248A
JPH02288248A JP2079069A JP7906990A JPH02288248A JP H02288248 A JPH02288248 A JP H02288248A JP 2079069 A JP2079069 A JP 2079069A JP 7906990 A JP7906990 A JP 7906990A JP H02288248 A JPH02288248 A JP H02288248A
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insulator
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ユワン‐チエン・スン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明部、半導体デバイスの構造とその製造方法、特に
、先進の０ＭＯ５やバイポーラＶＬＳ　１回路のための
゛絶縁体上半導体（８０１）”アイランドの構造及びそ
の製造方法に関するものである。
［従来の技術］ この技術分野において熟練した当業者は、ＳＯＩ構造が
半導体デバイスの製造に望ましいということを長い間認
めている。ＳＯＩ構造の結果として得られる回路やデバ
イスの分離は、ラッチアップの間Ｕｔなくし、α粒子か
ら起こるソフトエラーを減少させることができ、しかも
デバイスのキャパシタンスを減少させる。
特開昭６０−１４４９４９号は、ＳＯＩ構造の形成方法
について開示している。絶縁体の層を半導体基板上に形
成し、基板表面まで絶縁層の一部をエツチングすること
で、絶縁体のアイランドを形成している。そして基板の
露出部からエピタキシャル層を成長させ、結局完全に絶
縁体のアイランド−面に成長させ、エピタキシの連続的
な層を形成する。そして絶縁体のアイランド上以外のエ
ピタキシャル層は、選択的に酸化される。得られる構造
において、エピタキシャル層の残った部分は、完全に絶
縁体のアイランド上に位置し、エピタキシャル層の酸化
された部分によって四方を囲まれる。
同様に、米国特許第４５０７１５８号はＳＯＩ構造の製
造方法について開示している。この中で、エピタキシャ
ル層の形成に使われる工程は、本質的に前述の特開昭６
０−１４４９４９号と同じである。絶縁体のアイランド
上以外のエピタキシャル層の、選択的酸化の代わりに、
絶縁体のアイランドのまわりの部分の上にあるエピタキ
シャル層において、エツチングによって溝がはられる。
そしてこの溝は絶縁物質で埋められ、それが埋められた
溝の内側のエピタキシャル層を、残されるエピタキシャ
ル層から分離する。
従来技術のこのような製造方法は、絶縁体のアイランド
の側面に沿って垂直に、次いでアイランドの、ヒへと、
基板表面からエピタキシャル層を成長させるという不都
合に苦しんだ。絶縁物質からの成長がエピタキシャル層
の単結晶構造を破壊するので、絶縁物質に隣接する半導
体エピタキシの成長の量を、最小にすることが望まれる
。
［発明が解決しようとする課題］ 本発明の目的は、ＳＯＩ構造において単結晶構造の破壊
を最小限におさえてエピタキシャル成長を実現する技術
を提供することである。
［課題を解決するための手段］ 本発明は単結晶半導体基板に絶縁体アイランドを埋設す
るか、又は絶縁層で表面被覆されたくぼみ領域を単結晶
半導体基板に設け、半導体基板に対するエピタキシャル
成長によって絶縁体アイランド又はくぼみ領域に単結晶
半導体を成長させることによってＳＯＩ構造を形成する
。
［実施例コ 第１図を参照すると、半導体基板２の断面の一部が、そ
の中に位置する絶縁体物質のアイランド４といっしょに
示されている。埋設された絶縁体のアイランド４の表面
３と、半導体基板２の表面５は平らな表面６を形成して
いる。半導体基板２及び絶縁体のアイランド４は三次元
であり、それぞれの絶縁体のアイランド４は、完全に半
導体基板２によって囲まれている。
いくつかの方法によって、絶縁体のアイランド４を半導
体基板２内に形成することができる。１つの方法は、レ
ジストによってパターニングされる窒化物／酸化物積層
体（パッド）又はレジストを用いて、単一の半導体基板
２の平らな表面をマスキングし、絶縁体のアイランド４
が位置することになる基板の領域をエツチングし、半導
体基板２の表面よりも高くなるまでＣＶＤ法を用いて絶
縁物を付着させ、マスクと超過した。Ｓｅ絶縁物質取り
除き、半導体基板２の表面６を平坦にする方法である。
マスキング及びエツチングの方法は、この技術分野では
よく知られている。マスク及び超過絶縁物質の除去は、
表面６の平坦化と同じように、化学的機械的研磨や、レ
ジスト平坦化及び反応性イオンエッチパックによって達
成できる。
もう１つの方法は、絶縁体のアイランド４が形成される
ことになる領域に隣接する、半導体基板２の表面の領域
をマスキングし、マスクされていない領域に絶縁体のア
イランド４を形成するために、熱酸化工程を用いること
によって、半導体基板２内に絶縁体のアイランドを形成
する方法である。そしてマスクは除去され、絶縁体のア
イランド４を持った半導体基板２の平らな表面６が形成
される。マスクは、レジスト又はレジストによってバタ
ーニングされる窒化物／酸化物積層体（パッド）で構わ
ない。熱酸化の方法は、この技術分野ではよく知られて
いる。そのレジスト又は窒化物／酸化物積層体は、選択
的に除去され、必要ならば表面６は化学的機械的研磨や
、レジスト平坦化及び反応性イオンエッチパックによっ
て平坦化されてもよい。
上記の絶縁体のアイランド４を形成する２つの方法は、
半導体基板２内に絶縁体のアイランド４を形成する、独
特な利点を与える。ＳＯＩ構造の従来技術の製造方法は
、絶縁体のアイランドを形成する付着絶縁物質の周囲に
半導体を成長させる手法を用いる。しかしながら、この
場合は、下にある半導体基板の上に半導体物質をエピタ
キシャル付着させることによって単結晶半導体構造を成
長させるもので、もし絶縁物質の上に直接付着させると
単結晶構造が破壊される。絶縁体のアイランド間の領域
で、エピタキシを成長させる方法を用いた時は、絶縁体
のアイランドの側壁に隣接して、半導体を成長させなけ
ればならない。その結果、半導体基板の単結晶構造を破
壊する可能性が高くなる。上記２つの方法は、その可能
性のある問題を解決することができる。
第４図を参照すると、第１図の構造の変形を示している
。第４図において、絶縁体のアイランド４は半導体基板
２の表面５よりも下にある平らな表面８を持つ。どのよ
うな方法で第１図の構造にした時でも、第１図の絶縁体
のアイランド４０表面３を部分的にエツチングすること
により第４図の構造を得ることができる。第４図の構造
は、後述するように、次の製造工程を容易にさせる。Ｓ
ＯＩアイランドを適切に絶縁するための絶縁体のアイラ
ンドの厚さは、少なくとも約０，２μｍにすべきである
。
第２図を参照すると、半導体基板表面の領域５から半導
体層８をエピタキシャル成長させると、これは横方向へ
、絶縁体のアイランド領域４の表面領域３−面に成長す
る。この方法で、半導体層８は単結晶構造を保ったまま
成長し、半導体層８及び半導体基板２の単一の単結晶構
造を与える。
このように！＃＠縁休の体イランド４は完全に、単結晶
半導体物質によって囲まれる。例えば化学的機械的研磨
や、レジスト平坦化及び反応性イオンエッチパックのよ
うな適切な方法によって、半導体層８の表面９は平坦に
される。あるいは、層８のエピタキシャル成長を適当な
タイミングで中断するか、または連続的酸化とエッチパ
ックを用いて、なめらかで平らな表面と適当な厚さのエ
ピタキシャル層を得ることもできる。
第２図では、第１図の構造を用いて横方向成長工程を行
なっている。つまり、第２図において破線で示され、絶
縁体のアイランドの表面３と同一平面にある基板表面５
で、エピタキシャル成長が開始する。第５図を参照する
と、ここでは第４図の構造が横方向成長工程で用いられ
る。つまり、第５図において破線で示され絶縁体のアイ
ランドの表面３よりも高い位置にある基板表面５でエピ
タキシャル成長を始めさせる。非同−平面構造を用いる
ことによって、基板表面５からの単結晶成長は容易にな
る。
第６図を参照すると、横方向の一面に成長させる工程に
よって得られる構造を示している。エピタキシ層８及び
基板２が単結晶構造を持つので、破線で示した最初の基
板表面はなくなる。成長工程のあと得られる構造は、も
ちろん、第１図又は第４図の構造どちらでも同じである
。絶縁体のアイランド４の両側から成長するエピタキシ
が合流する点では、成長工程後に、継ぎ目が現われるこ
とがある。しかしながら、もし絶縁体のアイランド４の
片側からもう片側へ、エピタキシを成長させるなら、継
ぎ目は現われない。ここでは、継ぎ目は存在しないもの
とするが、もし存在したとしても、そのＩ！！饗は無視
できるであろう。実際にもし現われた際継ぎ目を消すた
めの、最終構造の修正については、後で説明する。
第３図を参照すると、従来のマスキング及びエツチング
技術を用いて、残った領域が絶縁体アイランド４上に完
全に乗った半導体アイランド１０を形成するように、第
２図の半導体層８の領域は除去される。半導体アイラン
ド１０を形成すべき、第２図の層８の表面９の領域にマ
スクを付け、平らな表面６まで、半導体層８の露出した
領域を反応性イオンエツチングする。標準的手法を用い
て、半導体アイランド１０の表面からマスクを除去する
。そうして絶縁体アイランド４上に完全に乗った半導体
アイランド１０を形成する。
第３図は、半導体アイランド１０が絶縁体アイランド４
の境界線１１の内側にマージン距離ｄで配置されている
ことを示している。これによって半導体アイランド１０
は、半導体基板２から完全に物理的に分離される。半導
体アイランド１０を用いて作られる半導体デバイスの物
理的分離を達成するためのｄの最小幅は、この技術分野
ではよく知られており、−船釣に０．１〜０．２μｍの
オーダである。シリコン基板２及びシリコン酸化物絶縁
体４上のシリコンアイランド１０の場合には、基板２か
らのシリコンアイランド１０の許容できる電気的絶縁を
達成するために、ｄは少なくとも０．１μｍとする。本
発明は、ｄ＝Ｑで、半導体アイランド１０が絶縁体アイ
ランド４を越えて半導体基板６の上に延びる場合も包含
しつるが、そのような場合は、電気的絶縁の程度が減少
するので、好ましい実施例ではない。
どちらの場合でも、マスク上の最初のアイランドの大き
さは、故意に一定の整合誤差分だけ小さく作ることがで
きる。後に行なわれるレジストの露光、エツチング、及
び酸化による変動分を考慮し、最終的に所望の寸法が得
られるにアイランドを成長させることが好ましい。
選択的に行なう製造工程として、第８図に示すように、
平らな表面６上の半導体アイランド１０の間に絶縁体層
１２を形成することができる。
絶縁体層１２は絶縁体４と同じ物質でも可能であるし、
異なっても構わない。ＣＶＤ法によって、半導体アイラ
ンド１０の隣接領域が完全に埋まるまで絶縁体を付着さ
せて層１２を形成し、その表面を平らな表面１４にする
ように、標準的手法を用いて平坦化する。半導体アイラ
ンド１０は、絶縁物質によって５面を囲まれる。すなわ
ち、絶縁体アイランド４に底面が接し、絶縁体層１２に
側面が接する。平らな表面６における絶縁体層１２の重
なり１３と絶縁体アイランド４は、半導体アイランド１
０を半導体基板２から物理的に分離した状態に保つ。
第９図を参照すると、第８図の線９−９から見た図が示
されている。第９図は、半導体アイランド１０′？：囲
む絶縁体層１２から成る平らな表面１４である。分離さ
れた半導体アイランド１０は、バイポーラや、電界効果
型トランジスタなどの半導体デバイスを製造するために
使用できる。配線接点は縁なしに作られる。バイポーラ
、ＣＭＯＳ又はＢＩＣＭＯ５ＶＬＳＩの工程にこの方法
を組込めば、ラッチアップの問題のない完璧なデバイス
／回路分離を与え、またデバイス・キャパシタンスを減
少させることができる。
第７図を参照すると、第８図と同様のＳＯＩ構造が示さ
れている。しかしながら絶縁体アイランド４の上に、絶
縁物質１２”の領域によって分離されて２つの半導体ア
イランド１０°がある。第３図と第８図に相当する上述
の工程は、第７図の構造を作るために使うことができる
。つまり、絶縁体アイランド４の上に完全に２つの半導
体アイランド１０°を置くように、第２図、第５図又は
第６図の構造のエピタキシャル層をマスキングし、エツ
チングする。このエツチングは、絶縁体アイランド以外
の領域のエピタキシャル層の除去と同時に、又はその後
で行なうことができる。同様に、半導体アイランド１０
°の間の領域を絶縁物質１２゛　１２”で埋める工程は
、ＣＶＤ法とそれに続く平坦化によって達成される。第
７図において８％　ｂ、ｃ、ｄと付けられたパラメータ
から、ａ＝　２　ｄ　＋　２　ｂ　＋　ｃであることが
わかる。上述のように、基板２から半導体アイランド１
０°を分離するために、幅ｄは最小幅にする。幅Ｃは、
隣接する半導体アイランドの間を分離するために十分な
幅としなくてはならない。
第６図に関して述べたように、もしエピタキシ層が継ぎ
目を持っているなら、これは第３図に示すように絶縁体
アイランドの中央の領域上に１つの半導体アイランドが
あるときに現われるであろう。しかしながら、１つの絶
縁体アイランド上に２つの半導体アイランドを製造する
ようにすれば、絶縁物質１２”で埋められた第７図に示
される２つの半導体アイランドの間の除去された領域は
、継ぎ目を取り除くように選ぶことができる。もちろん
、１つの絶縁体アイランド上に８つ以上の半導体アイラ
ンドを製造するために、上の工程な使うこともできる。
第１図〜第８図の半導体基板２は代表的にはシリコンで
あり、絶縁体アイランド４は代表的にはシリコン酸化物
又はシリコン窒化物である。絶縁体層１２はシリコン酸
化物、そして半導体アイランド１０はシリコンでよい。
本発明はこれらの物質のみに限定されず、この技術分野
における熟練した当業者は、例えばゲルマニウムやゲル
マニウム酸化物及び窒化物のような類似半導体及び絶縁
体物質に対する方法も、簡単に応用できる。
第１０図〜第１４図は、本発明のＳＯＩ構造及び製造に
関する別の方法を示している。
第１０図を参照すると、除去されたくぼみ領域１０６は
マスキング及びエツチングによって形成される。絶縁体
層１０４は、ＣＶＤ法又は熱酸化法によって形成される
。絶縁体層１０４は、半導体基板１０２の表面と除去さ
れた領域１０６の一面を完全におおう。くぼみ領域１０
６の底面における絶縁体層１０４の表面１０７は、半導
体基板１０２の表面１０８の高さを超えない。
第１１図を参照すると、絶縁体層１０４は半導体基板１
０２の表面１０８から除去されるが、除去されたくぼみ
領域１０６を形成している半導体基板１０２の表面から
は除去されない。表面１０８上の絶縁体層１０４は、表
面１０８が露出するまで化学的機械的研磨によって、又
はレジスト平坦化及び反応性イオンエッチパックによっ
て除去される。この除去工程によれば、第１１図の基本
構造を変化させずに、第１１図にＤで示される厚さの半
導体基板表面部分を除去することができる。
代わりに、除去された領域１０６の露出表面上に絶縁体
層１０４を選択的に付着させることによっても、第１１
図の構造が直接達成される。
第１２図を参照すると、露出した半導体基板領域すなわ
ち表面１０８から、選択的に半導体層１１０を成長させ
、除去された領域１０６を埋めるために、絶縁体層１０
４上に横方向に成長させる。
表面１０８における半導体基板１０２からの成長によっ
て、半導体層１１０及び半導体基板１０２は、除去され
た領域１０６内の半導体層１１０の部分も含んで、単一
の結晶構造を持つ、半導体基板１０２の表面１０８にお
ける破線は、これを表わすために示されている。半導体
層１１０は、除去された領域１０６内のすべての点にお
いて、表面１０８より高く成長させられる。
第１３図を参照すると、化学的機械的研磨又はレジスト
平坦化及び反応性イオンエッチパックによって、平らな
表面１１２を形成するために、表面１０８上の半導体層
１１０は除去される。半導体基板１０２の最初の表面１
０８で、平坦化を正確に終わらせる必要はなく、第１３
図のＸで示される表面部分を除去してＳＯｌ構造にする
こともできる。除去された領域１０６内に残った半導体
層１１０は、完全に絶縁体層１０４に囲まれ、それによ
って物理的に半導体基板１０２から分離される。除去さ
れた領域１０６内の半導体層１１０は、第８図と類似の
ＳＯＩ構造を形成する。平らな表面１１２は、半導体基
板１０２の露出表面１０８、半導体アイランド１１０の
上表面１１６、半導体アイランド１１０を囲む絶縁体層
１０４の露出表面１１４で形成される。
第１４図に示すように、選択的ではあるが、半導体アイ
ランド１１０間の領域に絶縁体層１２０を形成する工程
を行なうこともできる。この場合は、第１３図における
露出表面１０８の領域はエツチングされ、選択的な付着
によって絶縁物質で埋められる。
第１３図及び第１４図における半導体アイランド１１０
のエピタキシ層の一部を細長く絶縁体層１０４まで除去
し、除去された領域を絶縁物質で埋めることによって、
１つの除去された領域に２つ又はそれ以上の絶縁体アイ
ランドを形成できる。
これは、−面に成長させる工程の結果として生じる継ぎ
目を削除するために使われる。
第１０図〜第１４図に示した方法は、上記の第１の方法
を用いて実現したものと機能的に同等のＳＯＩ構造を与
える。第１の方法を用いた半導体デバイスの製造の利点
は、同じようにこの方法にもあてはまり、同じ特定物質
及び寸法も使用できる。もちろん第１３図に示される寸
法Ｗは、半導体基板１０２から半導体アイランド１１０
を物理的に分離するための重要な寸法で、代表的にはシ
リコン基板上のシリコン酸化物に対して０．２μｍのオ
ーダである。
［発明の効果ｊ 絶縁物質に隣接する単結晶半導体物質の成長を最小限に
抑えることができるたの、ＳＯＩ積層は構造において一
体的な単結晶構造を実現でき、デバイスの性能を高める
ことができる。さらに本発明の方法は、この技術分野で
よく知られている製造手法を使用し、実施は容易で経済
的である。
【図面の簡単な説明】
第１図〜第８図は、本発明のＳＯＩ構造の製造方法の順
序を図示している。第９図は、第８図のＳＯＩ構造の上
面図である。第１０図〜第１４図は、本発明のＳＯＩ構
造の別の製造方法の順序を図示している。 ２．１０２・・・・半導体基板、４・・・・絶縁体アイ
ランド、８．１１０・・・・半導体層、１０・・・・半
導体アイランド、１１・・・・半導体アイランドの周辺
、１２．１２°、１２”　１０４・・・・絶縁体層、１
０６・・・・除去されたくぼみ領域、１０８・・・・基
板表面。

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板に埋設された絶縁体アイランド上に、半
    導体基板から分離して単結晶半導体アイランドが形成さ
    れていることを特徴とするＳＯＩ構造体。 ２、半導体基板に形成され、その表面が絶縁層で覆われ
    ているくぼみ領域に単結晶アイランドが形成されている
    ことを特徴とするＳＯＩ構造体。 ３、次の工程（ａ）〜（ｃ）から成るＳＯＩ構造体の製
    造方法。 （ａ）単結晶半導体基板内に埋設絶縁体アイランドを形
    成する工程。 （ｂ）上記半導体基板及び上記絶縁体アイランド上に、
    上記半導体基板と連続した単結晶構造を有する半導体層
    を形成する工程。 （ｃ）上記絶縁体アイランドの所定の領域以外の上記半
    導体層の領域を除去して、上記絶縁体アイランド上に上
    記半導体基板から分離された半導体アイランドを形成す
    る工程。 ４、次の工程（ａ）〜（ｅ）から成るＳＯＩ構造体の製
    造方法。 （ａ）ＳＯＩ構造が形成されるべき半導体基板表面部分
    にくぼみ領域を形成する工程。 （ｂ）上記くぼみ領域の表面を含む上記半導体基板の表
    面上に、上記くぼみ領域における絶縁層の高さが上記半
    導体基板の表面よりも低くなるように絶縁層を形成する
    工程。 （ｃ）上記くぼみ領域以外の上記半導体基板の表面上の
    上記絶縁層を除去する工程。 （ｄ）上記半導体基板の表面から単結晶半導体を形成さ
    せ、上記くぼみ領域における半導体物質の高さがすべて
    の点で上記半導体基板の表面の高さを越えるまで半導体
    物質を横方向に成長させて、上記くぼみ領域を含む上記
    半導体基板上に上記半導体基板と連続した単結晶半導体
    層を形成する工程。 （ｅ）上記くぼみ領域に配置され上記半導体基板から分
    離された半導体アイランドを形成するように上記半導体
    層を選択的に除去する工程。
JP2079069A 1989-04-06 1990-03-29 Ｓｏｉ構造体及びその製造方法 Pending JPH02288248A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US33402689A 1989-04-06 1989-04-06
US334026 1989-04-06

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