JPH02285932A - 過電流保護回路 - Google Patents
過電流保護回路Info
- Publication number
- JPH02285932A JPH02285932A JP1106202A JP10620289A JPH02285932A JP H02285932 A JPH02285932 A JP H02285932A JP 1106202 A JP1106202 A JP 1106202A JP 10620289 A JP10620289 A JP 10620289A JP H02285932 A JPH02285932 A JP H02285932A
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- JP
- Japan
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- gate
- drain
- power mosfet
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- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001681 protective effect Effects 0.000 title abstract 2
- 238000001514 detection method Methods 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 241000272525 Anas platyrhynchos Species 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は過電流保護回路に関し、特にスイッチング動作
を行うパワーＭＯＳＦＥＴのドレイン電流を検出し過負
荷時にゲートを遮断してパワーＭＯＳＦＥＴを保護する
ラッチ式の過電流保護回路に関する。
を行うパワーＭＯＳＦＥＴのドレイン電流を検出し過負
荷時にゲートを遮断してパワーＭＯＳＦＥＴを保護する
ラッチ式の過電流保護回路に関する。
従来、この種の過電流保護回路は、パワーＭＯＳＦＥＴ
のゲートを駆動する制御回路の側に構成するのが一般的
であった。
のゲートを駆動する制御回路の側に構成するのが一般的
であった。
第４図は従来の過電流保護回路の一例の回路図である。
第４図に示すスイッチング電源において、パワーＭＯＳ
ＦＥＴＩのドレイン電流を電流検出抵抗２により検出し
、過負荷時にはスイッチング電源用制御回路３１に内蔵
される過電流検出用のコンパレータ４１及びＲ−Ｓ型フ
リップフロップ（以下、ＦＦと記す）５．により、パワ
ーＭＯＳＦＥＴ１のゲート駆動パルスを遮断させること
で過電流保護を行っていた。
ＦＥＴＩのドレイン電流を電流検出抵抗２により検出し
、過負荷時にはスイッチング電源用制御回路３１に内蔵
される過電流検出用のコンパレータ４１及びＲ−Ｓ型フ
リップフロップ（以下、ＦＦと記す）５．により、パワ
ーＭＯＳＦＥＴ１のゲート駆動パルスを遮断させること
で過電流保護を行っていた。
上述した従来の通電流保護回路では、セットを設計する
度に電流検出抵抗の定数選定、過電流保護回路の応答性
などの動作確認、及び、配線引回しなどが必要となり、
セットメーカの負担が大きいという欠点がある。
度に電流検出抵抗の定数選定、過電流保護回路の応答性
などの動作確認、及び、配線引回しなどが必要となり、
セットメーカの負担が大きいという欠点がある。
本発明の過電流保護回路は、ドレインが外部へのドレイ
ン端子に接続されるパワーＭＯ９ＦＥＴと、一端が前記
パワーＭＯＳＦＥＴのソースに接続され他端が接地端子
に接続される電流検出抵抗と、該電流検出抵抗の両端に
発生した電圧と予め設定した基準電圧を比較し前記電流
検出抵抗に発生した電圧が高いとき過電流検出信号を出
力するコンパレータと、前記過電流検出信号を受けてゲ
ート遮断信号を出力するＲ−Ｓフリップフロップと、入
力端子と前記パワーＭＯＳＦＥＴのゲート間に挿入され
前記ゲート遮断信号に応じて非導通状態となるスイッチ
と、前記ゲート遮断信号を受けて前記パワーＭＯＳＦＥ
Ｔのゲートの蓄積電荷を放電するオープンドレイン型の
インバータとを含んで構成される。
ン端子に接続されるパワーＭＯ９ＦＥＴと、一端が前記
パワーＭＯＳＦＥＴのソースに接続され他端が接地端子
に接続される電流検出抵抗と、該電流検出抵抗の両端に
発生した電圧と予め設定した基準電圧を比較し前記電流
検出抵抗に発生した電圧が高いとき過電流検出信号を出
力するコンパレータと、前記過電流検出信号を受けてゲ
ート遮断信号を出力するＲ−Ｓフリップフロップと、入
力端子と前記パワーＭＯＳＦＥＴのゲート間に挿入され
前記ゲート遮断信号に応じて非導通状態となるスイッチ
と、前記ゲート遮断信号を受けて前記パワーＭＯＳＦＥ
Ｔのゲートの蓄積電荷を放電するオープンドレイン型の
インバータとを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
第１図に示すように、ドレインが外部接続用のドレイン
端子９に接続されるパワーＭＯＳＦＥＴ１と、パワーＭ
ＯＳＦＥＴＩのソースと接地端子１０間に挿入される電
流検出抵抗２と、電流検出抵抗２の両端に発生したドレ
イン電流に基づく検出電圧と予め設定された基準電源３
の電圧とを比較しその比較結果が検出電圧が高いとき過
電流検出信号を出力するコンパレータ４と、過電流検出
信号を受けてゲート遮断信号を出力するリセット優先の
ＦＦ５と、入力端子１１とパワーＭＯＳＦＥＴＩのゲー
ト間に挿入され、ゲート遮断信号に応じて非導通状態と
なるスイッチ６と、ゲート遮断信号を受けてパワーＭＯ
ＳＦＥＴ１のゲートの蓄積電荷を放電するオープンドレ
イン出力のインバータ７とを含んで構成される。又、電
源端子１２から回路全体の電源ＶＤＤが供給される。
端子９に接続されるパワーＭＯＳＦＥＴ１と、パワーＭ
ＯＳＦＥＴＩのソースと接地端子１０間に挿入される電
流検出抵抗２と、電流検出抵抗２の両端に発生したドレ
イン電流に基づく検出電圧と予め設定された基準電源３
の電圧とを比較しその比較結果が検出電圧が高いとき過
電流検出信号を出力するコンパレータ４と、過電流検出
信号を受けてゲート遮断信号を出力するリセット優先の
ＦＦ５と、入力端子１１とパワーＭＯＳＦＥＴＩのゲー
ト間に挿入され、ゲート遮断信号に応じて非導通状態と
なるスイッチ６と、ゲート遮断信号を受けてパワーＭＯ
ＳＦＥＴ１のゲートの蓄積電荷を放電するオープンドレ
イン出力のインバータ７とを含んで構成される。又、電
源端子１２から回路全体の電源ＶＤＤが供給される。
通常の動作状態ではスイッチ６は導通状態にあり、入力
端子１１に印加される入力パルスの電圧はパワーＭＯＳ
ＦＥＴＩのゲートに入力されるため、入力パルスに応じ
てパワーＭＯＳＦＥＴＩはスイッチング動作をする０次
に、過負荷状態になり、抵抗２のドレイン電流検出電圧
が基準電源３の電圧を越えるとコンパレータ４は低レベ
ル（以下、「０」と記す）の過電流検出信号を出力し、
ＦＦ５のＱ出力が「０」のゲート遮断信号になるため、
スイッチ６は非導通状態となり、同時にオープンドレイ
ン出力のインバータ７の出力が「０」となり、ハ’）−
ＭＯＳ Ｆ ＥＴ １ ノゲートの蓄積電荷を放電させ
、パワーＭＯＳＦＥＴＩは急速に非導通状態となる。こ
れによって、ドレイン電流が遮断されるため、過負荷か
ら保護することが可能となる。
端子１１に印加される入力パルスの電圧はパワーＭＯＳ
ＦＥＴＩのゲートに入力されるため、入力パルスに応じ
てパワーＭＯＳＦＥＴＩはスイッチング動作をする０次
に、過負荷状態になり、抵抗２のドレイン電流検出電圧
が基準電源３の電圧を越えるとコンパレータ４は低レベ
ル（以下、「０」と記す）の過電流検出信号を出力し、
ＦＦ５のＱ出力が「０」のゲート遮断信号になるため、
スイッチ６は非導通状態となり、同時にオープンドレイ
ン出力のインバータ７の出力が「０」となり、ハ’）−
ＭＯＳ Ｆ ＥＴ １ ノゲートの蓄積電荷を放電させ
、パワーＭＯＳＦＥＴＩは急速に非導通状態となる。こ
れによって、ドレイン電流が遮断されるため、過負荷か
ら保護することが可能となる。
なお、ＦＦ５のＱ出力のゲート遮断信号は入力端子１１
への入力パルスが「０」となることで、セットされて「
ＩＪとなるため、入力パルスの次のサイクルでは通常動
作に自動復帰する。
への入力パルスが「０」となることで、セットされて「
ＩＪとなるため、入力パルスの次のサイクルでは通常動
作に自動復帰する。
第２図は第１図の第１の実施例の動作を説明するための
波形図である。
波形図である。
第２図に示すように、入力端子１１への入カバ。
ルス波形にしたがって、パワーＭＯＳＦＥＴＩにドレイ
ン電流が流れ、ドレイン電流を検出する電流検出抵抗２
の検出電圧が基準電源３の電圧を越えると、コンパレー
タ４の出力がｒＱＪとなり、ＦＦ５をリセットさせてＦ
Ｆ５のＱ出力が「Ｏ」となり、スイッチ６が非導通状態
となってパワーＭＯＳＦＥＴＩのゲートへの印加電圧が
「０」になり、パワーＭＯＳＦＥＴＩが非導通状態にな
る。
ン電流が流れ、ドレイン電流を検出する電流検出抵抗２
の検出電圧が基準電源３の電圧を越えると、コンパレー
タ４の出力がｒＱＪとなり、ＦＦ５をリセットさせてＦ
Ｆ５のＱ出力が「Ｏ」となり、スイッチ６が非導通状態
となってパワーＭＯＳＦＥＴＩのゲートへの印加電圧が
「０」になり、パワーＭＯＳＦＥＴＩが非導通状態にな
る。
第３図は本発明の第２の実施例の回路図である。
第３図に示すように、第２の実施例では、内部回路用の
ＤＣ−ＤＣコンバータ２１が付加され、外部からの電源
ＶＤＤの供給が不要となっている点を除き、上述した第
１図の第１の実施例と同様の回路構成になっている。
ＤＣ−ＤＣコンバータ２１が付加され、外部からの電源
ＶＤＤの供給が不要となっている点を除き、上述した第
１図の第１の実施例と同様の回路構成になっている。
ＤＣ−ＤＣコンバータ２１は入力端子１１に印加される
入力パルスの電圧から内部の回路の電源ＶＤＤを供給す
るための回路で、動作開始時にダイオード２２を介して
コンデンサ２３に入力パルスを印加し、パルス電圧を整
流して平滑化する。その後、インバータ２４が動作でき
るまで電源ＶＤＤの電圧が上昇すると、ダイオード２５
に並列に接続した、ＰチャネルＭＯＳ Ｆ ＥＴが導通
状態となり、コンデンサ２３を入力パルスの電圧の波高
値まで充電する。
入力パルスの電圧から内部の回路の電源ＶＤＤを供給す
るための回路で、動作開始時にダイオード２２を介して
コンデンサ２３に入力パルスを印加し、パルス電圧を整
流して平滑化する。その後、インバータ２４が動作でき
るまで電源ＶＤＤの電圧が上昇すると、ダイオード２５
に並列に接続した、ＰチャネルＭＯＳ Ｆ ＥＴが導通
状態となり、コンデンサ２３を入力パルスの電圧の波高
値まで充電する。
このため、上記したように、外部からの電源の供給が不
要になるとともに、回路全体と外部との接続がドレイン
端子９と接地端子１０と入力端子１１の３端子で済み、
低価格のトランジスタのパッケージに収納することが可
能になるという利点がある。
要になるとともに、回路全体と外部との接続がドレイン
端子９と接地端子１０と入力端子１１の３端子で済み、
低価格のトランジスタのパッケージに収納することが可
能になるという利点がある。
以上説明したように本発明は、予めパワーＭＯＳＦＥＴ
の電流耐量に応じて過電流保護の動作点を設定でき、又
、パワーＭＯＳＦＥＴと保護回路が一体化されることか
ら配線の引回しが減少するとともに、セットを設計する
際なやみの種であった過電流保護回路の設計からユーザ
を開放できるという効果がある。
の電流耐量に応じて過電流保護の動作点を設定でき、又
、パワーＭＯＳＦＥＴと保護回路が一体化されることか
ら配線の引回しが減少するとともに、セットを設計する
際なやみの種であった過電流保護回路の設計からユーザ
を開放できるという効果がある。
又、過電流保護は入力パルスのサイクルごとに再セット
されるので、過負荷時にも完全遮断されることなく、自
動復帰形過電流保護動作を確保することができる効果が
ある。
されるので、過負荷時にも完全遮断されることなく、自
動復帰形過電流保護動作を確保することができる効果が
ある。
更に、ＤＣ−ＤＣコンバータを付加することにより、外
部端子数を減少させ全回路をモノリシックＩＣ化すれば
、トランジスタのパッケージに封入することが可能とな
り低価格化できる効果がある。
部端子数を減少させ全回路をモノリシックＩＣ化すれば
、トランジスタのパッケージに封入することが可能とな
り低価格化できる効果がある。
第１図は本発明の第１の実施例の回路図、第２区は第１
図の第１の実施例の動作を説明するための波形図、第３
図は本発明の第２の実施例の回路図、第４図は従来の過
電流保護回路の一例の回路図である。 １・・・パワーＭＯＳＦＥＴ、２・・・電流検出抵抗、
３．３．・・・基準電源、４，４．・・・コンパレータ
、５．５．・・・ＦＦ、６・・・スイッチ、７・・・イ
ンバータ、９・・・ドレイン端子、１０・・・接地端子
、１１・・・入力端子、１２・・・電源端子、２１・・
・ＤＣ−ＤＣコンバータ、２２・・・ダイオード、２３
・・・コンデンサ、２４・・・インバータ、２５・・・
ＰチャネルＭＯＳＦＥＴ、３１・・・スイッチング電源
用制御回路。 １＋ｌ”フ望σ５ＦＥ丁フー、 ｚ’ｙ様Ｕ％”１つフ
一、 （３基孕゛と１をン７デｉ５．９ Ｆルイン文計
−’ｒ、 １０芋皓負−１鴨′）−１１１人ｒＪ貴号
、７１ 図
図の第１の実施例の動作を説明するための波形図、第３
図は本発明の第２の実施例の回路図、第４図は従来の過
電流保護回路の一例の回路図である。 １・・・パワーＭＯＳＦＥＴ、２・・・電流検出抵抗、
３．３．・・・基準電源、４，４．・・・コンパレータ
、５．５．・・・ＦＦ、６・・・スイッチ、７・・・イ
ンバータ、９・・・ドレイン端子、１０・・・接地端子
、１１・・・入力端子、１２・・・電源端子、２１・・
・ＤＣ−ＤＣコンバータ、２２・・・ダイオード、２３
・・・コンデンサ、２４・・・インバータ、２５・・・
ＰチャネルＭＯＳＦＥＴ、３１・・・スイッチング電源
用制御回路。 １＋ｌ”フ望σ５ＦＥ丁フー、 ｚ’ｙ様Ｕ％”１つフ
一、 （３基孕゛と１をン７デｉ５．９ Ｆルイン文計
−’ｒ、 １０芋皓負−１鴨′）−１１１人ｒＪ貴号
、７１ 図
Claims (1)
- ドレインが外部へのドレイン端子に接続されるパワーＭ
ＯＳＦＥＴと、一端が前記パワーＭＯＳＦＥＴのソース
に接続され他端が接地端子に接続される電流検出抵抗と
、該電流検出抵抗の両端に発生した電圧と予め設定した
基準電圧を比較し前記電流検出抵抗に発生した電圧が高
いとき過電流検出信号を出力するコンパレータと、前記
過電流検出信号を受けてゲート遮断信号を出力するＲ一
Ｓフリップフロップと、入力端子と前記パワーＭＯＳＦ
ＥＴのゲート間に挿入され前記ゲート遮断信号に応じて
非導通状態となるスイッチと、前記ゲート遮断信号を受
けて前記パワーＭＯＳＦＥＴのゲートの蓄積電荷を放電
するオープンドレイン型のインバータとを含むことを特
徴とする過電流保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106202A JPH02285932A (ja) | 1989-04-25 | 1989-04-25 | 過電流保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106202A JPH02285932A (ja) | 1989-04-25 | 1989-04-25 | 過電流保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02285932A true JPH02285932A (ja) | 1990-11-26 |
Family
ID=14427579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106202A Pending JPH02285932A (ja) | 1989-04-25 | 1989-04-25 | 過電流保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02285932A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030041236A (ko) * | 2001-11-19 | 2003-05-27 | 기아자동차주식회사 | 자동차의 초기 러시전류 및 구속전류에 따른 전력 제어장치 |
| JP2010022069A (ja) * | 1993-02-22 | 2010-01-28 | Renesas Technology Corp | 半導体装置 |
| US20110122179A1 (en) * | 2008-05-21 | 2011-05-26 | Kyoto University | Overcurrent detection for droplet ejectors |
-
1989
- 1989-04-25 JP JP1106202A patent/JPH02285932A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010022069A (ja) * | 1993-02-22 | 2010-01-28 | Renesas Technology Corp | 半導体装置 |
| JP4605613B2 (ja) * | 1993-02-22 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR20030041236A (ko) * | 2001-11-19 | 2003-05-27 | 기아자동차주식회사 | 자동차의 초기 러시전류 및 구속전류에 따른 전력 제어장치 |
| US20110122179A1 (en) * | 2008-05-21 | 2011-05-26 | Kyoto University | Overcurrent detection for droplet ejectors |
| US8517500B2 (en) * | 2008-05-21 | 2013-08-27 | Fujifilm Corporation | Overcurrent detection for droplet ejectors |
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