JPH02280506A - デジタル制御圧電発振回路 - Google Patents
デジタル制御圧電発振回路Info
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- JPH02280506A JPH02280506A JP10206489A JP10206489A JPH02280506A JP H02280506 A JPH02280506 A JP H02280506A JP 10206489 A JP10206489 A JP 10206489A JP 10206489 A JP10206489 A JP 10206489A JP H02280506 A JPH02280506 A JP H02280506A
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Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル信号で発振周波数を可変に制御するデ
ジタル制御圧電発振回路に関し、特に発振周波数制御性
に優れたデジタル制御圧電発振回路に関する。
ジタル制御圧電発振回路に関し、特に発振周波数制御性
に優れたデジタル制御圧電発振回路に関する。
圧電発振回路の一つとして水晶振動子を用いた水晶発振
回路が知られている。水晶発振回路は発振周波数精度が
高く、発振特性が安定していることから、通信装置等の
発振回路に広く用いられている。１−かし、近年ではよ
り高精度で発振周波数を制御可能な発振回路が要求され
るようになってきた。そこで、第６図に示すようなデジ
タル信号で発振周波数を制御するデジタル制御水晶発振
回路が開発されている。
回路が知られている。水晶発振回路は発振周波数精度が
高く、発振特性が安定していることから、通信装置等の
発振回路に広く用いられている。１−かし、近年ではよ
り高精度で発振周波数を制御可能な発振回路が要求され
るようになってきた。そこで、第６図に示すようなデジ
タル信号で発振周波数を制御するデジタル制御水晶発振
回路が開発されている。
第６図はＮビットのデジタル信号で発振周波数を制御す
るデジタル制御水晶発振回路の回路図を示したものであ
る。第６図においてインバータ６０４と並列に帰還抵抗
６０５および水晶振動子６０２がそれぞれ接続されてい
る。また水晶振動子６０２の両端子にはそれぞれ容量素
子６０１．６０６が接続されている。容量素子６０１．
６０３のもう一方の端子はグランド電位に落とされてい
る。１番目の容量素子とスイッチング素子との直列回路
６０８は容量素子６０７とスイッチング素子６０６を直
列に接続したもので、スイッチング素子６０６のもう一
方の端子は容量素子６０３に、容量素子６０７のもう一
方の端子はグランド電位に接続されている。以下同様に
容量素子とスイッチング素子との直列回路がＮ個並列に
接続されている。この発振回路において容量素子６０１
．６０３の両方あるいはいずれか一方の容量値を変化さ
せれば発振周波数は反比例的に変化する。従って容量素
子６０３に容量素子とスイッチング素子との直列回路を
Ｎ個並列に接続し、１番目の容量素子とスイッチング素
子との直列回路６０８のスイッチング素子６０６の開閉
をＮビットの最下位ビットのデジタル信号で制御し、以
下同様にＭ番目の容量素子とスイッチング素子との直列
回路のスイッチング素子の開閉をＭビット目のデジタル
信号で制御する容量素子６０３の等測的な容量値を変化
させることが出来るから、デジタル信号により発振周波
数の制御を行なうことが出来る。このＮビットのデジタ
ル信号で最も効率よく発振周波数制御を行なうには最下
位ビットに接続されているスイッチング素子６０６が閉
じた時の発振周波数の変化値をΔｆとし、Ｍ番目のスイ
ッチング素子が閉じた時の発振周波数の変化値がメト１
）×ΔｆＫなる様に容量素子とスイッチング素子との直
列回路を構成する容量素子の容量値を定めれば良い。こ
の様に容量値を定めると各容量素子とスイッチング素子
との直列回路の容量素子の容量値の比率は凡よそ小さい
方から順に１．２．４・・・・・・の様な２のべき乗に
なる。また発振周波数の最小制御幅即ち分解能は最下位
ビットに接続されているスイッチング素子６０６が閉じ
た時の発振周波数の変化値Δｆによって決まる。
るデジタル制御水晶発振回路の回路図を示したものであ
る。第６図においてインバータ６０４と並列に帰還抵抗
６０５および水晶振動子６０２がそれぞれ接続されてい
る。また水晶振動子６０２の両端子にはそれぞれ容量素
子６０１．６０６が接続されている。容量素子６０１．
６０３のもう一方の端子はグランド電位に落とされてい
る。１番目の容量素子とスイッチング素子との直列回路
６０８は容量素子６０７とスイッチング素子６０６を直
列に接続したもので、スイッチング素子６０６のもう一
方の端子は容量素子６０３に、容量素子６０７のもう一
方の端子はグランド電位に接続されている。以下同様に
容量素子とスイッチング素子との直列回路がＮ個並列に
接続されている。この発振回路において容量素子６０１
．６０３の両方あるいはいずれか一方の容量値を変化さ
せれば発振周波数は反比例的に変化する。従って容量素
子６０３に容量素子とスイッチング素子との直列回路を
Ｎ個並列に接続し、１番目の容量素子とスイッチング素
子との直列回路６０８のスイッチング素子６０６の開閉
をＮビットの最下位ビットのデジタル信号で制御し、以
下同様にＭ番目の容量素子とスイッチング素子との直列
回路のスイッチング素子の開閉をＭビット目のデジタル
信号で制御する容量素子６０３の等測的な容量値を変化
させることが出来るから、デジタル信号により発振周波
数の制御を行なうことが出来る。このＮビットのデジタ
ル信号で最も効率よく発振周波数制御を行なうには最下
位ビットに接続されているスイッチング素子６０６が閉
じた時の発振周波数の変化値をΔｆとし、Ｍ番目のスイ
ッチング素子が閉じた時の発振周波数の変化値がメト１
）×ΔｆＫなる様に容量素子とスイッチング素子との直
列回路を構成する容量素子の容量値を定めれば良い。こ
の様に容量値を定めると各容量素子とスイッチング素子
との直列回路の容量素子の容量値の比率は凡よそ小さい
方から順に１．２．４・・・・・・の様な２のべき乗に
なる。また発振周波数の最小制御幅即ち分解能は最下位
ビットに接続されているスイッチング素子６０６が閉じ
た時の発振周波数の変化値Δｆによって決まる。
しかしながら前述の様に最下位ピットに接続されている
スイッチング素子６０６が閉じた時の発振周波数の変化
値Δｆにより周波数制御の分解能が決まるから５分解能
を向上させようとすれば最下位ビットｔｃ接続されてい
る容量素子とスイッチング素子との直列回路の容量素子
の容量値を小さな値としなければならない。この様な小
さな容量値の容量素子を半導体基板上に設ける場合、そ
の容量素子の占める面積は容量値が小さい程小さくなり
製造工程のバラツキの影響を強く受けることになる。結
果として周波数制御の分解能のバラツキが発生し、また
歩留りが低下するという問題があり、周波数制御の分解
能を向上させることは困難であった。
スイッチング素子６０６が閉じた時の発振周波数の変化
値Δｆにより周波数制御の分解能が決まるから５分解能
を向上させようとすれば最下位ビットｔｃ接続されてい
る容量素子とスイッチング素子との直列回路の容量素子
の容量値を小さな値としなければならない。この様な小
さな容量値の容量素子を半導体基板上に設ける場合、そ
の容量素子の占める面積は容量値が小さい程小さくなり
製造工程のバラツキの影響を強く受けることになる。結
果として周波数制御の分解能のバラツキが発生し、また
歩留りが低下するという問題があり、周波数制御の分解
能を向上させることは困難であった。
本発明はかかる課題を解決し、従来のものに比べてより
大きな容量値を用いて高い周波数制御分解能を得ること
のできるデジタル制御圧電発振回路を提供することＫあ
る。
大きな容量値を用いて高い周波数制御分解能を得ること
のできるデジタル制御圧電発振回路を提供することＫあ
る。
本発明のデジタル制御圧電発振回路は、圧電発振素子と
増巾素子と容量素子を有する圧電発振回路と、デジタル
信号を入力としこの圧電発振回路の発振周波数を制御す
る発振周波数制御部とから構成され、この発振周波数制
御部が容量素子の低電位側にスイッチング素子を直列に
接続した回路と、容量素子の高電位側にスイッチング素
子を直列に接続した回路とをそれぞれ少なくとも一つづ
つ並列に接続して構成されたものであることを特徴とす
る。
増巾素子と容量素子を有する圧電発振回路と、デジタル
信号を入力としこの圧電発振回路の発振周波数を制御す
る発振周波数制御部とから構成され、この発振周波数制
御部が容量素子の低電位側にスイッチング素子を直列に
接続した回路と、容量素子の高電位側にスイッチング素
子を直列に接続した回路とをそれぞれ少なくとも一つづ
つ並列に接続して構成されたものであることを特徴とす
る。
次に、本発明の構成としてデジタル制御圧電発振回路の
等価回路図を第１図に示す。
等価回路図を第１図に示す。
第１図の圧電発振回路１００は増巾素子１０４と並列に
帰還抵抗１０５および圧電発振素子１０２がそれぞれ接
続され、圧電発振素子１０２の両端子にはそれぞれ容量
素子１０１，１０３が接続されている。容量素子１０１
，１０３のもう一方の端子はグランド電位に落とされて
いる。容量素子とスイッチング素子との直列回路１０８
は容量素子１０６の低電位側にスイッチング素子１０７
を直列に接続したもので、容量素子１０６のもう一方の
端子は容量素子１０６に並列に接続され、スイッチング
素子１０７のもう一方の端子はグランド電位に接続され
ている。一方容量素子とスイッチング素子との直列回路
１１１はスイッチング素子１０９を容量素子１１０の高
電位側に直列に接続したもので、スイッチング素子１０
９のもう一方の端子は容量素子１０３に並列忙接続され
、容量素子１１０のもう一方の端子はグランド電位に接
続されている。容量素子１０６には容量素子とスイッチ
ング素子との直列回路１０８ないし容量素子とスイッチ
ング素子との直列回路１１１が合わせてＮ個並列に接続
された周波数制御部１２０が並列に接続されている。ス
イッチング素子ｉ ０７にはＮビットのデジタル信号の
第１番目のビット即ち最下位ビットのデジタル信号を入
力し、容量素子とスイッチング素子との直列回路１１１
のスイッチング素子１０９には第Ｎ番目のビットすなわ
ち最上位ビットのデジタル信号を入力している。第２番
目から第（Ｎ−１）番目のビットのデジタル信号を入力
とする容量素子とスイッチング素子との直列回路は必要
とされる周波数変化幅に応じて容量素子とスイッチング
素子との直列回路１０８のように容量素子の低電位側に
スイッチング素子を直列に接続した回路や、あるいは容
量素子とスイッチング素子との直列回路１１１のように
容量素子の高電位側にスイッチング素子を直列に接続し
た回路を選択して使用することができる。また、最下位
ビットのデジタル信号を入力とするスイッチング素子１
０７のみが閉じた時の発振周波数の変化値をΔｆとし、
Ｍ番目のスイッチング素子が閉じた時の周波数の変化値
が２（Ｍ−１） ×Δｆになるように発振周波数制御部
１２０を構成する各容量素子の容量値を定めるようにす
る。
帰還抵抗１０５および圧電発振素子１０２がそれぞれ接
続され、圧電発振素子１０２の両端子にはそれぞれ容量
素子１０１，１０３が接続されている。容量素子１０１
，１０３のもう一方の端子はグランド電位に落とされて
いる。容量素子とスイッチング素子との直列回路１０８
は容量素子１０６の低電位側にスイッチング素子１０７
を直列に接続したもので、容量素子１０６のもう一方の
端子は容量素子１０６に並列に接続され、スイッチング
素子１０７のもう一方の端子はグランド電位に接続され
ている。一方容量素子とスイッチング素子との直列回路
１１１はスイッチング素子１０９を容量素子１１０の高
電位側に直列に接続したもので、スイッチング素子１０
９のもう一方の端子は容量素子１０３に並列忙接続され
、容量素子１１０のもう一方の端子はグランド電位に接
続されている。容量素子１０６には容量素子とスイッチ
ング素子との直列回路１０８ないし容量素子とスイッチ
ング素子との直列回路１１１が合わせてＮ個並列に接続
された周波数制御部１２０が並列に接続されている。ス
イッチング素子ｉ ０７にはＮビットのデジタル信号の
第１番目のビット即ち最下位ビットのデジタル信号を入
力し、容量素子とスイッチング素子との直列回路１１１
のスイッチング素子１０９には第Ｎ番目のビットすなわ
ち最上位ビットのデジタル信号を入力している。第２番
目から第（Ｎ−１）番目のビットのデジタル信号を入力
とする容量素子とスイッチング素子との直列回路は必要
とされる周波数変化幅に応じて容量素子とスイッチング
素子との直列回路１０８のように容量素子の低電位側に
スイッチング素子を直列に接続した回路や、あるいは容
量素子とスイッチング素子との直列回路１１１のように
容量素子の高電位側にスイッチング素子を直列に接続し
た回路を選択して使用することができる。また、最下位
ビットのデジタル信号を入力とするスイッチング素子１
０７のみが閉じた時の発振周波数の変化値をΔｆとし、
Ｍ番目のスイッチング素子が閉じた時の周波数の変化値
が２（Ｍ−１） ×Δｆになるように発振周波数制御部
１２０を構成する各容量素子の容量値を定めるようにす
る。
次に本発明のデジタル制御圧電発振回路の発振周波数の
制御特性につい【第２図および第３図を用いて説明する
。第２図は周波数制御部の容量素子の低電位側にスイッ
チング素子を直列に接続した回路を半導体基板上に設け
た場合の説明図である。容量素子２１０の非グランド電
位側の電極２０６は圧電発振回路２０２の容量素子２０
１に並列に接続されている。酸化シリコン膜等で形成さ
れた絶縁膜２０４．Ｐ型シリコン基板２０７に燐等のＮ
型不純物を拡散して形成された容量素子３１０のグラン
ド電位側の電極２０５、および電極２０６で容量素子２
１０を形成している。また電極２０５であるＮ型領域の
一部に更に濃いＮ型不純物を拡散して電気的コンタクト
を取るために形成された濃いＮ型領域２０６はスイッチ
ング素子２０９に接続されている。そしてスイッチング
素子２０９のもう一方の端子はＰ型シリコン基板２０７
の一部を更に濃いＰ型不純物を拡散して電気的コンタク
トを取るために形成された濃いＰ型領域２０８と共にグ
ランド電位に接続されている。第３図は容量素子の高電
位側にスイッチング素子を直列に接続した回路を半導体
基板上に設けた場合の説明図である。容量素子３１０の
非グランド電位側の電極６０６はスイッチング素子３０
９を通して圧電発振回路６０２の容量素子３０１に接続
されている。
制御特性につい【第２図および第３図を用いて説明する
。第２図は周波数制御部の容量素子の低電位側にスイッ
チング素子を直列に接続した回路を半導体基板上に設け
た場合の説明図である。容量素子２１０の非グランド電
位側の電極２０６は圧電発振回路２０２の容量素子２０
１に並列に接続されている。酸化シリコン膜等で形成さ
れた絶縁膜２０４．Ｐ型シリコン基板２０７に燐等のＮ
型不純物を拡散して形成された容量素子３１０のグラン
ド電位側の電極２０５、および電極２０６で容量素子２
１０を形成している。また電極２０５であるＮ型領域の
一部に更に濃いＮ型不純物を拡散して電気的コンタクト
を取るために形成された濃いＮ型領域２０６はスイッチ
ング素子２０９に接続されている。そしてスイッチング
素子２０９のもう一方の端子はＰ型シリコン基板２０７
の一部を更に濃いＰ型不純物を拡散して電気的コンタク
トを取るために形成された濃いＰ型領域２０８と共にグ
ランド電位に接続されている。第３図は容量素子の高電
位側にスイッチング素子を直列に接続した回路を半導体
基板上に設けた場合の説明図である。容量素子３１０の
非グランド電位側の電極６０６はスイッチング素子３０
９を通して圧電発振回路６０２の容量素子３０１に接続
されている。
酸化シリコン膜等で形成された絶縁膜５０４、Ｐ型シリ
コン基板３０７に燐等のＮ型不純物を拡散して形成され
た容量素子３１０のグランド電位側の電極３０５、およ
び電極６０３とで容量素子３１０を形成している。また
電極る０５であるＮ型領域６０５の一部を更に濃いＮ型
不純物を拡散して電気的コンタクトを取るために形成さ
れた濃いＮ型領域３０６４′ｉＰ型シリコン基板６０７
の一部を更に濃いＰ型不純物を拡散して電気的コンタク
トを取るために形成された濃いＰ型領域３０８と共にグ
ランド電位に接続されている。第２図および第３図にお
いてそれぞれ容量素子２０１、容量素子６０１の容量値
をＣｏ、容量素子２１０、及び容量素子３１０の容量値
をＣａ、Ｎ型領域２０５とＰ型シリコン基板２０７とで
形成されるＰＮ接合の接合容量値をＣｊとする。第２図
においてデジタル信号によりスイッチング素子２０９が
閉じるとＮ型領域２０５とＰ型シリコン基板２０７とで
形成されるＰＮ接合の接合容量Ｃ」は短絡されるので圧
電発振回路２０２の容量素子２０１には周波数制御部の
容量素子２１０のみが並列に接続されて発振周波数は低
くなる。次にスイッチング素子２０９が開いた場合、周
波数制御部の容量素子２１０は圧電発振回路２０２の容
量素子２０１から切り離される。しかしＮ型領域２０５
とＰ型シリコン基板２０７とで形成されるＰＮ接合の接
合容量Ｃｊが容量素子２１０を通して圧電発振回路２０
２の容量素子２０１に並列に接続されているためスイッ
チング素子２０９が開いた場合でも圧電発振回路２０２
の容量素子２０１の等制約に付加される容量値Ｃｒは Ｃｒ ＝ （Ｃａ −Ｃｊ ） ／ （Ｃａ ＋ Ｃｊ
）となる。
コン基板３０７に燐等のＮ型不純物を拡散して形成され
た容量素子３１０のグランド電位側の電極３０５、およ
び電極６０３とで容量素子３１０を形成している。また
電極る０５であるＮ型領域６０５の一部を更に濃いＮ型
不純物を拡散して電気的コンタクトを取るために形成さ
れた濃いＮ型領域３０６４′ｉＰ型シリコン基板６０７
の一部を更に濃いＰ型不純物を拡散して電気的コンタク
トを取るために形成された濃いＰ型領域３０８と共にグ
ランド電位に接続されている。第２図および第３図にお
いてそれぞれ容量素子２０１、容量素子６０１の容量値
をＣｏ、容量素子２１０、及び容量素子３１０の容量値
をＣａ、Ｎ型領域２０５とＰ型シリコン基板２０７とで
形成されるＰＮ接合の接合容量値をＣｊとする。第２図
においてデジタル信号によりスイッチング素子２０９が
閉じるとＮ型領域２０５とＰ型シリコン基板２０７とで
形成されるＰＮ接合の接合容量Ｃ」は短絡されるので圧
電発振回路２０２の容量素子２０１には周波数制御部の
容量素子２１０のみが並列に接続されて発振周波数は低
くなる。次にスイッチング素子２０９が開いた場合、周
波数制御部の容量素子２１０は圧電発振回路２０２の容
量素子２０１から切り離される。しかしＮ型領域２０５
とＰ型シリコン基板２０７とで形成されるＰＮ接合の接
合容量Ｃｊが容量素子２１０を通して圧電発振回路２０
２の容量素子２０１に並列に接続されているためスイッ
チング素子２０９が開いた場合でも圧電発振回路２０２
の容量素子２０１の等制約に付加される容量値Ｃｒは Ｃｒ ＝ （Ｃａ −Ｃｊ ） ／ （Ｃａ ＋ Ｃｊ
）となる。
一方第３図においては図からも明かな様にＮ型領域３０
５とＰ型シリコン基板３０７とで形成されるＰＮ接合の
接合容量は常に短絡されている。従ってデジタル信号に
よりスイッチング素子３０９が閉じると周波数制御部の
容量素子３１０の容量値Ｃａのみが圧電発振回路６０２
の容量素子３０１に並列に接続され発振周波数は低くな
る。
５とＰ型シリコン基板３０７とで形成されるＰＮ接合の
接合容量は常に短絡されている。従ってデジタル信号に
よりスイッチング素子３０９が閉じると周波数制御部の
容量素子３１０の容量値Ｃａのみが圧電発振回路６０２
の容量素子３０１に並列に接続され発振周波数は低くな
る。
次にスイッチング素子６０９が開いた場合は第２図に示
される構造の場合とは異なり、圧電発振回路６０２の容
量素子６０１に等制約に付加される容量値はゼロになる
。
される構造の場合とは異なり、圧電発振回路６０２の容
量素子６０１に等制約に付加される容量値はゼロになる
。
従って第２図のように容量素子２１０の低電位側にスイ
ッチング素子２０９を直列に接続した回路を、圧電発振
回路２０２の容量素子２０１に対して並列に、かつ容量
素子２１０を介して接続した場合と、第３図のように容
量素子３１０の高電位側にスイッチング素子６０９を直
列に接続した回路を、圧電発振回路６０２の容量素子３
０１に対して°並列に、かつスイッチング素子６０９を
介して接続した場合とでは、圧電発振回路２０２．６０
２の容量値は以下のように異なる。第２図においてスイ
ッチング素子２０９を閉じた場合の圧電発振回路２０２
に付加される容量値ＣｒはＣｒ＝（Ｃａ＠Ｃｊ）／（Ｃ
ａ＋Ｃｊ ）となる。第２図および第３図の圧電発振回
路２０２．３０２の容量値の変化率はそれぞれ（Ｃａ十
Ｃｏ ）／（Ｃｏ＋Ｃｒ ）、（Ｃａ＋Ｃｏ）／Ｃｏと
なる。
ッチング素子２０９を直列に接続した回路を、圧電発振
回路２０２の容量素子２０１に対して並列に、かつ容量
素子２１０を介して接続した場合と、第３図のように容
量素子３１０の高電位側にスイッチング素子６０９を直
列に接続した回路を、圧電発振回路６０２の容量素子３
０１に対して°並列に、かつスイッチング素子６０９を
介して接続した場合とでは、圧電発振回路２０２．６０
２の容量値は以下のように異なる。第２図においてスイ
ッチング素子２０９を閉じた場合の圧電発振回路２０２
に付加される容量値ＣｒはＣｒ＝（Ｃａ＠Ｃｊ）／（Ｃ
ａ＋Ｃｊ ）となる。第２図および第３図の圧電発振回
路２０２．３０２の容量値の変化率はそれぞれ（Ｃａ十
Ｃｏ ）／（Ｃｏ＋Ｃｒ ）、（Ｃａ＋Ｃｏ）／Ｃｏと
なる。
Ｃｒは０でないから
（Ｃａ十Ｃｏ）／（Ｃ，ｏ＋Ｃｒ ）
＜ （Ｃａ ＋ Ｃｏ ） ／ Ｃ。
となり、同一の容量値を用いた場合第２図の接続におけ
る容量値の変化率の方が第３図の接続の場合よりも小さ
くなり必然的に発振周波数の変化幅も小さくなる。従っ
て第１図のように容量素子の低電位側にスイッチング素
子を直列に接続し、このスイッチング素子の開閉を最低
位ビットのデジタル信号で制御し、容量素子の高電位側
にスイッチング素子を直列に接続し、このスイッチング
素子の開閉を高位ビットのデジタル信号で制御すれば発
振周波数制御の分解能を向上させ、かつ最大発振周波数
調整幅を大きく出来る。
る容量値の変化率の方が第３図の接続の場合よりも小さ
くなり必然的に発振周波数の変化幅も小さくなる。従っ
て第１図のように容量素子の低電位側にスイッチング素
子を直列に接続し、このスイッチング素子の開閉を最低
位ビットのデジタル信号で制御し、容量素子の高電位側
にスイッチング素子を直列に接続し、このスイッチング
素子の開閉を高位ビットのデジタル信号で制御すれば発
振周波数制御の分解能を向上させ、かつ最大発振周波数
調整幅を大きく出来る。
次に本発明を実施例を基に説明する。第４図は本発明の
デジタル制御圧電発振回路の回路図である。圧電発振素
子には水晶振動子４０２を使用している。インバータ４
０４に並列に帰還抵抗４０５および水晶振動子４０２が
接続され、また水晶振動子４０２０両端子には容量素子
４０１．４０３が接続されて圧電発振回路４００が構成
されている。周波数制御部４２０は８コの容量素子とス
イッチング素子との直列回路４０８，４１１．４１２．
４１６．４１４．４１５．４１６．４１７で構成されて
いる。
デジタル制御圧電発振回路の回路図である。圧電発振素
子には水晶振動子４０２を使用している。インバータ４
０４に並列に帰還抵抗４０５および水晶振動子４０２が
接続され、また水晶振動子４０２０両端子には容量素子
４０１．４０３が接続されて圧電発振回路４００が構成
されている。周波数制御部４２０は８コの容量素子とス
イッチング素子との直列回路４０８，４１１．４１２．
４１６．４１４．４１５．４１６．４１７で構成されて
いる。
容量素子とスイッチング素子との直列回路４０８はスイ
ッチング素子４０７が容量素子４０６の低電位側である
グランド電位側忙直列に接続され、一方容量素子とスイ
ッチング素子との直列回路４１１から４１７はスイッチ
ング素子４０７が容量素子４０６の高電位側である非グ
ランド電位側に直列に接続されている。スイッチング素
子４０７を構成しているトランスミッションゲートの制
御ゲートには最下位ビットのデジタル信号が入力されて
いる。以下同様にピッ）ｌから７までのデジタル信号が
容量素子とスイッチング素子との直列回路４１１から４
１７までのスイッチング素子を構成している７つのトラ
ンスミッションゲートの制御ゲートにそれぞれ入力され
ている。最下位ビットであるビット０のデジタル信号が
ゼ四即ち低レベルになるとトランスミッションゲート４
０７は導通状態になり容量素子４０６が圧電発振回路４
００の容量素子４０３に並列に接続されて発振周波数を
下げる。また最下位ビットであるビット０のデジタル信
号が１即ち高レベルになるとトランスミフシ１ングート
２０７は遮断状態になり容量素子４０６が圧電発振回路
４００の容量素子４０３から切り離されて発振周波数を
上げる。以下同様にビット１から７までのデジタル信号
の状態により各トランスミッションゲートは開閉され発
振周波数を変化させる。第５図において５０１は本発明
のデジタル制御圧電発振回路の発振周波数の変化とデジ
タル信号のビット値の関係を示し、一方５０２は従来の
デジタル制御圧電発振回路の発振周波数の変化とデジタ
ル信号のビット値の関係を示している。本実施例ではス
イッチング素子としてトランスミッションゲートを用い
たが他のスイッチング素子でも同様な効果が得られるの
は明かである。
ッチング素子４０７が容量素子４０６の低電位側である
グランド電位側忙直列に接続され、一方容量素子とスイ
ッチング素子との直列回路４１１から４１７はスイッチ
ング素子４０７が容量素子４０６の高電位側である非グ
ランド電位側に直列に接続されている。スイッチング素
子４０７を構成しているトランスミッションゲートの制
御ゲートには最下位ビットのデジタル信号が入力されて
いる。以下同様にピッ）ｌから７までのデジタル信号が
容量素子とスイッチング素子との直列回路４１１から４
１７までのスイッチング素子を構成している７つのトラ
ンスミッションゲートの制御ゲートにそれぞれ入力され
ている。最下位ビットであるビット０のデジタル信号が
ゼ四即ち低レベルになるとトランスミッションゲート４
０７は導通状態になり容量素子４０６が圧電発振回路４
００の容量素子４０３に並列に接続されて発振周波数を
下げる。また最下位ビットであるビット０のデジタル信
号が１即ち高レベルになるとトランスミフシ１ングート
２０７は遮断状態になり容量素子４０６が圧電発振回路
４００の容量素子４０３から切り離されて発振周波数を
上げる。以下同様にビット１から７までのデジタル信号
の状態により各トランスミッションゲートは開閉され発
振周波数を変化させる。第５図において５０１は本発明
のデジタル制御圧電発振回路の発振周波数の変化とデジ
タル信号のビット値の関係を示し、一方５０２は従来の
デジタル制御圧電発振回路の発振周波数の変化とデジタ
ル信号のビット値の関係を示している。本実施例ではス
イッチング素子としてトランスミッションゲートを用い
たが他のスイッチング素子でも同様な効果が得られるの
は明かである。
上記のように本発明のデジタル制御圧電発振回路は容易
に発振周波数の分解能を向上させることができ、最大発
振周波数調整幅を大きくできる。
に発振周波数の分解能を向上させることができ、最大発
振周波数調整幅を大きくできる。
また、従来使用されているより大きな容量の容量素子を
使用でき、かつ発振周波数の分解能を向上させることが
できる。更に、容量の大きい容量素子を使用できるので
本発明のデジタル制御圧電発振回路は容易に製造するこ
とができる。
使用でき、かつ発振周波数の分解能を向上させることが
できる。更に、容量の大きい容量素子を使用できるので
本発明のデジタル制御圧電発振回路は容易に製造するこ
とができる。
第１図〜第５図は本発明に係り、第１図はデジタル制御
圧電発振回路の回路図であり、第２図および第３図は周
波数制御部の容量素子の構造を示す説明図であり、第４
図はデジタル制御圧電発振回路の回路図であり、第５図
はデジタル制御圧電発振回路の発振周波数の変化とデジ
タル信号のビット値との関係を表わすグラフであり、第
６図は従来のデジタル制御圧電発振回路の回路図である
。 １０２．４０２・・・・・・圧電発振素子、１０４．４
０４・・・・・・増巾素子、１０１．１０３．４０１．
４０３・・・・・・容量素子、１００．２０２．３０２
．４００・・・・・・圧電発振回路、 １２０．４２０・・・・・・周波数制御部、１０８．４
０８・・・・・・容量素子の低電位側にスイッチング素
子を直列に接続した回路、 １１１．４１１，４１２，４１３，４１４．４１５．４
１６，４１７・・・・・・容量素子の高電位側にスイッ
チング素子を直列に接続した回路。 ｈＬ 第３図 Ｍ５図 デジタル信号のとットイ直
圧電発振回路の回路図であり、第２図および第３図は周
波数制御部の容量素子の構造を示す説明図であり、第４
図はデジタル制御圧電発振回路の回路図であり、第５図
はデジタル制御圧電発振回路の発振周波数の変化とデジ
タル信号のビット値との関係を表わすグラフであり、第
６図は従来のデジタル制御圧電発振回路の回路図である
。 １０２．４０２・・・・・・圧電発振素子、１０４．４
０４・・・・・・増巾素子、１０１．１０３．４０１．
４０３・・・・・・容量素子、１００．２０２．３０２
．４００・・・・・・圧電発振回路、 １２０．４２０・・・・・・周波数制御部、１０８．４
０８・・・・・・容量素子の低電位側にスイッチング素
子を直列に接続した回路、 １１１．４１１，４１２，４１３，４１４．４１５．４
１６，４１７・・・・・・容量素子の高電位側にスイッ
チング素子を直列に接続した回路。 ｈＬ 第３図 Ｍ５図 デジタル信号のとットイ直
Claims (1)
- 圧電発振素子と増巾素子と容量素子を有する圧電発振回
路と、デジタル信号を入力とし該圧電発振回路の発振周
波数を制御する発振周波数制御部とからなるデジタル制
御圧電発振回路において、前記発振周波数制御部が容量
素子の低電位側にスイッチング素子を直列に接続した回
路と、容量素子の高電位側にスイッチング素子を直列に
接続した回路とをそれぞれ少なくとも一つづつ並列に接
続して構成されたものであることを特徴とするデジタル
制御圧電発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10206489A JPH02280506A (ja) | 1989-04-21 | 1989-04-21 | デジタル制御圧電発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10206489A JPH02280506A (ja) | 1989-04-21 | 1989-04-21 | デジタル制御圧電発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280506A true JPH02280506A (ja) | 1990-11-16 |
Family
ID=14317338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10206489A Pending JPH02280506A (ja) | 1989-04-21 | 1989-04-21 | デジタル制御圧電発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280506A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5411845A (en) * | 1992-02-17 | 1995-05-02 | Imperial Chemical Industries Plc | Polymeric film coated with a subbing layer containing cross-linking agent and (N-substituted) monoallylamine polymer |
| JP2007067676A (ja) * | 2005-08-30 | 2007-03-15 | Seiko Epson Corp | 温度補償方法、補正値決定回路および温度補償発振回路 |
| JP2007067675A (ja) * | 2005-08-30 | 2007-03-15 | Seiko Epson Corp | 温度補償方法および温度補償発振回路 |
-
1989
- 1989-04-21 JP JP10206489A patent/JPH02280506A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5411845A (en) * | 1992-02-17 | 1995-05-02 | Imperial Chemical Industries Plc | Polymeric film coated with a subbing layer containing cross-linking agent and (N-substituted) monoallylamine polymer |
| JP2007067676A (ja) * | 2005-08-30 | 2007-03-15 | Seiko Epson Corp | 温度補償方法、補正値決定回路および温度補償発振回路 |
| JP2007067675A (ja) * | 2005-08-30 | 2007-03-15 | Seiko Epson Corp | 温度補償方法および温度補償発振回路 |
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