JPH02279015A - 遅延回路 - Google Patents
遅延回路Info
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- JPH02279015A JPH02279015A JP1100775A JP10077589A JPH02279015A JP H02279015 A JPH02279015 A JP H02279015A JP 1100775 A JP1100775 A JP 1100775A JP 10077589 A JP10077589 A JP 10077589A JP H02279015 A JPH02279015 A JP H02279015A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 19
- 238000006243 chemical reaction Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
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- H03K2005/0015—Layout of the delay element
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
- Noise Elimination (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、メモリを用いた遅延回路に関するもので、特
に遅延量を可変し得る遅延回路に関する。
に遅延量を可変し得る遅延回路に関する。
（ロ）従来の技術
入力アナログ信号をＡＤ変換した後メモリに記憶させ、
該メモリに記憶された信号をＤＡ変換して取り出すと、
前記メモリへの書き込みから読み出し迄の時間を遅延時
間とする遅延回路を構成することが出来る６例えば、メ
モリのＡｔアドレスからＡ、アドレス塩のアドレスに対
して、ＡＤ変換された信号の読み出し、書き込みを繰り
返せば、Ｎ個のクロック信号に対応する遅延時間を得る
ことが出来、使用アドレスの個数を変化させれば、それ
に応じて遅延時間を変化させることが出来る。
該メモリに記憶された信号をＤＡ変換して取り出すと、
前記メモリへの書き込みから読み出し迄の時間を遅延時
間とする遅延回路を構成することが出来る６例えば、メ
モリのＡｔアドレスからＡ、アドレス塩のアドレスに対
して、ＡＤ変換された信号の読み出し、書き込みを繰り
返せば、Ｎ個のクロック信号に対応する遅延時間を得る
ことが出来、使用アドレスの個数を変化させれば、それ
に応じて遅延時間を変化させることが出来る。
（ハ）発明が解決しようとする課題
この様な遅延回路において、動作の途中で遅延時間を変
化きせる為、メモリの使用アドレスの個数を変更すると
、今迄使用されていなかったアドレスが新規に使用され
ることになる。その際、新規に使用されるアドレスには
、ランダムなデータが記憶されている為、前記ランダム
なデータをそのまま使用すると、出力にノイズが発生す
るという問題があった。
化きせる為、メモリの使用アドレスの個数を変更すると
、今迄使用されていなかったアドレスが新規に使用され
ることになる。その際、新規に使用されるアドレスには
、ランダムなデータが記憶されている為、前記ランダム
なデータをそのまま使用すると、出力にノイズが発生す
るという問題があった。
（ニ）課題を解決するための手段
本発明は、上述の点に鑑み成きれたもので、入力信号を
ＡＤ変換するＡＤ変換回路と、該ＡＤ変換回路の出力デ
ジタル信号を記憶するメモリと、該メモリの出力信号を
ＤＡ変換するＤＡ変換回路と、前記メモリの使用アドレ
スを指定する為のカウンタと、該カウンタの初期値を設
定する為の初期値設定回路と、前記カウンタの終値に達
したことを検出し、制御信号を発生する第１信号発生回
路と、前記初期値設定回路が初期値設定動作を完了した
とき設定完了信号を発生する第２信号発生回路と、前記
設定完了信号と前記制御信号とに応じてミューティング
信号を発生するミューティング信号発生回路とを備える
点を特徴とする。
ＡＤ変換するＡＤ変換回路と、該ＡＤ変換回路の出力デ
ジタル信号を記憶するメモリと、該メモリの出力信号を
ＤＡ変換するＤＡ変換回路と、前記メモリの使用アドレ
スを指定する為のカウンタと、該カウンタの初期値を設
定する為の初期値設定回路と、前記カウンタの終値に達
したことを検出し、制御信号を発生する第１信号発生回
路と、前記初期値設定回路が初期値設定動作を完了した
とき設定完了信号を発生する第２信号発生回路と、前記
設定完了信号と前記制御信号とに応じてミューティング
信号を発生するミューティング信号発生回路とを備える
点を特徴とする。
（＊）作用
本発明に依れば、入力信号をＡＤ変換し、メモリに一時
的に蓄積し、メモリから読み出した信号をＤＡ変換して
出力を得ているので、前記メモリへの蓄積時間が遅延時
間となる遅延回路を構成出来る。その際、メモリのアド
レスをカウンタにより指定しているので、前記カウンタ
の計数値を制御することにより遅延量を変化させること
が出来る。カウンタに対しては、初期値設定回路により
初期値が設定される。初期値の設定が完了すると設定完
了信号が発生し、カウンタの値が終値に達すると制御信
号が発生する。ミューティング信号発生回路は、前記設
定完了信号と制御信号とに応じてミューティング信号を
発生する。その為、前記ミューティング信号を利用する
ことにより、初期値変更時のノイズ発生を防止し得る。
的に蓄積し、メモリから読み出した信号をＤＡ変換して
出力を得ているので、前記メモリへの蓄積時間が遅延時
間となる遅延回路を構成出来る。その際、メモリのアド
レスをカウンタにより指定しているので、前記カウンタ
の計数値を制御することにより遅延量を変化させること
が出来る。カウンタに対しては、初期値設定回路により
初期値が設定される。初期値の設定が完了すると設定完
了信号が発生し、カウンタの値が終値に達すると制御信
号が発生する。ミューティング信号発生回路は、前記設
定完了信号と制御信号とに応じてミューティング信号を
発生する。その為、前記ミューティング信号を利用する
ことにより、初期値変更時のノイズ発生を防止し得る。
（へ）実施例
第１図は、本発明の一実施例を示す回路図で、（１）は
アナログ入力信号が印加される入力端子、（２）は前記
アナログ入力信号をデジタル信号に変換するＡＤ変換回
路、（３）は各部のクロック信号、書き込み信号、読み
出し信号等を発生する発振器、（４）は前記書き込み信
号に応じて前記ＡＤ変換回路（２）の出力信号が記憶さ
れるメモリ、（５）は前記読み出し信号に応じてメモリ
から読み出されるデジタル信号をＤＡ変換するＤＡ変換
回路、（６）は前記メモリの使用アドレスを指定する為
のカウンタ、（７）は該カウンタ（６）の初期値を設定
する為の初期値設定回路、（８）は該初期値設定回路（
７）の出力をラッチし、前記カウンタ（６）に印加する
ラッチ回路、（９）は前記カウンタ（６）が終値に達し
たことを検出して出力信号を発生する第１信号発生回路
、（１０）は該第１信号発生回′路（９）の出力信号と
前記発振器（３）から得られるクロック信号とに応じて
前記ラッチ回路（８）を制御する制御信号を発生するア
ンドゲート、（１１）は前記初期値設定回路（７）によ
る初期値設定動作が完了したとき設定完了信号を発生す
る第２信号発生回路、（１２）は前記アンドゲート（１
０）から発生する制御信号及び前記第２信号発生回路り
１１）から発生する設定完了信号に応じてミューティン
グ信号を発生するミューティング信号発生回路、及び（
１３）は前記ミューティング信号に応じて前記ＤＡ変換
回路（５）の出力信号を遮断するミューティング回路と
して動作するバッファアンプである。尚、前記ミューテ
ィング信号発生回路（１２）は、Ｄ端子が電源に、ＣＬ
端子が第２信号発生回路（１１）の出力端に接続された
第１Ｄ−ＦＦ（１４）と、Ｄ端子が第１Ｄ−ＦＦ（１４
）のＱ出力に、ＣＬ端子がアントゲ−） （１０）の出
力端に接続された第２Ｄ−ＦＦ（１５）と、第１人力が
前記アンドゲート（１０）の出力端に、第２人力が前記
第２Ｄ−ＦＦ（１５）のＱ出力に、出力が前記第１Ｄ−
ＦＦ（１４）のリセット入力に接続されたナントゲート
から成るゲート回路（１６）とによって構成されている
。
アナログ入力信号が印加される入力端子、（２）は前記
アナログ入力信号をデジタル信号に変換するＡＤ変換回
路、（３）は各部のクロック信号、書き込み信号、読み
出し信号等を発生する発振器、（４）は前記書き込み信
号に応じて前記ＡＤ変換回路（２）の出力信号が記憶さ
れるメモリ、（５）は前記読み出し信号に応じてメモリ
から読み出されるデジタル信号をＤＡ変換するＤＡ変換
回路、（６）は前記メモリの使用アドレスを指定する為
のカウンタ、（７）は該カウンタ（６）の初期値を設定
する為の初期値設定回路、（８）は該初期値設定回路（
７）の出力をラッチし、前記カウンタ（６）に印加する
ラッチ回路、（９）は前記カウンタ（６）が終値に達し
たことを検出して出力信号を発生する第１信号発生回路
、（１０）は該第１信号発生回′路（９）の出力信号と
前記発振器（３）から得られるクロック信号とに応じて
前記ラッチ回路（８）を制御する制御信号を発生するア
ンドゲート、（１１）は前記初期値設定回路（７）によ
る初期値設定動作が完了したとき設定完了信号を発生す
る第２信号発生回路、（１２）は前記アンドゲート（１
０）から発生する制御信号及び前記第２信号発生回路り
１１）から発生する設定完了信号に応じてミューティン
グ信号を発生するミューティング信号発生回路、及び（
１３）は前記ミューティング信号に応じて前記ＤＡ変換
回路（５）の出力信号を遮断するミューティング回路と
して動作するバッファアンプである。尚、前記ミューテ
ィング信号発生回路（１２）は、Ｄ端子が電源に、ＣＬ
端子が第２信号発生回路（１１）の出力端に接続された
第１Ｄ−ＦＦ（１４）と、Ｄ端子が第１Ｄ−ＦＦ（１４
）のＱ出力に、ＣＬ端子がアントゲ−） （１０）の出
力端に接続された第２Ｄ−ＦＦ（１５）と、第１人力が
前記アンドゲート（１０）の出力端に、第２人力が前記
第２Ｄ−ＦＦ（１５）のＱ出力に、出力が前記第１Ｄ−
ＦＦ（１４）のリセット入力に接続されたナントゲート
から成るゲート回路（１６）とによって構成されている
。
次に動作を説明する。入力信号の遅延時間は、メモリ（
４）の使用アドレスの個数によって設定される。メモリ
（４）がＸ個のアドレスを有しているとし、使用アドレ
スの初期値をＡ、とすれば、Ｘ−Ｎ個のアドレスが遅延
の為に使用されることになり、アドレス指定クロックの
周期のＸ−Ｎ倍の遅延時間を得ることが出来る。カウン
タ（６）の初期値を設定する為初期値設定回路（７）を
動作させると、ラッチ回路（８）に初期値設定回路（７
）のデータがラッチされ、前記ラッチ回路（８）の出力
データによりカウンタ（６）に初期値が設定される。前
記カウンタ（６）は、設定された初期値に応じたメモリ
（４）のアドレスを指定する。その為、前記メモリ（４
）の指定されたアドレス（例えばＡ、）が書き込み可能
又は読み出し可能な状態になる。その状態において、メ
モリ（４）に発振器（３）から読み出し信号が印加諮れ
ると、前記アドレスＡＮに記憶されたデータがメモリ（
４）のＱ端子に読み出され、ＤＡ変換回路（５）でアナ
ログ信号に変換された後バッファ回路（１３）を介して
出力端子（１７）に発生する。その後、メモリ（４）に
発振器（３）から書き込み信号が印加されると、前記ア
ドレスＡ、に、入力端子（１）に印加され、ＡＤ変換回
路（２）でＡＤ変換されたデジタル信号が書き込まれる
。そして、発振器（３）からのクロック信号に応じて、
カウンタ（６）が歩進すると、メモリ（４）の次のアド
レスＡＮ＋１が指定され、前記アドレスＡＮ＋１に対す
る読み出し、書き込みが行なわれる。カウンタ（６）は
、発振器（３）からのクロック信号に応じて、順次歩進
するので、アドレスＡＮからＡ１迄のすべてに対する読
み出し、書き込みが順次行なわれる。
４）の使用アドレスの個数によって設定される。メモリ
（４）がＸ個のアドレスを有しているとし、使用アドレ
スの初期値をＡ、とすれば、Ｘ−Ｎ個のアドレスが遅延
の為に使用されることになり、アドレス指定クロックの
周期のＸ−Ｎ倍の遅延時間を得ることが出来る。カウン
タ（６）の初期値を設定する為初期値設定回路（７）を
動作させると、ラッチ回路（８）に初期値設定回路（７
）のデータがラッチされ、前記ラッチ回路（８）の出力
データによりカウンタ（６）に初期値が設定される。前
記カウンタ（６）は、設定された初期値に応じたメモリ
（４）のアドレスを指定する。その為、前記メモリ（４
）の指定されたアドレス（例えばＡ、）が書き込み可能
又は読み出し可能な状態になる。その状態において、メ
モリ（４）に発振器（３）から読み出し信号が印加諮れ
ると、前記アドレスＡＮに記憶されたデータがメモリ（
４）のＱ端子に読み出され、ＤＡ変換回路（５）でアナ
ログ信号に変換された後バッファ回路（１３）を介して
出力端子（１７）に発生する。その後、メモリ（４）に
発振器（３）から書き込み信号が印加されると、前記ア
ドレスＡ、に、入力端子（１）に印加され、ＡＤ変換回
路（２）でＡＤ変換されたデジタル信号が書き込まれる
。そして、発振器（３）からのクロック信号に応じて、
カウンタ（６）が歩進すると、メモリ（４）の次のアド
レスＡＮ＋１が指定され、前記アドレスＡＮ＋１に対す
る読み出し、書き込みが行なわれる。カウンタ（６）は
、発振器（３）からのクロック信号に応じて、順次歩進
するので、アドレスＡＮからＡ１迄のすべてに対する読
み出し、書き込みが順次行なわれる。
カウンタ（６）の計数値が終値に達すると、第１信号発
生回路（９）から前記終値に達したことを示す信号が発
生し、発振器（３）から発生するクロック信号に応じて
アンドゲート（１０）を通過し、ラッチ回路（８）に制
御信号として印加される。その為、前記ラッチ回路（８
）の出力信号がカウンタ（６）に印加され、カウンタ（
６）の計数値は再び初期値となり、以下同様の動作が繰
り返えされる。従って、ある時刻にメモリ（４）の任意
アドレスに書き込まれた信号は、クロック信号の周期と
メモリ（４）の使用アドレスの個数とによって決まる時
間の経過後、メモリ（４）から呼び出されることになり
、前記時間に対応する信号の遅延を行なうことが出来る
。
生回路（９）から前記終値に達したことを示す信号が発
生し、発振器（３）から発生するクロック信号に応じて
アンドゲート（１０）を通過し、ラッチ回路（８）に制
御信号として印加される。その為、前記ラッチ回路（８
）の出力信号がカウンタ（６）に印加され、カウンタ（
６）の計数値は再び初期値となり、以下同様の動作が繰
り返えされる。従って、ある時刻にメモリ（４）の任意
アドレスに書き込まれた信号は、クロック信号の周期と
メモリ（４）の使用アドレスの個数とによって決まる時
間の経過後、メモリ（４）から呼び出されることになり
、前記時間に対応する信号の遅延を行なうことが出来る
。
ところで、先の説明からも明らかな如く、カウンタ（６
）の値を初期値に設定した後の１サイクル期間には、メ
モリ（４）の使用アドレスに予め記憶されたランダムデ
ータが呼び出され、ＤＡ変換回路（５）でＤＡ変換され
た後出力されてしまう。このランダムデータに対応する
出力信号は、入力信号と無関係である為、入力信号に対
するノイズとなって出力端子（１７〉に発生する。
）の値を初期値に設定した後の１サイクル期間には、メ
モリ（４）の使用アドレスに予め記憶されたランダムデ
ータが呼び出され、ＤＡ変換回路（５）でＤＡ変換され
た後出力されてしまう。このランダムデータに対応する
出力信号は、入力信号と無関係である為、入力信号に対
するノイズとなって出力端子（１７〉に発生する。
本発明は、このランダムデータに起因するノイズの発生
を防止せんとするもので、その動作について、第２図を
参照しながら説明する。カウンタ（６）の値が終値に達
する毎に、第２図（イ〉に示す如き制御信号Ｃ，，Ｃ，
、Ｃ，が発生する。遅延動作の途中の時刻ｔ、において
初期値設定回路（７〉を動作させ、別の初期値の設定を
行なうと、制御信号Ｃ１とＣｓとの間で発生する出力信
号がランダムデータに基づくものとなり、ノイズが発生
する。
を防止せんとするもので、その動作について、第２図を
参照しながら説明する。カウンタ（６）の値が終値に達
する毎に、第２図（イ〉に示す如き制御信号Ｃ，，Ｃ，
、Ｃ，が発生する。遅延動作の途中の時刻ｔ、において
初期値設定回路（７〉を動作させ、別の初期値の設定を
行なうと、制御信号Ｃ１とＣｓとの間で発生する出力信
号がランダムデータに基づくものとなり、ノイズが発生
する。
しかして、初期値の設定が完了する時刻ｔ、に、第２図
（ロ）に示す如く、第２信号発生回路（１１）から設定
完了信号が発生し、第１Ｄ−ＦＦ（１４）に印加される
。その為、第２図（八）に示す如く、前記設定完了信号
の立上りに応じて、前記第１Ｄ−ＦＦ （１４）のＱ出
力がｒＨ，になる、その状態で、アンドゲート（１０）
から制御信号Ｃｔが発生すると、前記制御信号Ｃ２が第
２Ｄ−ＦＦ（１５）のＣＬ端子に印加され、第１Ｄ−Ｆ
Ｆ（１４）のｒ Ｈ、のＱ出力が第２Ｄ−ＦＦ（１５）
に取り込まれる。その為、第２図（ニ）に示す如く、第
２Ｄ−ＦＦ（１５）のＱ出力がｒＨ」になる、そして、
このｒ Ｈ、のＱ出力は、ミューティング信号としてバ
ッファ回路（１３）に印加されるので、ＤＡ変換回路（
５）の出力信号がミュートされる。第２Ｄ−ＦＦ（１５
）のＱ出力は、ゲート回路（１６）にも印加される。そ
して、アンドゲート（１０）の出力端に制御信号Ｃ２が
発生すると、ゲート回路（１６）の出力が「Ｌ」になり
、第１Ｄ−ＦＦ（１４）がリセットされ、第２図（ハ）
に示す如く、第１Ｄ−ＦＦ（１４＞のＱ出力が「Ｌ」に
なる６時刻１．にアンドゲート（１０）から制御信号Ｃ
３が発生すると、第２Ｄ−ＦＦ（１５）は第１Ｄ−ＦＦ
（１４）のｒ Ｌ 、のＱ出力を取り込む。その為、第
２図（ニ）に示す如く、第２Ｄ−ＦＦ（１５）のＱ出力
も「Ｌ」になる、これら一連の動作は、初期値設定回路
（７）が作動する毎に行なわれる。
（ロ）に示す如く、第２信号発生回路（１１）から設定
完了信号が発生し、第１Ｄ−ＦＦ（１４）に印加される
。その為、第２図（八）に示す如く、前記設定完了信号
の立上りに応じて、前記第１Ｄ−ＦＦ （１４）のＱ出
力がｒＨ，になる、その状態で、アンドゲート（１０）
から制御信号Ｃｔが発生すると、前記制御信号Ｃ２が第
２Ｄ−ＦＦ（１５）のＣＬ端子に印加され、第１Ｄ−Ｆ
Ｆ（１４）のｒ Ｈ、のＱ出力が第２Ｄ−ＦＦ（１５）
に取り込まれる。その為、第２図（ニ）に示す如く、第
２Ｄ−ＦＦ（１５）のＱ出力がｒＨ」になる、そして、
このｒ Ｈ、のＱ出力は、ミューティング信号としてバ
ッファ回路（１３）に印加されるので、ＤＡ変換回路（
５）の出力信号がミュートされる。第２Ｄ−ＦＦ（１５
）のＱ出力は、ゲート回路（１６）にも印加される。そ
して、アンドゲート（１０）の出力端に制御信号Ｃ２が
発生すると、ゲート回路（１６）の出力が「Ｌ」になり
、第１Ｄ−ＦＦ（１４）がリセットされ、第２図（ハ）
に示す如く、第１Ｄ−ＦＦ（１４＞のＱ出力が「Ｌ」に
なる６時刻１．にアンドゲート（１０）から制御信号Ｃ
３が発生すると、第２Ｄ−ＦＦ（１５）は第１Ｄ−ＦＦ
（１４）のｒ Ｌ 、のＱ出力を取り込む。その為、第
２図（ニ）に示す如く、第２Ｄ−ＦＦ（１５）のＱ出力
も「Ｌ」になる、これら一連の動作は、初期値設定回路
（７）が作動する毎に行なわれる。
第２図（り及び（ニ）を比較すれば明らかな如く、ラン
ダムデータに基づくノイズの発生期間と、第２Ｄ−ＦＦ
（１５）のＱ出力に得られるミューティング信号の発生
期間とは正確に一致する。その為、ノイズを含む遅延信
号が出力端子（１７）に発生するのを、確実に防止する
ことが出来る。
ダムデータに基づくノイズの発生期間と、第２Ｄ−ＦＦ
（１５）のＱ出力に得られるミューティング信号の発生
期間とは正確に一致する。その為、ノイズを含む遅延信
号が出力端子（１７）に発生するのを、確実に防止する
ことが出来る。
（ト）発明の効果
以上述べた如く、本発明に依れば、遅延時間を任意に変
更し得る遅延回路を提供出来る。そして、遅延時間を変
更した際、ノイズの発生を防止し得る遅延回路を提供出
来る。
更し得る遅延回路を提供出来る。そして、遅延時間を変
更した際、ノイズの発生を防止し得る遅延回路を提供出
来る。
第１図は、本発明の一実施例を示す回路図、及び第２図
（り乃至（ニ）は本発明の説明に供する為の特性図であ
る。 （２）・・・ＡＤ変換回路、 （４）・・・メモリ、
（５）・・・ＤＡ変換回路、 （６）・・・カウンタ、
（７）・・・初期値設定回路、 （９）・・・第１信
号発生回路、 （１１）・・・第２信号発生回路、 （
１２）・・・ミューティング信号発生回路、 （１４〉
・・・第１Ｄ−ＦＦ、 （１５）・・・第２Ｄ−ＦＦ。 第１図
（り乃至（ニ）は本発明の説明に供する為の特性図であ
る。 （２）・・・ＡＤ変換回路、 （４）・・・メモリ、
（５）・・・ＤＡ変換回路、 （６）・・・カウンタ、
（７）・・・初期値設定回路、 （９）・・・第１信
号発生回路、 （１１）・・・第２信号発生回路、 （
１２）・・・ミューティング信号発生回路、 （１４〉
・・・第１Ｄ−ＦＦ、 （１５）・・・第２Ｄ−ＦＦ。 第１図
Claims (3)
- （１）入力信号をＡＤ変換するＡＤ変換回路と、前記Ａ
Ｄ変換回路の出力デジタル信号を記憶するメモリと、 該メモリの出力信号をＤＡ変換するＤＡ変換回路と、 前記メモリの使用アドレスを指定する為のカウンタと、 該カウンタの初期値を設定する為の初期値設定回路と、 前記カウンタが終値に達したことを検出し、前記カウン
タの値を再び初期値にする為の制御信号を発生する第１
信号発生回路と、 前記初期値設定回路が初期値設定動作を完了したとき設
定完了信号を発生する第２信号発生回路と、 前記設定完了信号及び前記制御信号に応じてミューティ
ング信号を発生するミューティング信号発生回路と を備える点を特徴とする遅延回路。 - （２）前記メモリは、前記カウンタから得られるアドレ
ス指定信号に応じて複数のアドレスが順次指定される様
に成されており、指定されるアドレスの個数によって遅
延時間が設定されることを特徴とする請求項第１項記載
の遅延回路。 - （３）前記ミューティング信号発生回路は、前記設定完
了信号がクロック入力に印加される第１Ｄ−ＦＦと、該
第１Ｄ−ＦＦの出力信号がＤ入力に、前記制御信号がク
ロック入力に印加される第２Ｄ−ＦＦと、前記制御信号
及び前記第２Ｄ−ＦＦの出力信号に応じて前記第１Ｄ−
ＦＦのリセット信号を発生するゲート回路とを備え、前
記第２Ｄ−ＦＦの出力端にミューティング信号を発生す
る様にしたことを特徴とする請求項第１項記載の遅延回
路。
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|---|---|---|---|
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| JP1100775A JPH02279015A (ja) | 1989-04-20 | 1989-04-20 | 遅延回路 |
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