JPH02279014A - Sampling frequency converter - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ディジタルオーディオ機器によるシステム制
作などにおいて用いられるもので、異なる標本化周波数
をもつ機器間でディジタルデータの受は渡しをするため
の、例えば異なる標本化周波数を有する機器間でダビン
グを行うことができるようにするための、標本化周波数
変換装置の改良に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention is used in system production using digital audio equipment, and is a method for receiving and passing digital data between equipment having different sampling frequencies. The present invention relates to an improvement in a sampling frequency conversion device, for example, to enable dubbing between devices having different sampling frequencies.
［従来の技術］
従来の標本化周波数変換装置は、第２図に示すように、
標本化周波数Ｆ□（例えば４８ＫＨｚ）で標本化され、
ついで量子化されたディジタル信号（例えばＰＣＭ信号
）を入力端子（１）に入力させ、復号化部（２）と補間
部（３）とからなるＤ−Ａ（ディジタル−アナログ）変
換器（４）でアナログ信号に変換し、所定の周波数特性
を有するアナログフィルタ（５）を経、符号化部（６）
と量子化部（７）とからなるＡ−Ｄ（アナログ−ディジ
タル）変換器（８）を介して出力端子（９）に導き、１
１１１本化周波数Ｆ２（例えば４４．１ＫＨ！、）で標
本化され、ついで量子化されたディジタル信号（例えば
ＰＣＭ信号）を得ていた。[Prior Art] As shown in FIG. 2, a conventional sampling frequency conversion device
sampled at a sampling frequency F□ (e.g. 48 KHz),
Next, a quantized digital signal (for example, a PCM signal) is input to the input terminal (1), and a DA (digital-to-analog) converter (4) consisting of a decoding section (2) and an interpolation section (3) is input. It is converted into an analog signal at
and a quantizer (7) to an output terminal (9) via an A-D (analog-digital) converter (8), and a quantizer (7).
A digital signal (for example, a PCM signal) was sampled at the 111 frequency F2 (for example, 44.1 KH!) and then quantized.
［発明が解決しようとする課題］
しかしながら、第２図に示す従来例の標本化周波数変換
装置では、−度アナログ信号に戻してから標本化周波数
の変換を行うので、雑音が侵入して信号の劣化が生じ易
いという問題点があった。[Problems to be Solved by the Invention] However, in the conventional sampling frequency converter shown in FIG. 2, the sampling frequency is converted after converting it back to a -degree analog signal, so noise may enter and the signal may be distorted. There was a problem that deterioration easily occurred.
本発明は上述の問題点に鑑みなされたもので、構成が簡
単で、かつ雑音の侵入等により信号の劣化が生じにくい
標本化周波数変換装置を提供することを目的とするもの
である。The present invention has been made in view of the above-mentioned problems, and it is an object of the present invention to provide a sampling frequency conversion device that has a simple configuration and is less susceptible to signal deterioration due to the intrusion of noise.
［課題を解決するための手段］
本発明による標本化周波数変換装置は、Ｎ１段（Ｎ□は
２以上の整数）のシフトレジスタの前後にｎ段（ｎはＮ
１より小さな整数）のシフトレジスタを直列に結合して
なり、第１の標本化周波数Ｆ１で標本化された第１の信
号を前記第１標本化周波数Ｆ１のタイミングでシフトす
る直列入力、並列出力形の第１シフトレジスタと、この
第１シフトレジスタの各標本値を期間Ｔ（Ｔ＝当毎にラ
ッチＦ。[Means for Solving the Problems] The sampling frequency conversion device according to the present invention has n stages (n is N
(an integer smaller than 1) shift registers are connected in series, and a serial input and a parallel output shift a first signal sampled at a first sampling frequency F1 at the timing of the first sampling frequency F1. A first shift register of the form and each sample value of this first shift register is latched for a period T (T=each time F.
する第１ラッチ回路群と、この第１ラッチ回路群にラッ
チされた標本値に時変係数を乗算して出力する時変係数
フィルタ群と、この時変係数フィルタ群の出力データを
加算する加算回路と、この加算回路の出力データを第２
の標本化周波数Ｆ、のタイミングでＮ２本（Ｎ ｘは２
以上の整数）の出力線に切り換えて導く切換回路と、こ
の切換回路のＮ２本の出力線に導かれた出力データをラ
ッチする第２ラッチ回路群と、この第２ラッチ回路群の
ラッチデータを前記期間Ｔ毎に入力するＮ２段のシフト
レジスタからなり９周波数Ｆ２のタイミングでシフトす
る並列入力、直列出力形の第２シフトレジスタと、繰り
返し周波数が周波数Ｆ２のクロックパルスを計数するリ
ングカウンタと、前記第１、第２標本化周波数Ｆ、、
Ｆ、による標本化時刻の相対関係により決定される有限
インパルス応答波形のレベルに対応した時変係数データ
を予め設定記憶したメモリと、前記リングカウンタの計
数値をアドレスとして前記メモリから対応した時変係数
データを読み出し、前記時変係数フィルタ群の時変係数
を切り換え制御する制御回路とを具備してなり、前記Ｔ
、Ｎｉ、Ｆ１．Ｎ、、Ｆ、はを満足してなることを特徴
とするものである。A first latch circuit group that multiplies the sample value latched in the first latch circuit group by a time-varying coefficient and outputs the result, and an addition that adds the output data of the time-varying coefficient filter group. circuit and the output data of this adder circuit to the second
N2 pieces (N x is 2
a switching circuit that switches and leads the output data to the N2 output lines of this switching circuit, a second latch circuit group that latches the output data led to the N2 output lines of this switching circuit, and a parallel input, serial output type second shift register which is composed of an N2-stage shift register that receives input every period T and shifts at a timing of 9 frequencies F2; and a ring counter that counts clock pulses whose repetition frequency is frequency F2; The first and second sampling frequencies F,
A memory in which time-varying coefficient data corresponding to the level of the finite impulse response waveform determined by the relative relationship of the sampling times determined by F is set and stored in advance; a control circuit for reading coefficient data and switching and controlling the time-varying coefficients of the time-varying coefficient filter group;
, Ni, F1. N,,F,is characterized by satisfying the following.
［作用］
第１標本化周波数Ｆ工で標本化された第１信号（標本値
）は、繰り返し周波数Ｆ工のタイミングで第１シフトレ
ジスタに順次直列に入力する。第１ラッチ回路群は期間
Ｔ（Ｔ＝！！ｉ）毎に第１シフトレＦ。[Operation] The first signal (sample value) sampled at the first sampling frequency F is sequentially input in series to the first shift register at the timing of the repetition frequency F. The first latch circuit group shifts to the first shift gear F every period T (T=!!i).
ジスタの各段のシフトレジスタ内の標本値をラッチする
。第１ラッチ回路群にラッチされた標本値は１時変係数
フィルタ群によって時変係数が乗算され、加算回路で加
算される。このとき、制御回路は、リングカウンタの計
数値をアドレスとしてメモリから対応した時変係数デー
タを読み出して時変係数フィルタ群の時変係数を切り換
え制御するので、第１ラッチ回路群にラッチされた標本
値は、まず、時変係数フィルタで第１番目の重み付けが
なされ、加算回路で加算され、この加算データは切換回
路を介して第２ラッチ回路群の１番目のラッチ回路にラ
ッチされる。ついで時変係数フィルタ群で２番目の重み
付けがなされ、加算回路で加算された加算データは切換
回路を介して第２ラッチ回路群の２番目のラッチ回路に
ラッチされる。以下同様に作用し、時変係数フィルタ群
でＮ２番目の重み付けがなされ、加算回路で加算された
加算データは切換回路を介して第２ラッチ回路群のＮ２
番目のラッチ回路にラッチされる。第２ラッチ回路群に
ラッチされたＮ２個のラッチデータは期間Ｔ（Ｔ＝！￥
）毎に第２シフトレジスタに並列に入力し、この第２シ
フトレジスタからは周波数Ｆ２のタイミングでデータが
直列に出力する。Latch the sample value in the shift register of each stage of the register. The sample values latched by the first latch circuit group are multiplied by time-varying coefficients by a time-varying coefficient filter group, and added by an adder circuit. At this time, the control circuit uses the count value of the ring counter as an address to read out the corresponding time-varying coefficient data from the memory and controls the switching of the time-varying coefficient of the time-varying coefficient filter group. The sampled values are first weighted by a time-varying coefficient filter and added by an adding circuit, and this added data is latched into the first latch circuit of the second latch circuit group via a switching circuit. Next, the second weighting is performed by the time-varying coefficient filter group, and the added data added by the adder circuit is latched into the second latch circuit of the second latch circuit group via the switching circuit. Thereafter, the same operation is performed, and the N2th weighting is performed in the time-varying coefficient filter group, and the addition data added in the adder circuit is passed through the switching circuit to N2 in the second latch circuit group.
It is latched into the second latch circuit. N2 pieces of latch data latched in the second latch circuit group are stored for a period T (T=!\
) are input in parallel to the second shift register, and data is serially output from the second shift register at the timing of frequency F2.
すなわち、第２の標本化周波数Ｆ、で標本化された第２
の信号（Ｓ零値）として出力する。That is, the second sampled at the second sampling frequency F,
It is output as a signal (S zero value).
［実施例］
第１図は本発明の一実施例を示すもので、（１１）は第
１の標本化周波数ｐ １（例えば４８にＨｚ）で標本化
された第１の信号（標本値）を入力する入力端子である
。この入力端子（１１）は従来例を示す第２図における
Ｄ−Ａ変換器（４）の補間部（３）の入力側に相当する
。前記入力端子（１１）には、エリアシングを防止する
ためのアンチエリアスフィルタ（１２）を介して第１シ
フトレジスタ（１３）が結合されている。[Embodiment] FIG. 1 shows an embodiment of the present invention, in which (11) is a first signal (sample value) sampled at a first sampling frequency p1 (for example, 48 Hz). This is an input terminal for inputting. This input terminal (11) corresponds to the input side of the interpolation section (3) of the DA converter (4) in FIG. 2 showing the conventional example. A first shift register (13) is coupled to the input terminal (11) via an anti-aliasing filter (12) for preventing aliasing.
前記第１シフトレジスタ（１３）はｎ段（例えばｎ＝３
２）のシフトレジスタと、Ｎ１段（前記ｎより大きな２
以上の整数で、例えばＮ１．６４０）のシフトレジスタ
と、ｎ段のシフトレジスタを直列に結合してなり。The first shift register (13) has n stages (for example, n=3
2) shift register and N1 stages (2 stages larger than the above n)
A shift register with an integer of the above (for example, N1.640) and an n-stage shift register are connected in series.
繰り返し周波数Ｆユのクロックパルスで直列に入力し、
期間Ｔ ＜＝２４＞のタイミングで並列に出力すＦ。Input in series with clock pulses of repetition frequency F,
F is output in parallel at the timing of period T <=24>.
るように形成されている。前記第１シフトレジスタ（１
３）の各段のシフトレジスタの出力側には第１ラッチ回
路群（１４）が結合され、この第１ラッチ回路群（１４
）の出力側には時変係数フィルタ群（１５）を介して加
算回路（１６）が結合されている。It is formed so that The first shift register (1
A first latch circuit group (14) is coupled to the output side of each stage of the shift register in step 3).
) is connected to the output side of the adder circuit (16) via a time-varying coefficient filter group (15).
前記加算回路（１６）の出力側には、第２の標本化周波
数Ｆ ａ （例えばＦ、＝４４．ＨｔＨｚ）のタイミン
グで切り換えられる切換回路（１７）が結合され、この
切換回路（１７）のＮ２本（例えばＮ２＝５８８）の出
力側には、周波数Ｆ２のタイミングで」順次切り換えて
ラッチするＮ２個のラッチ回路からなる第２ラッチ回路
群（１８）が結合されている。この第２ラッチ回路群（
１８）の出力側には、期間Ｔ（Ｔ−４）毎に並列入力を
受は入れ、周波数Ｆ２タイミングで直列出力するＮ２段
のシフトレジスタからなる第２シフトレジスタ（１９）
が結合されている。前記第２シフトレジスタ（１９）の
出力側は補正フィルタ（２０）を介して出力端子（２１
）に結合されている。この出力端子（２１）は従来例を
示す第２図のＡ−Ｄ変換器（８）の符号化部（６）の出
力側に相当する。 （２２）は繰り返し周波数Ｆ２のク
ロックパルスを計数するＮ２進のリングカウンタ、（２
３）は、第１、第２標本化周波数Ｆ１、Ｆ２による標本
化時刻の相対関係により決定されるインパルス応答波形
のレベルに対応した時変係数データを予め設定記憶した
メモリである。A switching circuit (17) that is switched at the timing of the second sampling frequency F a (for example, F, = 44.HtHz) is coupled to the output side of the adding circuit (16). A second latch circuit group (18) consisting of N2 latch circuits that sequentially switch and latch at the timing of frequency F2 is coupled to the output side of the N2 latch circuits (for example, N2=588). This second latch circuit group (
On the output side of 18), there is a second shift register (19) consisting of an N2 stage shift register that receives parallel inputs every period T (T-4) and outputs serially at frequency F2 timing.
are combined. The output side of the second shift register (19) is connected to an output terminal (21) via a correction filter (20).
) is combined with This output terminal (21) corresponds to the output side of the encoding section (6) of the A-D converter (8) in FIG. 2, which shows a conventional example. (22) is an N-binary ring counter that counts clock pulses with repetition frequency F2, (2
3) is a memory in which time-varying coefficient data corresponding to the level of the impulse response waveform determined by the relative relationship between the sampling times of the first and second sampling frequencies F1 and F2 is set and stored in advance.
（２４）はＣＰＵ（中央処理装置）などからなる制御回
路で、この制御回路（２４）は前記リングカウンタ（２
２）の計数値に基づいて、前記第１ラッチ回路群（１４
）のラッチ制御、前記加算回路（１６）のセット・リセ
ット制御、前記切換回ｍ （１７）の切り換え制御、前
記第２ラッチ回路群（１８）のラッチ制御を行うととも
に、前記リングカウンタ（２２）の計数値をアドレスと
して前記メモリ（２３）から対応した時変係数データを
読み出し、前記時変係数フィルタ群（１５）の時変係数
に１ｔ・・・ｔｋｎｔ・・・ｋ＋ａを切り換え制御する
ように構成されている。前記期間Ｔ、周波数Ｆ□、Ｆ２
、シフトレジスタの段数Ｎ１、Ｎ２は次式を満足するよ
うに設定されている。(24) is a control circuit consisting of a CPU (central processing unit), etc., and this control circuit (24) is connected to the ring counter (2).
2), the first latch circuit group (14
), set/reset control of the adder circuit (16), switching control of the switching circuit m (17), latch control of the second latch circuit group (18), and latch control of the ring counter (22). The corresponding time-varying coefficient data is read from the memory (23) using the count value of as an address, and 1t...tknt...k+a are switched and controlled as the time-varying coefficients of the time-varying coefficient filter group (15). It is configured. Said period T, frequency F□, F2
, the number of stages N1 and N2 of the shift register are set to satisfy the following equation.
すなわち、第１＃Ａ本化周波数Ｆ１で標本化されたＮ１
個の標本値が第１シフトレジスタのＮ１段のシフトレジ
スタを占めるに要する期間Ｔと、第２標本化周波数Ｆ、
で標本化されたＮ２個の標本値が第２シフトレジスタの
Ｎ２段のシフトレジスタからシフトされて出力するに要
する期間百とが等しい期間Ｔとなるように設定される。That is, N1 sampled at the first #A main frequency F1
A period T required for N1 sample values to occupy the N1 stage shift register of the first shift register, a second sampling frequency F,
The period T is set so that the period 100 required for the N2 sampled values to be shifted and output from the N2 stage shift register of the second shift register is equal to the period T.
つぎに前記実施例の作用について説明する。Next, the operation of the above embodiment will be explained.
（イ）第１標本化周波数Ｆ ｔ （例えば４８ＫＩｈ）
で標本化された第１の信号（標本値）が入力端子（１１
）に入力すると、この標本値が、エリアシングを防止す
るために１以上の周波数成分を遮断するアンチエリアス
フィルタ（１２）を介して、繰り返し周波数Ｆ２のタイ
ミングで第１シフトレジスタ（１３）に直列に入力する
。(B) First sampling frequency F t (for example, 48KIh)
The first signal (sample value) sampled at the input terminal (11
), this sample value is serially input to the first shift register (13) at the repetition frequency F2 via an anti-aliasing filter (12) that blocks one or more frequency components to prevent aliasing. Enter.
（ロ）ある期間Ｔ Ｏ（Ｔ ｎ ＝ｒ−３＞に標本化さ
れたＦ。(b) F sampled during a certain period T O (T n =r-3>).
Ｎ０個の標本値が第１シフトレジスタ（１３）のＮ１段
のシフトレジスタに、直前の期間Ｔ ｆｌ −１（Ｔ
Ｑ −１＝Ｔ）に標本化された標本値の終りのｎ個の標
本値が第１シフトレジスタ（１３）の先端側（図中右側
）のｎ段のシフトレジスタに、直後の期間ＴＱ、、（Ｔ
１１＝Ｔ）の一部の期間に標本化された標本値の始めの
ｎ個の標本値が第１シフトレジスタ（１３）の先端側（
図中左側）のｎ段のシフトレジスタにそれぞれ入力して
第１シフトレジスタ（１３）がいっばいになったとする
と、これらの標本値は、制御回路（２４）からのラッチ
信号によって第１ラッチ回路群（１４）にラッチされる
。N0 sample values are stored in the N1 stage shift register of the first shift register (13) during the immediately preceding period T fl -1(T
The last n sample values sampled at Q -1=T) are transferred to the n-stage shift register on the tip side (right side in the figure) of the first shift register (13) during the immediately following period TQ, , (T
The first n sample values sampled during a part of the period of 11=T) are transferred to the tip side of the first shift register (13) (
If the first shift register (13) is filled up by inputting them to the n-stage shift registers (on the left in the figure), these sample values are input to the first latch circuit by the latch signal from the control circuit (24). It is latched into group (14).
（ハ）つぎの期間ＴＱ、、内において第１ラッチ回路群
（１４）にラッチされた各段の標本値は、時変係数フィ
ルタ群（１５）によって時変係数１ｈｔ・・・、ｋｍ（
１Ｎ＋２０）が乗算される。このとき、制御回路（２４
）はＮ２進のリングカウンタ（２２）の計数値をアドレ
スとしてメモリ（２３）から対応した時変係数データを
読み出して時変係数フィルタ群（１５）の時変係数によ
。(c) During the next period TQ, , the sample values of each stage latched by the first latch circuit group (14) are converted into time-varying coefficients 1ht...,km(
1N+20). At this time, the control circuit (24
) reads out the corresponding time-varying coefficient data from the memory (23) using the count value of the N-binary ring counter (22) as an address, and uses the time-varying coefficient of the time-varying coefficient filter group (15).
・・・、に＋ｍの値を切り換え制御する。すなわち、メ
モリ（２３）には、第１、第２標本化周波数Ｆ１、Ｆ２
による標本化時刻の相対関係により決定される有限イン
パルス応答波形（応答期間Ｔｒ）のレベルに対応した時
変係数データが予め設定記憶されている。..., the value of +m is switched and controlled. That is, the memory (23) stores the first and second sampling frequencies F1 and F2.
Time-varying coefficient data corresponding to the level of the finite impulse response waveform (response period Tr) determined by the relative relationship of sampling times is stored in advance.
例えば、応答期間Ｔｒは第１シフトレジスタ（１３）の
２ｎ段のシフトレジスタのシフト期間に設定され。For example, the response period Tr is set to the shift period of the 2n-stage shift register of the first shift register (13).
アドレス「ｌ」には、 ｋ、＝に、＝・・・：ｋＮ＝０
で、にゎ、−ｋｍが、第１シフトレジスタ（１３）のＮ
０段のシフトレジスタの１番目（図中右から１番目）の
標本値の標本化時刻と第２シフトレジスタ（１９）のＮ
２段のシフトレジスタの１番目（図中右から１番目）の
標本値の標本化時刻との相対関係によって決定される有
限インパルス応答波形のレベルに対応した値となるよう
に設定される。以下同様にして、アドレス「Ｎ２」には
、ｋｚｎ＊ｔ”ｋｚｎ＋ｚ”・＝”ｋｍ＝ｏで、ｋｌ−
に２ｎが、第１シフトレジスタ（１３）のＮ１番目（図
中左から１番目）の標本値の標本化時刻と第２シフトレ
ジスタ（１９）のＮ２段のシフトレジスタの１番目（図
中左から１番目）の標本値の標本化時刻との相対関係に
よって決定される有限インパルス応答波形のレベルに対
応した値となるように設定される。このため、第１ラッ
チ回路群（１４）にラッチされた標本値は時変係数フィ
ルタ群（１５）によって、所定の重み付けがされて加算
回路（１６）に出力する。Address "l" has k, =, =...:kN=0
So, Niwa, -km is N of the first shift register (13)
Sampling time of the first sample value of the 0th stage shift register (first from the right in the figure) and N of the second shift register (19)
It is set to a value corresponding to the level of the finite impulse response waveform determined by the relative relationship with the sampling time of the first sample value (first from the right in the figure) of the two-stage shift register. Similarly, address “N2” has kzn*t”kzn+z”・=”km=o and kl-
2n is the sampling time of the N1-th sample value (first from the left in the figure) of the first shift register (13) and the first of the N2-stage shift register (left in the figure) of the second shift register (19). The value is set to be a value corresponding to the level of the finite impulse response waveform determined by the relative relationship with the sampling time of the sample value (from the first sample value to the first sample value). For this reason, the sample values latched by the first latch circuit group (14) are subjected to predetermined weighting by the time-varying coefficient filter group (15) and output to the adder circuit (16).
（ニ）加算回路（１６）は制御回路（２４）からのセッ
ト・リセット制御によって、周波数Ｆ２のタイミングで
加算を行い、その加算データを切換回路（１７）に出力
する。切換回路（１７）は制御回路（２４）からの切り
換え制御によって周波数Ｆ、のタイミングで第２ラッチ
回路群（１８）のラッチ回路に順次加算データを出力す
る。(d) The adding circuit (16) performs addition at the timing of frequency F2 under set/reset control from the control circuit (24), and outputs the added data to the switching circuit (17). The switching circuit (17) sequentially outputs the addition data to the latch circuits of the second latch circuit group (18) at the timing of frequency F under switching control from the control circuit (24).
（ホ）第２ラッチ回路群（１８）は制御回路（２４）か
らのラッチ信号により切換回路（１７）のＮ１本の出方
線に順次現われる加算データをラッチする。(e) The second latch circuit group (18) latches the addition data that appears sequentially on the N1 output lines of the switching circuit (17) in response to the latch signal from the control circuit (24).
（へ）Ｔｆｉ、１期間経過して第２ラッチ回路群（１８
）から全てのラッチ回路に加算データがラッチされると
、制御回路（２４）からの制御信号により、これらの加
算データが第２シフトレジスタ（１９）に並列に入力し
、ついで、この入力データはっぎのＴＱ、２期間内にお
いて第２シフトレジスタ（１９）がら１１１次直列に出
力する。(to) Tfi, after one period has passed, the second latch circuit group (18
) is latched into all the latch circuits, these added data are input in parallel to the second shift register (19) by a control signal from the control circuit (24), and then this input data is The second shift register (19) outputs the 111th order serially within two TQ periods.
（ト）ＴＱ＋１期間内に第２シフトレジスタ（１９）か
ら直列に出力する標本値は、第２標本化周波数Ｆ２で標
本化されたデータに相当し、この標本値は補正フィルタ
（２０）によって有限インパルス応答特性の歪みが補正
され、出力端子（２１）から出力する。(G) The sampled value serially output from the second shift register (19) within the TQ+1 period corresponds to data sampled at the second sampling frequency F2, and this sampled value is limited by the correction filter (20). The distortion of the impulse response characteristic is corrected and outputted from the output terminal (21).
［発明の効果コ
本発明による標本化周波数変換装置は、上記のように第
１の標本化周波数Ｆ工で標本化された標本値をアナログ
値に変えることなくディジタルのままで第２の標本化周
波数Ｆ２で標本化された標本値に変換するようにしたの
で、従来の一旦アナログ値に変換してから行うものと比
べて雑音の侵入等による信号の劣化が生じにくい。[Effects of the Invention] As described above, the sampling frequency conversion device according to the present invention converts the sampled values sampled at the first sampling frequency F into analog values without converting them into analog values. Since the signal is converted to a sample value sampled at the frequency F2, signal deterioration due to noise intrusion is less likely to occur compared to the conventional method in which conversion is performed after conversion to an analog value.
第１図は本発明による標本化周波数変換装置の一実施例
を示すブロック図、第２図は従来例を示すブロック図で
ある。
（１３）・・・第１シフトレジスタ、（１４）・・・第
１ラッチ回路群、（１５）・・・時変係数フィルタ群、
（１６）・・・加算回路、（１７）・・・切換回路、（
１８）・・・第２ラッチ回路群、（１９）・・・第２シ
フトレジスタ、（２２）・・・リングカウンタ、（２３
）・・・メモリ、（２４）・・・制御回路。
出願人 株式会社富士通ゼネラルFIG. 1 is a block diagram showing an embodiment of a sampling frequency conversion device according to the present invention, and FIG. 2 is a block diagram showing a conventional example. (13)...first shift register, (14)...first latch circuit group, (15)...time-varying coefficient filter group,
(16)...addition circuit, (17)...switching circuit, (
18) Second latch circuit group, (19) Second shift register, (22) Ring counter, (23
)...Memory, (24)...Control circuit. Applicant Fujitsu General Ltd.
Claims (1)
スタの前後にｎ段（ｎはＮ＿１より小さな整数）のシフ
トレジスタを直列に結合してなり、第１の標本化周波数
Ｆ＿１で標本化された第１の信号を前記第１標本化周波
数Ｆ＿１のタイミングでシフトする直列入力、並列出力
形の第１シフトレジスタと、この第１シフトレジスタの
各標本値を期間Ｔ（Ｔ＝Ｎ＿１／Ｆ＿１）毎にラッチす
る第１ラッチ回路群と、この第１ラッチ回路群にラッチ
された標本値に時変係数を乗算して出力する時変係数フ
ィルタ群と、この時変係数フィルタ群の出力データを加
算する加算回路と、 この加算回路の出力データを第２の標本化周波数Ｆ＿２
のタイミングでＮ＿２本（Ｎ＿２は２以上の整数）の出
力線に切り換えて導く切換回路と、 この切換回路のＮ＿２本の出力線に導かれた出力データ
をラッチする第２ラッチ回路群と、この第２ラッチ回路
群のラッチデータを前記期間Ｔ毎に入力するＮ＿２段の
シフトレジスタからなり、周波数Ｆ＿２のタイミングで
シフトする並列入力、直列出力形の第２シフトレジスタ
と、 繰り返し周波数が周波数Ｆ＿２のクロックパルスを計数
するリングカウンタと、前記第１、第２標本化周波数Ｆ
＿１、Ｆ＿２による標本化時刻の相対関係により決定さ
れる有限インパルス応答波形のレベルに対応した時変係
数データを予め設定記憶したメモリと、 前記リングカウンタの計数値をアドレスとして前記メモ
リから対応した時変係数データを読み出し、前記時変係
数フィルタ群の時変係数を切り換え制御する制御回路と
を具備してなり、前記Ｔ、Ｎ＿１、Ｆ＿１、Ｎ＿２、Ｆ
＿２は Ｔ＝Ｎ＿１／Ｆ＿１＝Ｎ＿２／Ｆ＿２ を満足してなることを特徴とする標本化周波数変換装置
。(1) An N_1 stage (N_1 is an integer greater than or equal to 2) shift register is connected in series with an n stage (n is an integer smaller than N_1) shift register, and sampling is performed at the first sampling frequency F_1. A first shift register of serial input and parallel output type shifts the first signal obtained at the timing of the first sampling frequency F_1, and each sample value of this first shift register is shifted over a period T (T=N_1/F_1). ), a time-varying coefficient filter group that multiplies the sample value latched by the first latch circuit group by a time-varying coefficient and outputs the result, and output data of the time-varying coefficient filter group. and an adder circuit that adds the output data of this adder circuit to a second sampling frequency F_2.
a switching circuit that switches to and guides N_2 output lines (N_2 is an integer of 2 or more) at the timing of , a second latch circuit group that latches the output data guided to the N_2 output lines of this switching circuit; It consists of an N_2 stage shift register into which the latch data of the second latch circuit group is input every period T, a parallel input, serial output type second shift register which shifts at the timing of frequency F_2, and a repetition frequency of frequency F_2. a ring counter that counts clock pulses; and the first and second sampling frequencies F.
A memory in which time-varying coefficient data corresponding to the level of the finite impulse response waveform determined by the relative relationship between sampling times by _1 and F_2 is set and stored in advance; and a control circuit for reading variable coefficient data and switching and controlling the time varying coefficients of the time varying coefficient filter group, the T, N_1, F_1, N_2, F
A sampling frequency conversion device characterized in that _2 satisfies T=N_1/F_1=N_2/F_2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100993A JPH0773185B2 (en) | 1989-04-20 | 1989-04-20 | Sampling frequency converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100993A JPH0773185B2 (en) | 1989-04-20 | 1989-04-20 | Sampling frequency converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02279014A true JPH02279014A (en) | 1990-11-15 |
| JPH0773185B2 JPH0773185B2 (en) | 1995-08-02 |
Family
ID=14288834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100993A Expired - Lifetime JPH0773185B2 (en) | 1989-04-20 | 1989-04-20 | Sampling frequency converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773185B2 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5428520A (en) * | 1977-08-08 | 1979-03-03 | Hitachi Ltd | Method and apparatus for sampling frequency conversion |
| JPS58106927A (en) * | 1981-12-21 | 1983-06-25 | Fujitsu Ltd | Data sampling speed converting circuit |
| JPS6367913A (en) * | 1986-09-10 | 1988-03-26 | Fujitsu Ltd | Method for converting time sequential numerical data |
| JPS63232612A (en) * | 1987-03-20 | 1988-09-28 | Toshiba Corp | Sample rate converting circuit |
-
1989
- 1989-04-20 JP JP1100993A patent/JPH0773185B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5428520A (en) * | 1977-08-08 | 1979-03-03 | Hitachi Ltd | Method and apparatus for sampling frequency conversion |
| JPS58106927A (en) * | 1981-12-21 | 1983-06-25 | Fujitsu Ltd | Data sampling speed converting circuit |
| JPS6367913A (en) * | 1986-09-10 | 1988-03-26 | Fujitsu Ltd | Method for converting time sequential numerical data |
| JPS63232612A (en) * | 1987-03-20 | 1988-09-28 | Toshiba Corp | Sample rate converting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0773185B2 (en) | 1995-08-02 |
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