JPH02278475A - 図形処理装置およびその使用方法ならびにマイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、図形処理方式に係り、特にバス分離されたメ
モリ間の図形データの転送に好適な処理方式に関する。

［従来の技術］ 従来、アドレス、データ、制御信号の各バスを２組有す
るマイクロプロセッサの方式としては。

バーバードアーキテクチャが知られており、この方式は
命令バスとデータバスとを分離することにより命令フェ
ッチとデータアクセスとの競合を避けるようにしたもの
である。

また９図形処理用のＬＳＩとしては、東芝レビュー４３
巻１２号（１９８８年）第９３２頁から第９３５頁にお
いて論じられているビットマツプコントロールプロセッ
サＢＭＣＰがある。このＢＭＣＰは、ＣＰＵおよびシス
テムメモリが接続されるシステムバスに８ピツトのデー
タバスを有し、これとは別に６４本のローカルメモリデ
ータバスと２４本のアドレスバスを有し、このアドレス
バスおよびローカルメモリデータバスにより８面のプレ
ーン方式のローカルメモリ（画像メモリ）をアクセスす
る。また、アドレスをラッチすることによりＢＭＣＰが
システムメモリをアクセスすることも可能である。

［発明が解決しようとする課題］ 上記従来技術のうち、バーバードアーキテクチャは命令
バスとデータバスが専用化されており、図形処理の中で
最も頻繁に行われるシステムメモリとフレームメモリと
の間の図形転送のように、２組のバスを共にデータアク
セスに使用する点については配慮がされていない。

一方、前記ＢＣＭＰは２組のバスをデータアクセスに使
用できるが、アドレスバスが１つであり、２つのメモリ
を同時にアクセスできるかどうかは不明である。

また、あるメモリ番地のデータを読みだして処理を施し
た後、元の番地に書き戻すという図形処理でよく用いら
れるいわゆるリードモディファイライト処理の実行にお
いて、従来の汎用マイクロプロセッサでは、以下のよう
な問題があった。

すなわち、まず、ＣＩ　Ｓ　Ｃ（ＣｏｍｐｌｅｘｅｄＩ
ｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏｍｐｕｔｅｒ）型
の汎用プロセッサでは、演算命令のソースオペランドと
デスティネーションオペランドにメモリアドレスを指定
でき。

１命令でリードモディファイライト処理を記述すること
が可能であるが、命令長が長くなるという問題があり、
また、リードサイクルとライトサイクルの間にウェイト
サイクルを入れずに実行できるか否かは明らかでない。

グラフィックス処理専用のプロセッサには、リードモデ
ィファイライト処理を連続２メモリサイクルで実行する
ものがあるが、モディファイの機能は限られたものであ
る。

ＲＩ　Ｓ　Ｃ（Ｒｅｄｕｃｅｄ　Ｉｎ５ｔｒｕｃｔｉｏ
ｎ　Ｓｅｔ　Ｃｏｍｐｕｔｅｒ）型のプロセッサでは、
固定長命令が基本であり、オペランドの対象をメモリに
できるのはロード命令とストア命令である。したがって
、リードモディファイライト処理を実行するには、ロー
ド命令、演算命令、ストア命令の３つの命令が必要であ
り、ロードとストアとを連続２メモリサイクルで実行す
ることができなかった。

本発明の目的は、図形処理装置あるいは情報処理装置に
おいて、分離したバス上のメモリアクセスを同時に行な
い、２つのメモリ間の図形あるいはデータ転送を高速化
することにある。

また１本発明の他の目的は、ＲＩＳＣ型プロセッサにお
いて、図形処理で多用されるリードモディファイライト
の処理を、リードサイクルとライトサイクルとの間に空
きサイクルを入れずに実行可能とすることにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明による図形処理装置
は、アドレス、データ、制御の各バスからなるシステム
バスにそれぞれ接続されたＣＰＵおよびシステムメモリ
と、アドレス、データ、制御の各バスからなるローカル
バスにそれぞれ接続されたローカルメモリおよびフレー
ムメモリと、上記システムバスに接続される第１のポー
トおよび上記ローカルバスに接続される第２のポートを
有する図形処理用プロセッサとを具備し、該図形処理用
プロセッサは、上記第１および第２のポートを介して上
記第１のメモリおよび第２のメモリに同時にアクセス可
能としたものである。

この図形処理装置の使用方法としては、上記システムメ
モリまたはローカルメモリ上に図形転送プログラムを格
納しておくとともに、上記システムメモリ上に各種図形
データを格納しておき、上記システムメモリ上の図形デ
ータを上記フレームメモリへ転送する際には、上記ＣＰ
Ｕにより当該図形転送プログラムの先頭アドレスおよび
パラメータの先頭アドレスを上記システムメモリまたは
上記ローカルメモリに書き込み、上記図形処理用プロセ
ッサに、上記図形転送プログラムおよびパラメータに従
い、上記第１及び第２のポートを介して上記システムメ
モリ上の図形データを上記フレームメモリ上へ転送させ
ることが考えられる。

この図形データの転送の際に上記図形処理用プロセッサ
は、システムメモリの転送元領域の図形データに対応す
るフレームメモリの転送先領域のデータを読みだして両
データに論理演算を施し、当該論理演算結果を上記フレ
ームメモリの転送先領域に書き込むことができる。

上記図形処理装置の他の使用方法としては、上記システ
ムメモリまたはローカルメモリ上に各種図形描画プログ
ラムを格納しておき、上記フレームメモリへの図形描画
時には、上記ＣＰＵにより当該図形描画プログラムの先
頭アドレスとパラメータの先頭アドレスとからなるワー
クリストを上記システムメモリまたは上記ローカルメモ
リ上に作成し、上記ＣＰＵの指令により上記図形処理用
プロセッサに上記ワークリストの内容を読み込ませ、上
記図形処理用プロセッサに上記ワークリストにより指示
された図形描画プログラムおよびパラメータに従って上
記フレームメモリ上に図形描画を行わせる方法が考えら
れる。

本発明による図形処理装置は、他の見地によれば、アド
レス、データ、制御の各バスからなるシステムバスにそ
れぞれ接続されたＣＰＵおよび第１のメモリと、アドレ
ス、データ、制御の各バスからなるローカルバスに接続
された第２のメモリと、上記システムバスに接続される
第１のポート、上記ローカルバスに接続される第２のポ
ートおよび複数の内部レジスタを有する図形処理用プロ
セッサとを具備し、該図形処理用プロセッサは、上記第
１のポートを介して上記第１および第２のメモリの一方
から一の内部レジスタに図形データをロードする処理と
、他の内部レジスタから上記第１および第２のメモリの
他方へデータをストアする処理とを並行して実行可能で
ある。

また、本発明による情報処理装置は、アドレス、データ
、制御の各バスからなるシステムバスにそれぞれ接続さ
れたＣＰＵおよび第１のメモリと、アドレス、データ、
制御の各バスからなるローカルバスに接続された第２の
メモリと、上記システムバスに接続される第１のポート
、上記ローカルバスに接続される第２のポート、および
複数の内部レジスタを有する特定処理専用プロセッサと
を具備し、該特定処理専用プロセッサは、上記第１のポ
ートを介して上記第１および第２のメモリの一方から一
の内部レジスタにデータをロードする処理と、他の内部
レジスタから上記第１および第２のメモリの他方へデー
タをストアする処理とを並行して実行可能であることを
特徴とするものである。

本発明によるマイクロプロセッサは、命令の解読、実行
を行うプロセッサ部と、アドレス、データ、制御信号を
メモリとの間で授受する２つのポートと、上記プロセッ
サ部からの書き込みおよび２つのポートへの読み出しが
可能なアドレスバッファと、２つのポートからの読み出
し、書き込みおよび上記プロセッサ部による命令読み出
しが可能なデータバッファと、上記プロセッサ部からの
メモリアクセス要求およびポート指定信号により、指定
されたポートを介して上記アドレスバッファからメモリ
へのアドレス転送、およびデータバッファとメモリとの
間のデータ転送を制御する手段とを備え、命令フェッチ
およびデータアクセスを２つのメモリに対して行えるこ
とを特徴とするものである。上記プロセッサ部からも上
記データバッファを読み出し書き込み可能としてもよい
。

上記プロセッサ部は、例えば、ビットマツプメモリのＸ
方向のワード数（メモリ＠）を記憶するレジスタと、ビ
ットマツプメモリ上に定義した３つの矩形領域（転送元
領域、パターン領域、転送先領域）のワードアドレスを
記憶するレジスタ（転送元アドレスレジスタ、パターン
アドレスレジスタ、転送先アドレスレジスタ）と、転送
元領域と転送先領域のビット位置の差を記憶する転送元
シフト数レジスタと、パターン領域と転送先領域のビッ
ト位置の差を記憶するパターンシフト数レジスタと、転
送元データを転送元シフト数レジスタに基いてシフトし
、またはパターンデータをパターンシフト数レジスタに
基いてシフトする手段と、該シフト後の転送元データ、
パターンデータと転送先データとの論理演算を行う手段
と、転送先領域の左端、右端で、書き込み禁止領域を指
定するマスク手段と、該マスク手段に基いて、演算結果
と転送先データとを合成する手段を備え、３オペランド
の矩形領域転送をポート間で任意に行うことを特徴とす
るものである。

上記ポート指定信号を生成する手段として、メモリアド
レスに基づいて当該信号を生成するポート指定手段を設
けてもよい。

本発明によるマイクロプロセッサは、他の見地によれば
、命令の解読、実行を行うプロセッサ部と、アドレス、
データ、制御信号をメモリとの間で授受する２つのポー
トと、各ポートに専用のアドレスバッファ、データバッ
ファと、各ポートの動作状況を管理する手段と、メモリ
より読みだしたデータを上記プロセッサ部内のレジスタ
に書き込む手段とを備え、上記２つのポートを介して２
つのメモリに同時にアクセスを行なえることを特徴とす
るものである。

本発明による他のマイクロプロセッサは、固定長命令を
実行するマイクロプロセッサにおし１て、プログラムか
ら読みだされた主命令を保持する第１の命令保持手段と
、上記主命令に付随する従命令を保持する第２の命令保
持手段と、上記主命令および従命令を解読する解読手段
と、上記主命令の解読の結果、当該主命令が従命令を使
用する命令である場合に、上記従命令保持手段に保持さ
れた従命令を解読して実行することを特徴とするもので
ある。

このマイクロプロセッサにおいて、リードモディファイ
ライト命令を上記主命令および従命令で表わし、主命令
により、従命令を保持するレジスタの指定およびメモリ
アドレスを保持するレジスタの指定を行い、従命令によ
り、メモリから読みだされたデータを格納するレジスタ
の指定および演算内容の指定を行い、主命令に従ってメ
モリからデータが読み出されると直ちに上記従命令を実
行し、該実行結果をメモリに書き込むことにより、連続
する２回のメモリサイクルでリードモディファイライト
処理を行なえるようにすることができる。

［作用］ 上記２ポートを有するマイクロプロセッサは。

命令の読み出し、解読、実行、データの格納を好ましく
はパイプライン処理し、メモリアクセス命令の場合は、
メモリアクセス処理専用のユニットに処理を委託した後
１次の命令実行を行なう。メモリアクセスを処理するユ
ニットは、２つのポートの動作状態を管理しておくこと
によって、ポートに既に処理の委託がなされている場合
は、ポートが使用可能になるまで、命令を実行するユニ
ットに次の命令実行を待たせる。したがって、１つのポ
ートが動作中でも、他のポートを使用するメモリアクセ
スは受付けられる。

２ポートマイクロプロセツサは２組のバスを任意に命令
フェッチおよびデータアクセスに使用でき、かつ、同時
にメモリのアクセスができるので、メモリアクセス効率
が向上し、特に図形処理装置に適用した場合にシステム
メモリとフレームメモリとの間の図形転送が高速化され
る。

また、リードライトの命令はメモリ中のプログラムに置
き、演算処理命令は、通常の命令バッファとは別の従命
令バッファに入れておき、リードデータが用意されたタ
イミングで上記バッファから演算命令を取りだし実行す
ることにより、読みだしデータの演算をライトサイクル
に間にあわせ、連続２メモリサイクルのリードモディフ
ァイライ１〜処理が可能になる。

ＣＰＵから２ポートマイクロプロセツサへの図形描画、
論理演算付き矩形領域転送等のパラメータは、直接ＣＰ
Ｕが２ポートマイクとプロセッサに与えるのではなく、
ＣＰＵがメモリ上に連続して害き込むとともに、その先
頭アドレスをメモリ上のワークリスト内に含ませておく
ことにより、以後の図形描画、転送等の図形処理はすべ
て２ポートマイクロプロセツサに委任することができる
。

すなねち、２ポートマイクロプロセツサは、ＣＰＵから
図形処理の起動を受けると、ワークリストに指定された
処理を、順次、当該処理プログラムおよびパラメータを
参照して実行する。

ＣＰＵは、複数の図形処理をワークリストとして予め作
成しておくことにより、各図形処理ごとに２ポートマイ
クロプロセツサにパラメータを与える必要がないので、
その負担が軽減される。

（以下、余白） ［実施例コ 以下、本発明の実施例について、添付図面を参照して詳
細に説明する。

第１図に、本発明の一実施例の図形表示装置のブロック
図を示す。

図中、８は、装置全体の制御を行なう中央処理装置（Ｃ
Ｐ　Ｕ）である。

１は、図形描画およびＣＲＴ６への図形表示を指示する
マイクロプロセッサであり、マイクロ命令を実行するプ
ロセッサ部１０１と２組のポート１０２．１０３を内部
に有する。

３は１図形描画を行なうためのマイクロ命令およびデー
タを記憶するローカルメモリである。

４は１図形データを記憶するフレームメモリである。

５は、マイクロプロセッサ１がフレームメモリ４へ図形
表示アクセスを行なうことにより読み出された複数画素
分の表示データを、ＣＲＴ６に１画素ずつ出力するシフ
ト回路である。

７は、２ポートマイクロプロセツサ１、ローカルメモリ
３．フレームメモリ４．シフト回路５が動作するための
クロックを供給する回路である。

１０は、ＣＰＵ８が実行するマイクロ命令およびデータ
の記憶と、マイクロプロセッサ１が処理する図形描画コ
マンドおよびデータの記憶を行なうシステムメモリであ
る。

１１は、マイクロプロセッサ１がシステムメモリ１０に
アクセスを行うに先立って出力するシステムバス９の使
用要求信号を受けて、ＣＰＵ８にバスを要求し、バス使
用許可が与えられた場合、これをマイクロプロセッサ１
に通知するバス調停回路である。

１２は、ＣＰＵ８がプロセッサ部１０１内のレジスタを
アクセスする場合およびローカルバス２に接続されるロ
ーカルメモリ３またはフレームメモリ４をアクセスする
場合に、ＣＰＵ８が出力するアドレスをデコードしてマ
イクロプロセッサ１に割込み要求および割込み処理内容
を出力するデコーダである。

１３は、マイクロプロセッサ１のシステムバス９への入
出力タイミングの調整、およびＣＰＵ８、システムメモ
リ１０、バス調停回路１１が動作するためのクロックを
出力する回路である。

次に、第１図におけるシステムメモリ、ローカルメモリ
およびフレームメモリの番地割り付は方法について第２
図を用いて説明する。

２ポートマイクロプロセツサは、自身がアドレス指定可
能なメモリ空間を２分割して、第１のシステムメモリ空
間２０とローカルメモリ空間フレームメモリ空間４０に
割り付ける。

第２のシステムメモリ空間３０は、ＣＰＵのみがアクセ
ス可能である。

３０１は、２ポートマイクロプロセツサが内蔵するレジ
スタであり、ＣＰＵのメモリ空間に番地割り付けして、
ＣＰＵからアクセスすることができる。このレジスタ３
０１の中で、ＲＯレジスタとＲ１レジスタは専用目的に
使用するものであり、第３図を用いてこれらを説明する
。

第３図において、ＲＯレジスタはコントロールレジスタ
と呼び、２ポートマイクロプロセツサの動作制御に関す
る情報を記憶する。すなわち、ＲＯレジスタの最上位ビ
ットは動作制御ビットと呼び、″“０″が記憶されてい
れば停止状態、１′″が記憶されて、いれば動作状態す
なわち、マイクロ命令の実行状態にある。０ビツトから
２３ビツトまではワークリストアドレスを記憶するフィ
ールドであり、ワークリストとは、２ポートマイクロプ
ロセツサが実行する描画プログラムと図形パラメータと
のメモリアドレスを記述したものである。２ポートマイ
クロプロセツサがワークリストを読み出したい場合に、
ＲＯレジスタをアドレスレジスタとして使用する。ただ
し、アドレスとして有効なのはＯビットから２３ビツト
までである。ＲＯレジスタは、ＣＰＵのアクセス、また
は２ポートマイクロプロセツサの命令実行によって読み
出し、書き込みが可能である。

Ｒ１レジスタはプログラムカウンタと呼び、２ポートマ
イクロプロセツサが読み出すマイクロ命令のメモリアド
レスを記憶し、命令読み出しがなされると自動的に値を
増加させるカウンタである。

Ｒ１レジスタでは、０ビツトから２３ビツトまでが有効
であり、２ポートマイクロプロセッサの全メモリ空間を
プログラム領域に使用できる。

次に、第１図の実施例装置の図形描画方式について説明
する。

本実施例装置は、ＣＰＵがメモリ上にワークリストと図
形パラメータとを生成し、２ポートマイクロプロセツサ
がこのワークリスト等を参照して図形描画等を行うもの
である。

第４図は、２ポートマイクロプロセツサが図形描画を行
うに必要なコマンドとプログラムのメモリマツプを表わ
したものである。

ワークリスト１０−１は、２ポートマイクロプロセツサ
がＣＰＵから与えられるコマンド列であり、描画したい
図形のパラメータが格納されたメモリ・の先頭アドレス
とその描画プログラムが格納されたメモリの先頭アドレ
スとを、描画する図形の分だけ連続して有するものであ
る。

１０−１−１は図形ＩＩｃ”のパラメータが格納された
メモリの先頭アドレスを表わし、１０−１−２は、図形
″ｃ”の描画プログラムが格納されたメモリの先頭アド
レスを表わす。１０−１−２に続く部分は別の図形のパ
ラメータおよびプログラムの先頭アドレスが記憶されて
いる。１０−１−３は最後の図形“ｈ″′のパラメータ
先頭アドレスを、１０−１−４はその描画プログラム先
頭アドレスを表わす。１０−１−５はワークリストの最
後を表わしており、リストエンドと呼ぶ。

リストエンドの値は、任意に決定することができる。

１０−２は図形ＩＩ　ｃＩＩのパラメータであり、パラ
メータの数と順番は、図形１（ｃＩＩの描画プログラム
に対応している。

同様に１０−３は、図形パｈ″′のパラメータである。

以上、ワークリスト１０−１．図形パラメータ１０−２
゜１０−３はシステムメモリ１０上に定義したが、これ
をローカルメモリ３上に定義することもできる。

３−１はワークリスト参照プログラムであり、ワークリ
ストから図形パラメータ先頭アドレスを読みだして、図
形描画プログラムへ実行を移すプログラムである。　３
−２−１．３−２−２．３−２−３は、図形描画プログ
ラムである。

以上、プログラム３−１．３−２−１．３−２−２．３
−２−３はローカルメモリ３上に定義したが、これをシ
ス。

テムメモリ１０上に定義することもできる。

２ポートマイクロプロセツサ１は、ＲＯレジスタ１１０
１−１内にワークリストのアドレスを記憶し、ワークリ
スト参照時にアドレスレジスタとして使用する。Ｒ１レ
ジスタ１１０１−２は、プログラムアドレスを記憶する
。Ｒ２レジスタ１１０１−３は、図形パラメータの読み
出し時にアドレスレジスタとして使用する。

次に、２ポートマイクロプロセツサの図形描画方法を第
５図を用いて説明する。

５０は、ＣＰＵが２ポートマイクロプロセツサに図形描
画処理を開始させる手順を示したフローチャートである
。

まず、ＣＰＵがメモリ上にワークリス１−と図形パラメ
ータとを生成する（５０−１）。次に、ＣＰＵは。

２ポートマイクロプロセツサのＲ１レジスタ（プログラ
ムカウンタ）に、ワークリスト参照プログラムの先頭ア
ドレスを書き込む（５０−２）、続いて、ＣＰＵは２ポ
ートマイクロプロセツサのＲＯレジスタ（コントロール
レジスタ）中の動作制御ビットを１”に、また同じ＜Ｒ
Ｏレジスタ中のワークリストアドレスフィールドにワー
クリストの先頭アドレスを書き込む（５０−３）、　Ｃ
ＰＵの処理は以上で終了する。以後の図形描画処理、は
２ポートマイクロプロセツサに任されるので、その間、
ＣＰＵは他の処理を実行することができる。

２ポートマイクロプロセツサは、ＲＯレジスタ中の動作
制御ビットが１″′になることで動作を開始する。

第５図中、６０は、２ポートマイクロプロセツサの処理
を示したものである。２ポートマイクロプロセツサは、
前記ステップ５０−２でＲ１レジスタを設定されたこと
によりワークリスト参照プログラムを実行する。まず、
ＲＯレジスタのワークリストアドレスフィールドをメモ
リアドレスとしてデータを読み出し、Ｒ２レジスタに書
き込む（６０−１）。

同時にＲＯレジスタのワークリストアドレスの値にｒｔ
　１　ｎを加える。次に、Ｒ２レジスタの内容とワーク
リストの最後を意味するリストエンド値とを比較する（
６０−２）。等しければ、ＲＯレジスタの動作制御ビッ
トを“ＯＮに書き換え（６０−３−ｂ）、２ポートマイ
クロプロセツサは動作停止状態となる（６０６）。Ｒ２
レジスタの内容とリストエンド値とが等しくなければ、
ＲＯレジスタのワークリストアドレスフィールドをメモ
リアドレスとしてデータを読み出し、Ｒ１レジスタに書
き込む（６０−３−ａ）。

同時に、ＲＯレジスタのワークリストアドレスの値にｒ
ｒ　１　ｎを加える。このステップ６Ｏ−３−ａで書き
換えられたＲ１レジスタの値に従って、２ポートマイク
ロプロセツサの処理はステップ６Ｏ−４−ａ、６Ｏ−４
−ｂ、６Ｏ−４−ｃに示す図形描画プログラムのいずれ
かへ移る。この各プログラムでは、Ｒ２レジスタをアド
レスレジスタとして使用することによりパラメータをメ
モリから読み出すことができる。描画プログラムが終了
すると、Ｒ１レジスタをワークリスト参照プログラムの
先頭アドレスに書き換えることにより（６０−５）　、
再びステップ６０−１の処理に移る。２ポートマイクロ
プロセツサは、ワークリスト中からリストエンドを検出
するまで上記の処理を実行する。

次に、第６図を用いて２ポートマイクロプロセツサの内
部構成を説明する。

１１０１は命令フェッチユニットであり、マイクロ命令
のフェッチを行う、キャッシュメモリを内蔵し、キャッ
シュメモリに該当する命令が存在しない場合には外部メ
モリから命令を取り込む。

１１０２はデコーダであり、命令フェッチユニットから
与えられた命令コードを解読し、演算制御を行う １１０３は演算ユニットであり、レジスタと演算器とを
有し、演算の実行を行う。

１１０４はメモリアクセス管理ユニットであり、２ポー
トマイクロプロセツサ内で発生するメモリアクセス要求
と、ＣＰＵ８の割り込みを処理する。

１０２はポート１であり、ＣＰＵ８がらの７りうセス応
答およびシステムメモＩＪＩＯへのアクセスを行う。

１０３はポート２であり、ローカルメモリ３、フレーム
メモリ４へのアクセスを行う。

１１０５はバススイッチであり、演算ユニット１１０３
とポート１　（１０２）およびポート２　（１０３）と
の間のバス接続を行う。

以下、各ユニットの詳細な説明を行う。

命令フェッチユニット１１０１は、キャッシュコントロ
ール部１１０１−１、命令フェッチ制御部１１０１−２
、命令バッファ１１０１−３から成る。動作制御の中心
となるのは命令フェッチ制御部１１０１−２であり、演
算ユニット１１０３内のＲＯレジスタ１１０３−１の動
作制御ビットの状態によって、命令フェッチの実行の可
否を決定する。すなわち、動作制御ビットがＩＩ　Ｏ１
１であれば命令フェッチを実行せず、１１１　ＩＩであ
れば命令フェッチを実行する。

命令フェッチ制御部１１０１−２は、キャッシュコント
ロール部１１０１−１にフェッチ要求を出す。キャッシ
ュコントロール部１１０１−１は、演算ユニッｌ−１１
０３内のＲ１レジスタ１１０３−２をプログラムアドレ
スとして、キャッシュコントロール部１１０１−１内の
キャッシュメモリを検索する。キャッシュメモリ中に命
令が存在すれば、キャッシュコントロール部１１０１−
１は、命令フェッチ制御部１１０１−２に命令コードと
共に応答信号を返す。命令フェッチ制御部１１０１−２
は、命令バッファ１１０１−３に命令を格納すると共に
演算ユニット１１０３内のＲ１レジスタ１１０３−２の
プログラムアドレスをインクリメントさせる。

キャッシュメモリ中に命令が存在しない場合は、キャッ
シュコントロール部１１０１−１はメモリアクセス管理
ユニット１１０４に命令フェッチ要求を出す。

デコーダ１１０２は、命令フェッチユニットから与えら
れる命令を解読し、演算ユニット１１ｏ３内のレジスタ
の読み出し制御、書き込み制御と、演算器の制御を行う
他、ロードまたはストア（以下、総称してロード／スト
ア）命令の場合には、メモリアクセス管理ユニット１１
０４に、ロード／ストア信号、ポート番号、およびロー
ドの場合にはロードしたデータを書き込むレジスタの番
号（ロードレジスタ番号）（以上図面符号Ａ）を与える
。ポート番号とは、アクセスするメモリがポート１　（
１０２）上にあるか、ポート２　（１０３）上にあるか
を指定する信号である。ポートの指定方法について図を
用いて説明する。

第７図に、デコーダ１１０２内のポート番号指定回路を
示す。１１０２−１がポート番号指定回路であり。

ロード／ストア命令を解読すると、演算ユニット内のｎ
個のレジスタの中からアドレスレジスタ番号で指定され
るレジスタの値を選択回路１１０２−１−ａで選び、比
較器１１０２−１−ｄに入力する。比較＋（１１１０２
−１−ｄの他の入力には比較データ１１０２−１−ｃが
入力され、条件ビット１１０２−１−ｂに従って両人力
値が比較され、その結果がポート番号として出力される
。

比較データは、第２図に示した２ポートマイクロプロセ
ツサのシステム空間２０とローカルメモリ空１Ｊ４０と
の境界のアドレスに対応し、条件ビットはその境界のい
ずれの側をシステムメモリに割当てるかを決定するもの
である。

条件ビット１１０２−１−ｂとポート番号指定方法との
対応表を第８図に示す。条件ビットが１１０１１の場合
は、アドレスレジスタのデータが比較データより大きい
か等しい場合にポート１を指定し、それ以外はポート２
を指定する。逆に条件ビットが′１１　ＩＩの場合は、
アドレスレジスタのデータが比較データより大きいか等
しい場合にポート２を指定し、それ以外はポート１を指
定する。比較データと条件ビットとは任意に設定でき、
これにより２ポートマイクロプロセツサのアクセスでき
るメモリ空間のメモリマツプを任意に定めることができ
る。

第６図に戻ってデコーダ１１０２の説明を続ける。

デコーダ１１０２がメモリアクセス管理ユニット１１０
４にロード／ストアを要求すると、もしそのポートが使
用中あるいは予約済みの場合はウェイト信号（Ｄ）が返
され、命令フェッチユニット１１０１およびデコーダ１
１０２はウェイト状態になる。ロード／ストア要求が受
は付けられると、デコーダ１１０２は続く命令の解読を
行う。

ロード命令の場合には、メモリからデータが読み込まれ
ると、メモリアクセス管理ユニット１１０４からデコー
ダ１１０２にウェイト信号（Ｄ）、強制レジスタ書き込
み信号およびそのレジスタ番号が与えられ、デコーダ１
１０２はデコード中の命令実行を儂留し、メモリから読
み出されたデータのレジスタ書き込みを優先して行う。

この回路を第９＠に示す。

第９図の回路において、命令によるレジスタの読み出し
、書き込みは、命令解読回路１１０２−２が制御回路１
１０２−３．１１０２−４．１１０２−５．１１０２−
６．１１０２−７にレジスタ番号を与えて実行させる。

メモリアクセス管理ユニット１１０４から強制的なレジ
スタアクセス信号とウェイト信号を受けると、命令解読
回路１１０２−２は命令実行を停止し、レジスタ読み出
し制御回路４　（１１０２−６）またはレジスタ書き込
み制御回路１１０２−７が強制アクセスレジスタ番号で
指定されるレジスタに読み出し、書き込みを実行する。

なお、ロード命令がメモリアクセス管理ユニットに受は
付けられた後、メモリからレジスタにデータが書き込ま
れるまでに、後続の命令実行によってそのレジスタが読
み出しレジスタとして使用される可能性がある。この場
合には、メモリからデータがレジスタにロードされるま
で、その命令の実行を待たせる必要がある。そこで、デ
コーダ１１０２は、読み出しレジスタの番号を命令実行
より早くメモリアクセス管理ユニット１１０４に与え、
ロードレジスタ番号との比較を行わせる。もし一致した
場合にはウェイト信号（Ｄ）が返され、その命令実行に
ウェイトをかける。

次に、第６図に戻り、演算ユニット１１０３の説明を行
う。

前述したように、ｎ個のレジスタのうちＲＯレジスタ１
１０３−１とＲ１レジスタ１１０３−２とは専用レジス
タであり、Ｒ２レジスタからＲｎ−ルジスタは汎用レジ
スタ１１０３−３である。バレルシフタ１１０３−４は
、３２ビツトのデータを連結して６４ビツトにし、６ビ
ツトのシフト数で指定された分だけシフトして生成した
３２ビツトデータを出力する。３オペランドＬ　Ｕ　１
１０３−５は、３つの入力データ間で２５６種の論理演
算を行う。Ａ　Ｌ　Ｕ１１０３−６は、２つの入力デー
タ間で算術論理演算を行う。内部バスは、読み出し用が
４本（Ｒ２Ｈ，Ｒ２Ｈ，ＲＩＢ、ＲＯＢ）と、書き込み
用が１本（ＶＢ）であり、このうちＲＩＢはバレルシフ
タ１１０３−４のシフト数および３オペランドＬ　Ｕ１
１０３−５の演算モードを与えるのに使用する。

ストア命令実行時には、Ｒ２Ｈはアドレス転送に、Ｒ３
Ｈはデータ転送に使用する。ロード命令実行時には、Ｒ
２Ｈは同じくアドレス転送に、ＷＢをデータ転送に使用
する。

次に、メモリアクセス管理ユニット１１０４について第
１０図を用いて説明する。

まず、ロード／ストア管理回路１１０４−２を説明する
。１１０４−２−ａは、ポート１で実行中の状態を示す
３ビツトの状態レジスタ１であり、Ｆｌは命令フェッチ
、Ｌｌはロード、Ｓｌはストアを意味する。

ＩＩ　Ｉ　ＩＩが設定されていればその動作中であるこ
とを意味する。１１０４−２−ｂは、ロード命令実行に
よりデータを書き込むレジスタの番号を記憶するレジス
タである。

ポート２についても同様に状態レジスタ２（１１０４−
２−ｃ）とロードレジスタ番号レジスタ２（１１０４−
２−ｄ）とを有している。ただし、状態レジスタ２　（
１１０４−２−ｃ）は４ビツトのレジスタであり、Ｆ２
．Ｌ２．Ｓ２の各ビットに加えてさらにインタフェース
実行中を意味するビットエを持つ。

デコーダ１１０２からロード／ストア要求とポート番号
とが与えられると、指定されたポートの状態レジスタ１
１０４−２−ａ、　１１０４−２−ｃを調べ、ポートが
動作中であれば直ちにポート使用中を意味する信号をオ
ア回路１１０４−５に与える。その結果ウェイト信号が
出力され、実行しようとしているロード／ストア命令の
実行にウェイトをかける。状態レジスタ１１０４−２−
ａ、　１１０４−２−ｃが全ビットＩｔ　Ｏ＋７の場合
には、ロードあるいはストアのビットを“１”にセット
する。またロード要求の場合には、デコーダが出力する
ロードレジスタ番号を指定されたポートのロードレジス
タ番号レジスタ１１０４−２−ｂ、１１０４−２−ｄに
書き込む。

ロード／ストア管理回路１１０４−２は、指定されたポ
ートにロードまたはストアの指示を与える。また、ポー
ト内のアドレスバッファにアドレスを書き込む制御信号
を出力する。ストアの場合には、ポート内のデータバッ
ファにデータを書き込む制御信号も出力する。

メモリアクセスはロード／ストア命令だけでなく、命令
フェッチユニットで命令キャッシュのミスヒツトが起き
た場合にも生じる。命令フェッチユニットは命令フェッ
チ要求とポート番号とを出力する。ロード／ストア管理
回路１１０４−２は、指定されたポートの状態レジスタ
１１０４−２−ａ、　１１０４−２−ｃを調べる。ポー
トが未使用であれば、命令フェッチユニットにプログラ
ムアドレスの読み出し信号を与え、ポート内のアドレス
バッファに書き込みを行う。

該当するポートからアクノリッジが返ると、ストア命令
の場合にはそのポートの状態レジスタ１１０４−２−ａ
、　１１０４−２−ｃのストアビットＳ１またはＳ２を
“Ｏｎにクリアする。ロード命令の場合には。

レジスタ強制アクセス回路１１０４−３に処理を指示し
て、そのポートの状態レジスタ１１０４−２−ａ、１１
０４−２−ＣのロードビットＬ１またはＬ２を“０″に
クリアする また、ロード／ストア管理回路１１０４−２は、ＣＰＵ
によるローカルバスアクセス時にも動作する。ポート１
からバスインタフェース要求を受けると、ポート２が未
使用になり次第、状態レジスタ２　（１１０４−２−ｃ
）のビットエをセットし、ポート１にバスインタフェー
スレディを返す。ＣＰＵのローカルバス使用が終了し、
バスインタフェース要求が取り下げられると状態レジス
タ１１０４−２−ｃのインタフェースビットエをクリア
する。

１１０４−３はレジスタ強制アクセス回路であり、ロー
ド命令の実行によってメモリからポート内のデータバッ
ファにデータが書き込まれた後、前記ロード／ストア管
理回路１１０４−２からロードレジスタ要求およびロー
ドレジスタ番号を受けて、デコーダ１１０２に強制レジ
スタ書き込みを実行させる。このときポート内にあるデ
ータバッファの読み出し制御も行う。

レジスタ強制アクセス回路１１０４−３は、ＣＰＵが２
ポートマイクロプロセツサ内のレジスタをアクセスする
場合にも動作する。ＣＰＵのレジスタ書き込み信号また
は読み出し信号とレジスタ番号とを受は取ると、デコー
ダ１１０２に強制レジスタ書き込みまたは読み出しを実
行させる。このとき、ポート１内にあるＣＰＵの読み出
しデータまたは書き込みデータを一時蓄えるデータバッ
ファ１２０２−１の書き込み、読み出し制御も行う。

１１０４−４はバススイッチ制御回路であり、ロード／
ストア実行時に演算ユニットと各ポートとの間のデータ
転送のためのバス接続制御を行う。

１１０４−１はレジスタ読み出し禁止回路であり、デコ
ーダ１１０２から読み出しが行われるレジスタ番号を実
行より早いタイミングで受け、ロード／ス１−ア管理回
路１１０４−２で保持しているロードレジスタ番号と比
較する。演算ユニット１１０３には４つの読み出しバス
があるため、最大で４つの読み出しレジスタ番号とロー
ドレジスタ番号とを比較する。

一致する番号があれば、これから実行しようとする命令
実行にウェイトをかける。

（以下、余白） 次に、第６図に戻り、ポート１　（１０２）の説明を行
う。

ポート１　（１０２）は、メモリアクセスユニット１２
０１、　ＣＰＵ応答ユニット１２０２、アドレスラッチ
１２０３、データラッチ１２０４、端子１２０５から成
る。

メモリアクセスユニット１２０１は、前記メモリアクセ
ス管理ユニット１１０４のロニド／ストア指示（Ｇ−１
）を受けて、システムメモリ１０へのアクセスを実行す
る。演算ユニット１１０３から与えられるアドレスおよ
びストアデータを保持するために、アドレスバッファ１
　（１２０１−１）とＷデータバッファ１（１２０１−
２）とを有する。また、システムメモリ１０から読み出
したデータを保持するためにＲデータバッファ１　（１
２０１−３）を有する。

メモリアクセスユニット１２０１は、メモリアクセスに
先立って、まずシステムバス９の使用権を獲得する。バ
ス使用権を得て、アクセスを開始した後、システムメモ
リ１０から応答が来ると、メモリアクセス管理ユニット
１１０４にアクノリッジ（Ｇ−２）を返す、ロードの場
合には、メモリアクセス管理ユニット１１０４からＲデ
ータバッファ１　（１２０１−３）の読み出しくＧ−３
）が行われる。

ＣＰＵ応答ユニット１２０２は、ＣＰＵ８が２ポートマ
イクロプロセツサ内のレジスタ１１０３−１〜１１０３
−３をアクセスする場合、およびローカルメモリ３また
はフレームメモリ４をアクセスする場合に動作する。

レジスタアクセスの場合は、メモリアクセス管理ユニッ
ト１１０４にレジスタアクセス信号およびレジスタ番号
（Ｈ−１）を出力する。レジスタ書き込みの場合は、メ
モリアクセス管理ユニット１１０４が命令フェッチユニ
ット１１ｏ１およびデコーダ１１０２にウェイトをかけ
、ＣＰＵデータバッファ１２０２−１のデータをバスＭ
　ＲＢに読み出しく１（−２）、指定されたレジスタに
強制書き込みを行う。レジスタ読み出しの場合は、メモ
リアクセス管理ユニット１１０４がやはり命令フェッチ
ユニット１１０１およびデコーダ１１０２にウェイトを
かけ、レジスタを強制的に読み出し、ＣＰＵデータバッ
ファ１２０２−１に書き込む（１１−３）。ＣＰＵ応答
ユニット１２０２は、データをラッチ１２０４に書き込
み、アクノリッジをＣＰＵに返して、データ読み出しを
行わせる。

ＣＰＵがローカルメモリ３、フレームメモリ４をアクセ
スする場合は、ＣＰＵ応答ユニットがメモリアクセス管
理ユニット１１０４にバスインタフェース要求（Ｉ−１
）を出力する。次のメモリサイクルでローカルバス２が
ゆくことがわかると、メモリアクセス管理ユニット１１
０４は、バスインタフェースレディ（Ｉ−２）を返す。

ＣＰＵ応答ユニット１２０２は、ポート２　（１０３）
のメモリアクセスユニツ１−１３０１にロードまたはス
トア信号を出力し、アドレスをポート１　（１０２）内
のラッチ１２Ｑ３からポート２（１０３）内のラッチ１
３０２に転送する。ストアの場合は、データをポート１
　（１０２）内のラッチ１２０４からポート２　（１０
３）内のラッチ１３０３に転送する。ローカルメモリ３
、フレームメモリ４のアクセスは、メモリアクセスユニ
ット２　（１３０１）が実行する。

ＣＰＵ応答ユニット１２０２は、ストアの場合はメモリ
アクセスが開始されると、ＣＰＵ８にアクノリッジを返
し、ＣＰＵ８のバスサイクルを終了させる。ロードの場
合はメモリアクセス終了後、ラッチ１３０３に読み込ま
れたデータをボー１．１　（１０２）内のラッチ１２０
４に転送し、ＣＰＵ８にアクノリッジを返してシステム
バス９からデータの読み出しを行わせる。

次に、ポート２　（１０３）の説明を行う。

ポート２　（１０３）は、メモリアクセスユニット２（
１３０１）、アドレスラッチ１３０２、データラッチ１
３０３、端子１３０４から成る。

メモリアクセスユニット２　（１３０１）は、前記メモ
リアクセス管理ユニット１１０４または前記ＣＰＵ応答
ユニット１２０２の指示を受けて、ローカルメモリ３、
フレームメモリ４へのアクセスを実行する。

演算ユニット１１０３から与えられるアドレスおよびス
トアデータを保持するために、アドレスバッファ２　（
１３０１−１）およびＷデータバッファ２　（１３０１
−２）を有する。また、ローカルメモリ３、フレームメ
モリ４から読み出したデータを保持するためにＲデータ
バッファ２　（１３０１−３）を有する。ローカルバス
２は同期式のバスであり、内部クロックの６倍を１回の
メモリサイクルとして使用する。

次に、第１１図を用いて、２ポートマイクロプロセツサ
の２つのメモリへの同時アクセスについて説明する。

内部クロックにで命令キャッシュからフェッチされた命
令ｎをデコードした結果、その命令がロード命令であり
ポート１が指定されたとする６メモリアクセス管理ユニ
ツトは、ポート１の動作状況を調べ、空きと判断した場
合、メモリアクセスユニット１にロード１（第１１図中
、符号１）を出力する。また、演算ユニットは、アドレ
スレジスタに指定されたレジスタの内容をバスに読み出
し。

メモリアクセス管理ユニットはバススイッチを接続して
、アドレスバッファ１にバス上のアドレスを書き込む（
２）。

メモリアクセスユニット１はシステムバス獲得を要求し
、バス権が与えられると矢印３に示すように、アドレス
バッファ１からメモリアドレスをシステムバスに出力し
、システムメモリに対して読み出しアクセスを実行する
。システムメモリから応答が返ると、メモリアクセス管
理ユニットにアクノリッジ１（４）を返す。また、シス
テムバスからは、矢印５が示すように、Ｒデータバッフ
ァ１にデータを読み込む。アクノリッジ１（４）を受け
たメモリアクセス管理ユニットは演算ユニット内のレジ
スタに強制書き込みを行い、ロード１を取り下げる（６
）。

一方、内部クロックに＋１でフェッチされた命令ｎ＋１
は、ポート２へのロード命令であるとする。メモリアク
セス管理ユニットは、ポート２の動作状況を調べ、メモ
リアクセスユニット２にロード２　（１１）を出力する
。また演算ユニツｌ〜はアドレスレジスタに指定された
レジスタの内容をバスに読み出し、メモリアクセス管理
ユニットがこれをメモリアクセスユニット２のアドレス
バッファに書き込む（１２）。メモリアクセスユニット
２は。

クロックに＋７で開始するメモリサイクルでメモリアド
レスを出力しく１３）、クロックに＋１１でデータをＲ
データバッファ２に読み込む（１５）。メモリアクセス
管理ユニットは、クロックに＋１０のアクノリッジ２　
（１４）に応じてＲデータバッファ２を読み出し、演算
ユニット内のレジスタに強制書き込みを行う。

このように、２ポートマイクロプロセツサは。

メモリアクセス管理ユニットが２つのポートの動作状態
を管理し、メモリから読み出したデータのレジスタ強制
書き込みを行う機能を有することによって、２つのポー
トを同時に使用したメモリアクセスを行うことができる
。

次に、ＣＰＵの２ポートマイクロプロセツサ内のレジス
タアクセスについて説明する。

第１２図は、ＣＰＵが２ポートマイクロプロセツサ内の
ＲＯレジスタの内容を読み出して、モディファイし、再
びＲＯレジスタに書き込むタイムチャートを示している
。外部デコーダ１２によってＣＰＵからのレジスタ読み
出し要求を受けると。

ｃｐｔ［；答ユニットはメモリアクセス管理ユニットに
、ＣＰＵレジスタ読み出し信号（第１２図中１）および
レジスタ番号を出力する。メモリアクセス管理ユニット
は、これに応じて直ちに命令フェクチユニットおよびデ
コーダにウェイトをかけ（図では命令ｊ＋ｌにウェイト
がかかっている）、演算ユニット内のＲＯレジスタを強
制的に読み出し、ＣＰＵデータバッファに書き込む（２
）。ＣＰＵ応答ユニットは、ＣＰＵデータバッファのデ
ータをシステムバスに出力し、ＣＰＵに応答を返す。

ＣＰＵは読み出したデータをモディファイし、引き続い
て書き込みサイクルを開始する。

ＣＰＵのレジスタ書き込み要求を受けたＣＰＵ応答ユニ
ットは、システムバス上のデータをＣＰＵデータバッフ
ァに読み込み（１１）、メモリアクセス管理ユニットに
ＣＰＵレジスタ書き込み信号およびレジスタ番号を出力
する（１２）。メモリアクセス管理ユニットは、直ちに
命令フェッチユニットとデコーダにウェイトをかけ（図
では命令に＋１にウェイトがかかっている）、演算ユニ
ット内のＲＯレジスタに強制書き込みを行う（１３）。

図中に示したマイクロ命令の実行ステージかられかるよ
うに、強制読み出しく２）はＣＰＵレジスタ読み出し信
号（１）が与えられた次のサイクルで実行し１強制書き
込み（１３）はＣＰＵレジスタ書き込み信号（１２）が
与えられた２つ後のサイクルで実行する。

次に、ＣＰＵによるローカルメモリ、フレームメモリへ
のアクセスについて説明する。

第１３図は、ＣＰＵがローカルメモリをリードアクセス
する場合のタイムチャートを示している。

外部デコーダによってＣＰＵのローカルメモリアクセス
要求を受けると、ＣＰＵ応答ユニットはメモリアクセス
管理ユニットに、バスインタフェース要求（１）を出力
する。

メモリアクセス管理ユニットは、ポート２の動作状況を
調べる。クロックに＋４でメモリアクセスユニット２か
らアクノリッジ２（２）が返り、メモリアクセス管理ユ
ニット内にあるポート２の状態レジスタがクリアされる
と、バスインタフェース要求を受付け、状態レジスタの
ビットＩをセットＬ、ＣＰＵ応答ユニットにバスインタ
フェースレディを返す（３）。ＣＰＵ応答ユニットは、
バスインタフェース要求を取り下げ（４）、ポート１内
のアドレスラッチに読み込まれたメモリアドレスをポー
ト２内のアドレスラッチへ転送しく５）、メモリアクセ
スユニット２にロード要求を出す。メモリアクセスユニ
ット２は、ローカルメモリからデータを読み出し、ＣＰ
Ｕ応答ユニットにアクノリッジを返す（６）。ＣＰＵ応
答ユニットは、ポート２内のデータラッチに読み込まれ
たデータをポート１内のデータラッチに転送し、システ
ムバスに出力する（７）。ＣＰＵはポート１からの応答
を受けて、システムバス上のデータを読み込む。

次に、２ポートマイクロプロセツサのリードモディファ
イライト命令について説明する。

この命令は、メモリから読み出したデータに演算を行な
い、結果を元のメモリアドレスに害き戻す処理を連続２
メモリサイクルで実行するための命令である。まず、使
用する図の概略説明を行う。

第１４図は、リードモディファイライト命令のリードサ
イクル時の各ユニット間の信号伝達を表わしている。第
１５図は、続くモディファイライトサイクル時の各ユニ
ット間の信号伝達を表わしている。

第１６図は、第１４図、第１５図の動作のタイムチャー
トである。また、第１７図はモディファイバッファを用
いる本発明のマイクロプロセッサの概念図である。

まず、第１４図、第１６図を用いて、リードサイクルの
説明を行なう。

命令デコーダは、内部クロックにでフェッチされたリー
ドモディファイライト命令（第１４図、第１６図中１）
を解読すると、直ちにウェイト信号（２）を命令フェッ
チユニットに返す。この信号は、モディファイを実行す
るまで命令フェッチュニツ１〜に出力し続ける。命令デ
コーダは、Ｒｉレジスタの内容をメモリアドレスとして
Ｒ２Ｈに出力させ。

メモリアクセス管理ユニットにロード要求、ストア要求
およびポート番号を与える（３）。また、Ｒｓレジスタ
の内容をＲ３Ｈに出力させ、命令デコーダ内部のモディ
ファイバッファ１１０２−９に取り込む（４）。一方、
ロード／ストア要求を受けたメモリアクセス管理ユニッ
トは、指定されたポートの状態レジスタのロードピット
とス１ヘアビットとを共に１′″にセットし、ロード信
号（７）を出力するとともに、バススイッチを接続制御
して（５）、アドレスバッファにメモリアドレスを書き
込む（６）。指定されたポートは、アドレスバッファの
メモリアドレスをラッチしく８）、メモリに出力して（
９）、リードサイクルを開始する。メモリからデータが
読み出されると、ポートはこれをラッチしく１０）、Ｒ
データバッファに読み込み（１１）、メモリアクセス管
理ユニットにアクノリッジ（１２）を返す。メモリアク
セス管理ユニットは、命令デコーダに強制書き込み信号
を与え（１３）、バススイッチを接続制御して、Ｒデー
タバッファから読み出したデータをＲｑレジスタに書き
込ませる（１４）。

続いての処理は、第１５図と第１６図を用いて説明する
。

メモリアクセス管理ユニットは、状態レジスタのロード
ビットを１１０”にリセットし、ポートにストア信号を
与える（第１５図、第１６図中１５）。ポートは、アド
レスバッファのメモリアドレスをラッチしく１６）、メ
モリに出力して（１７）　、ライトサイクルを開始する
。

命令デコーダは、命令フェッチユニットへのウェイト信
号を取り下げ（１８）、演算ユニットにモディファイバ
ッファの命令を実行させる（１９）。この例は、Ｒｑレ
ジスタとＲｒレジスタの両内容についてＡＬＵで演算し
、結果をＲｑレジスタに格納する命令である。

メモリアクセス管理ユニットは、ＡＬＵが演算結果を出
力するタイミングでバススイッチを接続制御しく２０）
、ＷＢ上のデータをポート内のＷデータバッファに書き
込む（２１）。

ポートは、Ｗデータバッファのデータをラッチしく２２
）、メモリに出力する（２３）。また、メモリアクセス
管理ユニットにアクノリッジ（２４）を返し、状態レジ
スタのストアビットをＩＩ　ＯＩＩにクリアさせる。

第１７図の概念図に示すように、プログラムの命令を保
持する通常の命令バッファとは別個に予めいずれかのレ
ジスタに設定した従命令を保持するモディファイバッフ
ァを設け、命令バッファの命令デコード結果に応じて、
従命令の実行を要する場合には直ちにモディファイバッ
ファの命令をデコードすることにより、第１６図のタイ
ムチャートから分かるように、リードサイクルで読み込
んだデータのモディファイ結果を次のライトサイクルに
間にあわせることができる。また、モディファイバッフ
ァに取り込む命令は、Ｒ２−Ｒｎ−１の任意のレジスタ
から読み出すことが可能である。なお、第１７図では概
念を明確にするためにモディファイバッファをデコーダ
とは別個のブロックで示しである。

次に、第１８図を用いてシステムメモリからフレームメ
モリへの矩形転送方式を説明する。

１０−１は、システムメモリ１０をＸ−Ｙ座標空間で表
したものである。転送元メモリ幅ＭＷＳとは、矩形領域
の転送元であるシステムメモリのＸ−Ｙ座標空間１０−
１の幅である。０ＲＯ８とは、転送元のＸ−Ｙ座標空間
１０−１の原点であり、その値はシステムメモリ１０上
のビットアドレスである。１０−２は転送元矩形領域で
あり、Ｘｓｓ、　Ｙｓｓはそれぞれ転送開始位置のＸ座
標及びＹ座標であり、Ｘｓｅ、Ｙｓｅはそれぞれ転送終
了位置のＸ座標及びＹ座標である。

４−１は、フレームメモリ４をＸ−Ｙ座標空間で表した
ものである。転送先メモリ帳Ｍ　Ｗ　Ｄとは、矩形領域
の転送先であるフレームメモリのＸ−Ｙ座標空間４−１
の幅である。０ＲＧＤとは、転送先のＸ−Ｙ座標空間４
−１の原点であり、その値はフレームメモリ４上のビッ
トアドレスである。４−２は転送先矩形領域であり、Ｘ
ｄｓ、　Ｙｄｓはそれぞれ転送開始位置のＸ座標及びＹ
座標である。

まず、ＣＰＵ８は図中符号５０に示すように、システム
メモリ１０上に、図形転送プログラムの先頭アドレスお
よび図形パラメータの先頭アドレスからなるワークリス
トを生成する。また、ワークリスト中のパラメータ先頭
アドレスが指すアドレス以降の連続したアドレスに図形
転送に必要なパラメータを生成する。

次に、ＣＰＵ８が起動をかけると（６０）、２ポートマ
イクロプロセツサ１は、実行すべきプログラムの先頭ア
ドレスをワークリストから読み込んで、ローカルメモリ
３から図形転送プログラムをフェッチする（７０）。矩
形領域の転送元アドレスは、システムメモリ１０から読
み込んだ座標値、○ＲＧＳおよび転送元メモリ幅（８０
）から計算する。同様に、矩形領域の転送先アドレスは
、フレームメモリ４から読み込んだ座標値、○ＲＧＤお
よび転送先メモリ＠　（８０）から計算する。

転送元の矩形領域のデータと転送先矩形領域のデータと
の間で論理演算を伴うデータ転送を行うには、第１４図
〜第１６図で説明したリードモディファイライト命令を
利用して、システムメモリ１０から読み込んだ転送元デ
ータ（９０−１）を転送先であるフレームメモリ上のデ
ータ（９０−２）との間でデータ演算を実行し、結果を
転送先アドレスに書き込む（９０−３）。以上のアドレ
ス計算とデータ演算とを転送する矩形領域について実行
することにより、システムメモリ１０からフレームメモ
リ４への矩形領域の転送を高速に行わせることができる
。

なお、演算ユニットの構成については第６図によりその
概略を説明したが、参考のためにこの矩形領域のデータ
転送に使用される演算ユニット部の具体的構成を第１９
図に示す。演算ユニットの具体的構成要素は、ビットマ
ツプメモリのＸ方向のワード数（メモリ幅）を記憶する
レジスタと、ビットマツプメモリ上に定義した３つの矩
形領域（転送元領域、パターン領域、転送先領域）のワ
ードアドレスを記憶するレジスタ（転送元アドレスレジ
スタ、パターンアドレスレジスタ、転送先アドレスレジ
スタ）と、転送元領域と転送先領域のビット位置の差を
記憶する転送元シフト数レジスタと、パターン領域と転
送先領域のビット位置の差を記憶するパターンシフト数
レジスタと、転送元データを転送元シフト数レジスタに
基いてシフトし、またはパターンデータをパターンシフ
ト数レジスタに基いてシフトするバレルシフタと、シフ
ト後の転送元データ、パターンデータおよび転送先デー
タ間で論理演算を行う３オペランドＬＵと、転送先領域
の左端、右端で、書き込み禁止領域を指定するマスク手
段と、このマスク手段に基いて、演算結果と転送先デー
タとを合成する合成回路等からなる。

以上、発明の好適な実施例についてのみ説明したが、発
明の要旨を逸脱することなく種々の変更を加えることは
可能である。例えば、モディファイバッファを用いるマ
イクロプロセッサの構成は。

必ずしも２ポートを必要とするものではなく、従来の１
ポートのプロセッサにも適用することができる。また、
図形処理装置についてのみ説明したが、分離されたバス
間のデータ転送を伴う用途、例えば、プリンタ制御、通
信制御等の特定処理専用のプロセッサとして利用するこ
とができる。

［発明の効果］ 本発明によれば、２ポートマイクロプロセツサの２組の
バスを任意に命令フェッチおよびデータアクセスに使用
でき、かつ、同時にメモリのアクセスができるので、メ
モリアクセス効率が向上し、特に図形処理装置に適用し
た場合にはシステムメモリとフレームメモリとの間の図
形転送が高速化される。また、図形処理で頻度の高いリ
ードモディファイライト処理もリードサイクルとライト
サイクルとの間に空きサイクルなしに実行できるので、
図形処理装置の性能が向上する。

【図面の簡単な説明】

第１図は本発明の２ポートマイクロプロセツサを使用し
た図形処理装置のブロック図、第２図は第１図の装置の
メモリマツプ、第３図は第１図のプロセッサ１の内部レ
ジスタの説明図、第４図はそのコマンドとプログラムの
メモリマツプ、第５図はその動作フロー図、第６図はそ
の内部構成を示すブロック図、第７図は第６図内のデコ
ーダ１１０２内のポート番号指定回路のブロック図、第
８図は第７図の回路の動作説明図、第９図は第６図内の
デコーダ１１０２内のレジスタ強制アクセス実行回路の
ブロック図、第１０図は第６図内のメモリアクセス管理
ユニット１１０４の内部構成を示すブロック図、第１１
図〜第１３図は第６図のプロセッサのメモリアクセスタ
イムチャート、第１４図〜第１６図はリードモディファ
イライトの動作説明図、第１７図はモディファイバッフ
ァを使用する本発明の概念図、第１８図はシステムメモ
リからフレームメモリへの図形転送の説明図、第１９図
は２ポートマイクロプロセツサ内の演算ユニットの詳細
を示すブロック図である。 １・・・２ポートマイクロプロセツサ、２・・・ローカ
ルバス、３・・・ローカルメモリ、４・・・フレームメ
モリ、６・・・ＣＲＴ、８・・ＣＰＵ、９・・・システ
ムバス、１０１・・・プロセッサ、１０２・・・ポート
１，１０３・・・ポート２．１１０１・・・命令フェッ
チユニット、１１０２・・・デコーダ、１１０３・・・
演算ユニット、１１０４・・・メモリ管理ユニット。

Claims (1)

1. 【特許請求の範囲】 １、アドレス、データ、制御の各バスからなるシステム
   バスにそれぞれ接続されたＣＰＵおよびシステムメモリ
   と、 アドレス、データ、制御の各バスからなるローカルバス
   にそれぞれ接続されたローカルメモリおよびフレームメ
   モリと、 上記システムバスに接続される第１のポートおよび上記
   ローカルバスに接続される第２のポートを有する図形処
   理用プロセッサとを具備し、該図形処理用プロセッサは
   、上記第１および第２のポートを介して上記第１のメモ
   リおよび第２のメモリに同時にアクセス可能であること
   を特徴とする図形処理装置。 ２、請求項１記載の図形処理装置の使用方法であって、 上記システムメモリまたはローカルメモリ上に図形転送
   プログラムを格納しておくとともに、上記システムメモ
   リ上に各種図形データを格納しておき、 上記システムメモリ上の図形データを上記フレームメモ
   リへ転送する際には、上記ＣＰＵにより当該図形転送プ
   ログラムの先頭アドレスおよびパラメータの先頭アドレ
   スを上記システムメモリまたは上記ローカルメモリに書
   き込み、上記図形処理用プロセッサに、上記図形転送プ
   ログラムおよびパラメータに従い、上記第１及び第２の
   ポートを介して上記システムメモリ上の図形データを上
   記フレームメモリ上へ転送させることを特徴とする図形
   処理装置の使用方法。 ３、上記図形データの転送の際に上記図形処理用プロセ
   ッサは、システムメモリの転送元領域の図形データに対
   応するフレームメモリの転送先領域のデータを読みだし
   て両データに論理演算を施し、当該論理演算結果を上記
   フレームメモリの転送先領域に書き込むことを特徴とす
   る請求項２記載の図形処理装置の使用方法。 ４、請求項１記載の図形処理装置の使用方法であって、 上記システムメモリまたはローカルメモリ上に各種図形
   描画プログラムを格納しておき、上記フレームメモリへ
   の図形描画時には、上記ＣＰＵにより当該図形描画プロ
   グラムの先頭アドレスとパラメータの先頭アドレスとか
   らなるワークリストを上記システムメモリまたは上記ロ
   ーカルメモリ上に作成し、 上記ＣＰＵの指令により上記図形処理用プロセッサに上
   記ワークリストの内容を読み込ませ、上記図形処理用プ
   ロセッサに上記ワークリストにより指示された図形描画
   プログラムおよびパラメータに従って上記フレームメモ
   リ上に図形描画を行わせることを特徴とする図形処理装
   置の使用方法。 ５、アドレス、データ、制御の各バスからなるシステム
   バスにそれぞれ接続されたＣＰＵおよび第１のメモリと
   、 アドレス、データ、制御の各バスからなるローカルバス
   に接続された第２のメモリと、 上記システムバスに接続される第１のポート、上記ロー
   カルバスに接続される第２のポートおよび複数の内部レ
   ジスタを有する図形処理用プロセッサとを具備し、 該図形処理用プロセッサは、上記第１のポートを介して
   上記第１および第２のメモリの一方から一の内部レジス
   タに図形データをロードする処理と、他の内部レジスタ
   から上記第１および第２のメモリの他方へデータをスト
   アする処理とを並行して実行可能であることを特徴とす
   る図形処理装置。 ６、アドレス、データ、制御の各バスからなるシステム
   バスにそれぞれ接続されたＣＰＵおよび第１のメモリと
   、 アドレス、データ、制御の各バスからなるローカルバス
   に接続された第２のメモリと、 上記システムバスに接続される第１のポート、上記ロー
   カルバスに接続される第２のポート、および複数の内部
   レジスタを有する特定処理専用プロセッサとを具備し、 該特定処理専用プロセッサは、上記第１のポートを介し
   て上記第１および第２のメモリの一方から一の内部レジ
   スタにデータをロードする処理と、他の内部レジスタか
   ら上記第１および第２のメモリの他方へデータをストア
   する処理とを並行して実行可能であることを特徴とする
   情報処理装置。 ７、命令の解読、実行を行うプロセッサ部と、アドレス
   、データ、制御信号をメモリとの間で授受する２つのポ
   ートと、 上記プロセッサ部からの書き込みおよび２つのポートへ
   の読み出しが可能なアドレスバッファと、 ２つのポートからの読み出し、書き込みおよび上記プロ
   セッサ部による命令読み出しが可能なデータバッファと
   、 上記プロセッサ部からのメモリアクセス要求およびポー
   ト指定信号により、指定されたポートを介して上記アド
   レスバッファからメモリへのアドレス転送、およびデー
   タバッファとメモリとの間のデータ転送を制御する手段
   とを備え、命令フェッチおよびデータアクセスを２つの
   メモリに対して行えることを特徴とするマイクロプロセ
   ッサ。 ８、上記プロセッサ部からも上記データバッファを読み
   出し書き込み可能としたことを特徴とする請求項７記載
   のマイクロプロセッサ。 ９、上記プロセッサ部は、 ビットマップメモリのＸ方向のワード数（メモリ幅）を
   記憶するレジスタと、 ビットマップメモリ上に定義した３つの矩形領域（転送
   元領域、パターン領域、転送先領域）のワードアドレス
   を記憶するレジスタ（転送元アドレスレジスタ、パター
   ンアドレスレジスタ、転送先アドレスレジスタ）と、 転送元領域と転送先領域のビット位置の差を記憶する転
   送元シフト数レジスタと、 パターン領域と転送先領域のビット位置の差を記憶する
   パターンシフト数レジスタと、 転送元データを転送元シフト数レジスタに基いてシフト
   し、またはパターンデータをパターンシフト数レジスタ
   に基いてシフトする手段と、該シフト後の転送元データ
   、パターンデータと転送先データとの論理演算を行う手
   段と、転送先領域の左端、右端で、書き込み禁止領域を
   指定するマスク手段と、 該マスク手段に基いて、演算結果と転送先データとを合
   成する手段を備え、 ３オペランドの矩形領域転送をポート間で任意に行うこ
   とを特徴とする請求項７記載のマイクロプロセッサ。 １０、上記ポート指定信号を、メモリアドレスに基づい
   て生成するポート指定手段を設けたことを特徴とする請
   求項７記載のマイクロプロセッサ。 １１、命令の解読、実行を行うプロセッサ部と、アドレ
   ス、データ、制御信号をメモリとの間で授受する２つの
   ポートと、 各ポートに専用のアドレスバッファ、データバッファと
   、 各ポートの動作状況を管理する手段と、 メモリより読みだしたデータを上記プロセッサ部内のレ
   ジスタに書き込む手段とを備え、上記２つのポートを介
   して２つのメモリに同時にアクセスを行なえることを特
   徴とするマイクロプロセッサ。 １２、固定長命令を実行するマイクロプロセッサにおい
   て、 プログラムから読みだされた主命令を保持する第１の命
   令保持手段と、 上記主命令に付随する従命令を保持する第２の命令保持
   手段と、 上記主命令および従命令を解読する解読手段と、 上記主命令の解読の結果、当該主命令が従命令を使用す
   る命令である場合に、上記従命令保持手段に保持された
   従命令を解読して実行することを特徴とするマイクロプ
   ロセッサ。 １３、リードモディファイライト命令を上記主命令およ
   び従命令で表わし、主命令により、従命令を保持するレ
   ジスタの指定およびメモリアドレスを保持するレジスタ
   の指定を行い、従命令により、メモリから読みだされた
   データを格納するレジスタの指定および演算内容の指定
   を行い、主命令に従ってメモリからデータが読み出され
   ると直ちに上記従命令を実行し、該実行結果をメモリに
   書き込むことにより、連続する２回のメモリサイクルで
   リードモディファイライト処理を行なえることを特徴と
   する請求項１２記載のマイクロプロセッサ。