JPH0227460A - Interruption holding register control system - Google Patents

Abstract

PURPOSE:To decrease the load of a system bus by transferring the information between an I/O adapter and a central processing unit and setting the interruption request information to an interruption holding register in the central processing unit. CONSTITUTION:When an I/O adapter 6 issues a command, by transferring the information to set an interruption holding register 3 besides the information transferred by the command, a system bus 5 can be efficiently used. For example, the I/O adapter 6 simultaneously sends the setting information of an interruption bending latch 2 with a command to send a vector to a CPU 1. By sending simultaneously the setting information of the interruption bending latch 2 even with the command to communicate between the CPU and the I/O adapter 6, this can be set. Thus, the load of the system bus can be decreased.

Description

【発明の詳細な説明】 〔概　要〕 複数の入出力装置を擁するＩ／Ｏアダプタがシステムバ
スを介して中央処理装置に接続されている系の人出力割
込みの制御に関し、入出力装置側からの割込み要求が多
発した際のシテスムバスの負荷の軽減を目的とし、Ｉ／
Ｏアダプタに、中央処理装置に対して発するコマンドの
内、前記割込み保留レジスタに対して割込み要求情報の
セットを行なうためのコマンド以外のコマンドで転送す
るデータと共に中央処理装置内の割込み保留レジスタに
セットする情報を転送する手段を設けると共に、中央処
理装置に、該情報を受信したとき割込み保留レジスタを
セットする手段を設けることにより構成する。[Detailed Description of the Invention] [Summary] Regarding the control of human output interrupts in a system where an I/O adapter having a plurality of input/output devices is connected to a central processing unit via a system bus, it is possible to control human output interrupts from the input/output device side. The purpose of this is to reduce the load on the system bus when interrupt requests occur frequently.
Set the interrupt pending register in the central processing unit along with data transferred to the O adapter by a command issued to the central processing unit other than the command for setting interrupt request information in the interrupt pending register. The central processing unit is provided with a means for transferring the information, and a means for setting an interrupt pending register when the central processing unit receives the information.

〔産業上の利用分野〕[Industrial application field]

本発明は情報処理装置における中央処理装置内に設けら
れた割込み保留レジスタの制御方式％式％ 複数の入出力装置を擁するＩ／Ｏアダプタがシテスムバ
スを介して中央処理装置に接続されていて、該システム
バスを用いてＩ／Ｏアダプタと中央処理装置間の情報転
送、および、中央処理装置内の割込み保留レジスタへの
割り込み要求情報のセットを行なう如く構成された系に
おける割込み保留レジスタの制御方式に係る。The present invention relates to a control method for an interrupt pending register provided in a central processing unit in an information processing device.An I/O adapter having a plurality of input/output devices is connected to the central processing unit via a system bus, and An interrupt pending register control method in a system configured to transfer information between an I/O adapter and a central processing unit using a system bus, and to set interrupt request information to an interrupt pending register within the central processing unit. It depends.

〔従来の技術〕[Conventional technology]

第４図は６本発明が適用される系の構成の例を示す図で
あって、５０は中央処理装置（以下ＣＰＵとも言う。図
においてもＣＰＵと記載している）、５１はメモリ、５
２はシステムバス、５３．５４はＩ／Ｏアダプタ、５５
．５６はＩ／Ｏバス、５７．５８は入出力装置（以下Ｉ
／Ｏとも言う。図においてもＩｌｏと記載している）、
５９は割込み保留レジスタ（以下割込みベンディング・
ラッチとも言う）を表わしている。FIG. 4 is a diagram showing an example of the configuration of a system to which the present invention is applied, in which 50 is a central processing unit (hereinafter also referred to as CPU. Also written as CPU in the figure), 51 is a memory;
2 is the system bus, 53.54 is the I/O adapter, 55
．． 56 is an I/O bus, and 57 and 58 are input/output devices (hereinafter referred to as I/O bus).
Also called /O. It is also written as Ilo in the figure),
59 is an interrupt pending register (hereinafter referred to as interrupt bending register).
(also called a latch).

同図に示したような構成の系において、従来の、一連の
１／Ｏ割込み処理は第５図のタイムチャートに示すよう
な手順で行なわれていた。In a system having the configuration shown in FIG. 5, a series of conventional 1/O interrupt processing has been performed according to the procedure shown in the time chart of FIG.

以下、同図に基づいて１／Ｏ割込み処理の手順を説明す
る。Hereinafter, the procedure of 1/O interrupt processing will be explained based on the same figure.

なお、図中の■〜■はタイミングを表わしており、以下
の説明中の■〜■の表示に対応する。It should be noted that ``■'' to ``■'' in the figure represent timing, and correspond to the indications ``■'' to ``■'' in the following explanation.

Ｉ／Ｏアダプタの下に接続されているＩｌｏがＣＰＵに
対して割込む場合、■Ｉ／ＯはＩ／Ｏバスの割込要求信
号を有効とする。When Ilo connected under the I/O adapter interrupts the CPU, ①I/O makes the interrupt request signal of the I/O bus valid.

Ｉ／ＯアダプタはＩｌｏを監視しており、■Ｉ／Ｏの割
込み要求信号が有効となるとシテスムバスを使用して、
ＣＰＵに対して、ＣＰＵ内にありそのＩ／Ｏアダプタに
割当てられている割込みベンディング・ラッチを有効と
するコマンドを発行して割込みを要求する。これにより
ＣＰＵ内の割込みベンディング・ラッチは有効となる。The I/O adapter monitors Ilo, and when the I/O interrupt request signal becomes valid, it uses the system bus to
An interrupt is requested by issuing a command to the CPU to enable the interrupt bending latch within the CPU and assigned to the I/O adapter. This enables the interrupt bending latch within the CPU.

■ＣＰＵは処理と処理の間に割込み要因がないかどうか
確認し、割込みベンディング・ラッチが有効で、しかも
、他にそれより重要な割込み要因がなければ、対応する
割込みベンディング・ラッチを無効とし、システムバス
を使用して、Ｉ／Ｏアダプタに対し、割込み応答を指示
する。■The CPU checks whether there are any interrupt factors between processes, and if the interrupt bending latch is enabled and there is no other more important interrupt factor, it disables the corresponding interrupt bending latch, The system bus is used to instruct the I/O adapter to respond to an interrupt.

■Ｉ／ＯアダプタはＣＰＵから割込み応答を指示される
とＩ／Ｏバスを使用して、Ｉｌｏに対し、割込みを許可
する。■この時、割込み許可と同時にＩ／Ｏバスを使用
して、どのＩｌｏが割込みを要求したかを示すベクタを
読みだす。割込みを要求したＩｌｏはＩ／Ｏバスにベク
タを送出しなくてはならない。その時、その■／Ｏは割
込み要求信号を無効とする。(2) When the I/O adapter is instructed to respond to an interrupt by the CPU, it uses the I/O bus to permit interrupts to Ilo. (2) At this time, at the same time that the interrupt is enabled, the I/O bus is used to read a vector indicating which Ilo has requested the interrupt. Ilo that requested an interrupt must send a vector to the I/O bus. At that time, the /O invalidates the interrupt request signal.

■ベクタを読みだしたＩ／Ｏアダプタはシステムバスを
使用して、ＣＰＵに対して、ベクタを送出する。■The I/O adapter that has read the vector uses the system bus to send the vector to the CPU.

これにより、ＣＰＵはどのＩｌｏが割込んだのかが判断
できるので、適切な処理を開始する。This allows the CPU to determine which Ilo has caused the interrupt, and starts appropriate processing.

これがＩｌｏの割込みの一連の処理である。This is a series of Ilo interrupt processing.

また、ベクタを読んだ時点で、割込み要求信号がまだ有
効ならば、他のＩｌｏが割込みを要求しているので、Ｉ
／Ｏアダプタは、以後、上記と同様の手順で割込み処理
を開始する。Also, if the interrupt request signal is still valid when the vector is read, another Ilo has requested an interrupt, so the Ilo
The /O adapter thereafter starts interrupt processing using the same procedure as above.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述したように、従来の方式においては、Ｉｌｏの割込
み要求の都度、各割り込み要求ごとにシステムバスを使
用するため、Ｉｌｏから頻繁に割込みが発生するような
ときは、システムバスの負荷が非常に大きくなると言う
問題点があった。As mentioned above, in the conventional method, the system bus is used for each interrupt request from Ilo, so when interrupts are frequently generated from Ilo, the load on the system bus becomes extremely large. There was a problem with getting bigger.

本発明は、このような従来の問題点に鑑み、システムバ
スの負荷を軽減せしめ得る１／Ｏ割り込みに係る割り込
み保留レジスタの制御方式を提供することを目的として
いる。SUMMARY OF THE INVENTION In view of these conventional problems, it is an object of the present invention to provide a control system for interrupt pending registers related to 1/O interrupts that can reduce the load on the system bus.

〔課題を解決するための手段〕[Means to solve the problem]

本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明は、複
数の入出力装贋を擁するＩ／Ｏアダプタがシステムバス
を介して中央処理装置に接続されていて、 該システムバスを用いてＩ／Ｏアダプタと中央処理装置
間の情報転送、および、中央部Ｎ装置内の割込み保留レ
ジスタへの割り込み要求情報のセットを行なう如く構成
された系において、Ｉ／Ｏアダプタに、中央処理装置に
対して発するコマンドの内、前記割込み保留レジスタに
対して割り込み要求情報のセットを行なうためのコマン
ド以外のコマンドで転送するデータと共に中央処理装置
内の割込み保留レジスタにセットする情報を転送する手
段を設けると共に、中央処理装置に、該情報を受信した
とき割込み保留レジスタをセットする手段を設けた割込
み保留レジスタ制御方式である。According to the invention, the above objects are achieved by the means specified in the claims. That is, in the present invention, an I/O adapter having a plurality of input/output devices is connected to a central processing unit via a system bus, and information between the I/O adapter and the central processing unit is transmitted using the system bus. In a system configured to transfer and set interrupt request information to the interrupt pending register in the central N unit, among the commands issued to the central processing unit to the I/O adapter, the interrupt pending register is A means is provided for transferring information to be set in the interrupt pending register in the central processing unit along with data transferred by a command other than the command for setting interrupt request information, and a means for transmitting information to be set in the interrupt pending register in the central processing unit is provided. This is an interrupt pending register control method that is provided with a means for setting the interrupt pending register when an interrupt occurs.

〔作　用〕[For production]

従来は１／Ｏ割り込みの処理に際し、ＣＰＵ内の割込み
保留レジスタに情報をセットするときは、Ｉ／Ｏアダプ
タがその都度、割込み保留レジスタに情報をセットする
ための専用のコマンドを発行することにより、処理が成
されていた。Conventionally, when processing 1/O interrupts, when setting information to the interrupt pending register in the CPU, the I/O adapter issues a dedicated command to set information to the interrupt pending register each time. , the process had been completed.

本発明においては、Ｉ／Ｏアダプタが上記コマンド以外
のコマンドを発行する際に、該コマンドで転送する情報
の他に、割込み保留レジスタをセットする情報を転送す
ることによって、システムバスを効率的に使用すること
を可能ならしめたものである。In the present invention, when the I/O adapter issues a command other than the above command, in addition to the information transferred by the command, the system bus is efficiently used by transferring information for setting the interrupt pending register. This makes it possible to use it.

例えばＩ／Ｏアダプタが、ＣＰＵに対しペクタを送出す
るコマンドで、ペクタ情報以外に、割込みベンディング
・ラッチのセット情報も同時に送出するようにすること
が可能であり、ペクタ情報以外の情報を、ＣＰＵ−１／
Ｏアダプタ間で通信するコマンドでも割込みベンディン
グ・ラッチのセット情報を同時に送出することによって
、鎖側込みベンディング・ラッチをセットすることがで
きる。For example, when an I/O adapter sends a vector to the CPU with a command, it is possible to simultaneously send interrupt bending/latch set information in addition to vector information. -1/
A command communicated between O adapters can also set a chain side bending latch by simultaneously sending out setting information for an interrupt bending latch.

〔実施例〕〔Example〕

第１図は本発明の一実施例を示すブロック図である。 FIG. 1 is a block diagram showing one embodiment of the present invention.

同図において、１はＣＰＵ、２は割込みベンディング・
ラッチ、３は割込み情報制御部、４はメモリ、５はシス
テムバス、６．８はＩ／Ｏアダプタ、７．９は転送デー
タ制御部、１Ｇ、１１はＩｌｏ、１２．１３はＩ／Ｏパ
スを表わしている。In the figure, 1 is the CPU, 2 is the interrupt bending
Latch, 3 is interrupt information control unit, 4 is memory, 5 is system bus, 6.8 is I/O adapter, 7.9 is transfer data control unit, 1G, 11 is Ilo, 12.13 is I/O path It represents.

同図中１／Ｏアダプタ６および８の転送データ制御１１
ｉ９Ｂ？あるいは９は、従来の割込みベンディング・ラ
ッチに情報をセットするためのコマンド以外のコマンド
でデータを転送する際に、該データと共に割込みベンデ
ィング・ラッチにセットする要求情報を送出する機能を
有している。Transfer data control 11 of 1/O adapters 6 and 8 in the same figure
i9B? Alternatively, 9 has a function of sending request information to be set in the interrupt bending latch along with the data when transferring data with a command other than the conventional command for setting information in the interrupt bending latch. .

また、ｃｒｔｒ　ｔに設けられた割込み情報制御部３は
、割込みベンディング・ラッチに情報をセットするため
のコマンド以外のコマンドで送られて来た割込みベンデ
ィング・ラッチにセットすべき情報を検出して、割込み
ベンディング・ラッチ２にセットする。Further, the interrupt information control unit 3 provided in the crtr_t detects information to be set in the interrupt bending latch sent by a command other than the command for setting information in the interrupt bending latch, and Set interrupt bending latch 2.

第２図は本実施例の動作の例を示すタイムチャートであ
る。FIG. 2 is a time chart showing an example of the operation of this embodiment.

以下同図に基づいて本発明の上記実施例の動作について
説明する。The operation of the above embodiment of the present invention will be explained below based on the same figure.

なお、間中■〜■はタイミングを表わしており、以下の
説明中の■〜■に対応している。It should be noted that the letters ``■'' to ``■'' in the middle represent timings, and correspond to ``■'' to ``■'' in the following explanation.

Ｉ／Ｏアダプタの下に接続されているＩｌｏかＣＰＵに
対して割込む場合、■Ｉ／○は■／Ｏバスの割込要求信
号を有効とする。When interrupting Ilo or CPU connected under the I/O adapter, ■I/○ makes the interrupt request signal of ■/O bus valid.

■／○アダプタはＩｌｏを監視しており、■！／Ｏの割
込み要求信号が有効となるとシステムバスを使用して、
ＣＰＵに対して、ＣＰＵ内にありそのＩ／Ｏアダプタに
割当てらでいる割込みベンディング・ラッチを有効とす
るコマンドを発行して割込みを要求する。これによりＣ
ＰＵ内の割込みベンディング・ラッチは有効となる。■/○ The adapter is monitoring Ilo, and ■! When the /O interrupt request signal becomes valid, the system bus is used to
An interrupt is requested by issuing a command to the CPU to enable an interrupt bending latch located within the CPU and assigned to the I/O adapter. This allows C
Interrupt bending latches in the PU are enabled.

■ＣＰＵは処理と処理の間に割込み要因がないかどうか
ｖｆｉ誌し、割込みベンディング・ラッチが有効で、し
かも、他にそれより重要な割込み要因がなければ、対応
する割込みベンディング・ラッチを無効とし、システム
バスを使用して、ｌ／Ｏアダプタに対し、割込み応答を
指示する。■The CPU checks the VFI to see if there is an interrupt cause between processes, and if the interrupt bending latch is enabled and there is no other more important interrupt cause, it disables the corresponding interrupt bending latch. , uses the system bus to instruct the I/O adapter to respond to the interrupt.

■Ｉ／Ｏｌ／ＯアダプタＵから割込み応答を指示される
とＩ／Ｏバスを使用して、Ｉｌｏに対し、割込みを許可
する。(2) When an interrupt response is instructed from the I/Ol/O adapter U, the Ilo is permitted to receive an interrupt using the I/O bus.

以上迄の処理については従来の場合と同様である。The processing up to this point is the same as in the conventional case.

次に同図の■の状態でｌ／Ｏアダプタは、Ｉ／Ｏバスか
らベクタを取り込む。この時、ｌ／ＯアダプタがＩ／Ｏ
パスの割込み要求信号の状態を認識して、システムバス
を使用してベクタと割込みベンディング・ラッチのセッ
ト情報を送出する。Next, in the state indicated by ■ in the figure, the I/O adapter takes in a vector from the I/O bus. At this time, the I/O adapter
The state of the interrupt request signal on the path is recognized and the vector and interrupt bending latch set information are sent out using the system bus.

■ＣＰＵは、ベクタを受取り、割込みベンディング・ラ
ッチのセット情報により、内部の割込みベンディング・
ラッチをセットする。■The CPU receives the vector and uses the interrupt bending latch set information to perform internal interrupt bending.
Set the latch.

また、割込み処理以外の時にも、ＣＰＵ−ｌ／Ｏアダプ
タ間で通信する場合は同様に、割込みベンディング・ラ
ッチのセット情報に従って、内部の割込みベンディング
・ラッチをセットすることが可能である。Also, when communicating between CPU-I/O adapters at times other than interrupt processing, it is possible to similarly set the internal interrupt bending latch according to the set information of the interrupt bending latch.

第３図はこのような例としてＣＰＵがｌ／Ｏアダプタの
内部レジスタの読み出しを行う場合の動作をタイムチャ
ートとして示している。FIG. 3 shows, as an example of this, the operation when the CPU reads out the internal register of the I/O adapter as a time chart.

〔発明の効果〕〔Effect of the invention〕

以上、説明したように本発明によれば、２つ以上のＩｌ
ｏから同時に割込が要求された場合、ｌ／Ｏアダプタは
最初のＩｌｏの割込み処理が終了する時、ＣＰＵにベク
タと同時に割込みベンディング・ラッチのセット情報を
送出し、ＣＰＵはそれに従い内部の割込みベンディング
・ラッチをセットするので、ｌ／Ｏアダプタは次のＩｌ
ｏの割込み処理を開始する為に、システムバスを使用し
て、割込みベンディング・ラッチを有効とするための専
用のコマンドを発行することなく目的を達することがで
きる。As explained above, according to the present invention, two or more Il
If interrupts are requested from o at the same time, when the first Ilo interrupt processing is completed, the I/O adapter sends the interrupt bending latch set information to the CPU at the same time as the vector, and the CPU handles the internal interrupt accordingly. Set the bending latch so that the I/O adapter is connected to the next Il
Using the system bus to initiate interrupt processing for o, this can be accomplished without issuing a dedicated command to enable the interrupt bending latch.

また、割込み処理以外の時も、ＣＰＵ−ｌ／Ｏアダプタ
間で通信する場合は同様に、割込みベンディング・ラッ
チのセット情報に従って、内部の割込みベンディング・
ラッチがセットされるので、！／Ｏからの割込み要求が
発生する都度システムバスを使用して、割込みベンディ
ング・ラッチを有効とする専用のコマンドを発行する必
要がな（なるから１／Ｏ割込み処理時のシステムバス負
荷が、軽減される利点がある。In addition, when communicating between CPU-I/O adapters even when processing other than interrupt processing, internal interrupt bending and
The latch is set, so! There is no need to use the system bus to issue a dedicated command to enable the interrupt bending latch each time an interrupt request from /O occurs (this reduces the system bus load when processing 1/O interrupts). There is an advantage that

Claims (1)

【特許請求の範囲】 複数の入出力装置を擁するＩ／Ｏアダプタがシステムバ
スを介して中央処理装置に接続されていて、 該シテスムバスを用いてＩ／Ｏアダプタと中央処理装置
間の情報転送、および、中央処理装置内の割込み保留レ
ジスタへの割り込み要求情報のセットを行なう如く構成
された系において、Ｉ／Ｏアダプタに、中央処理装置に
対して発するコマンドの内、前記割込み保留レジスタに
対して割り込み要求情報のセットを行なうためのコマン
ド以外のコマンドで転送するデータと共に中央処理装置
内の割込み保留レジスタにセットする情報を転送する手
段を設けると共に、中央処理装置に、該情報を受信した
とき割込み保留レジスタをセットする手段を設けたこと
を特徴とする割込み保留レジスタ制御方式。[Claims] An I/O adapter having a plurality of input/output devices is connected to a central processing unit via a system bus, and the system bus is used to transfer information between the I/O adapter and the central processing unit, In a system configured to set interrupt request information to an interrupt pending register within a central processing unit, among the commands issued to the central processing unit to the I/O adapter, the interrupt request information is set to the interrupt pending register. A means is provided to transfer information to be set in the interrupt pending register in the central processing unit along with data transferred by a command other than the command for setting interrupt request information, and the central processing unit is configured to issue an interrupt when the information is received. An interrupt pending register control method characterized by providing means for setting a pending register.