JPH02272758A - トランジスタ及びその製造方法 - Google Patents
トランジスタ及びその製造方法Info
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- JPH02272758A JPH02272758A JP2052889A JP5288990A JPH02272758A JP H02272758 A JPH02272758 A JP H02272758A JP 2052889 A JP2052889 A JP 2052889A JP 5288990 A JP5288990 A JP 5288990A JP H02272758 A JPH02272758 A JP H02272758A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0826—Combination of vertical complementary transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、相補型バイポーラ・トランジスタに関し、特
に実質的（１ｎｔｒｉｎｓｉｃ ）領域のドーピング・
プロファイルが対称な相補型バイポーラ縦型ＮＰＮ、Ｐ
ＮＰ）−ランジスタに関する６Ｂ 従来技術及びその問
題点 相補型バイポーラ・トランジスタを同一）５０２上に形
成する場合、これまで２つの問題が大きな障害となって
きた。第１の問題は、ＮＰＮ素子とＰＮＰ素子では性能
特性が異なるということから生じる。ＰＮＰｌ−ランジ
スタの特性は本来、ＮＰＮトランジスタの特性より劣る
。このことは、ｌ） ＮＰでは素子速度が２分の１ない
し２０分の１はど遅いことをみれば分かる。そこで、Ｐ
ＮＰＩ−ランジスタの性能との整合をとるためには、Ｎ
ＰＮ トランジスタの性能を落とさなければならない。
に実質的（１ｎｔｒｉｎｓｉｃ ）領域のドーピング・
プロファイルが対称な相補型バイポーラ縦型ＮＰＮ、Ｐ
ＮＰ）−ランジスタに関する６Ｂ 従来技術及びその問
題点 相補型バイポーラ・トランジスタを同一）５０２上に形
成する場合、これまで２つの問題が大きな障害となって
きた。第１の問題は、ＮＰＮ素子とＰＮＰ素子では性能
特性が異なるということから生じる。ＰＮＰｌ−ランジ
スタの特性は本来、ＮＰＮトランジスタの特性より劣る
。このことは、ｌ） ＮＰでは素子速度が２分の１ない
し２０分の１はど遅いことをみれば分かる。そこで、Ｐ
ＮＰＩ−ランジスタの性能との整合をとるためには、Ｎ
ＰＮ トランジスタの性能を落とさなければならない。
第２の問題は、通常はステップ数が多く、精密な製造が
要求される相補型トランジスタの製造に関係する。複雑
な製造プロセスはコスト高となり、素子の信頼性を低下
させる。
要求される相補型トランジスタの製造に関係する。複雑
な製造プロセスはコスト高となり、素子の信頼性を低下
させる。
これまでの相補型トランジスタの問題点をいくつか解決
しようとした製造方法のＩ！ｉｌｌは、米田特許第４３
５７６２２号（Ｍａｇｄｏ他）にみられる。ここでＮＰ
ＮとＰ Ｎ ））のトランジスタはそれぞれ個別に製造
される。特に各トランジスタのエミッタ、ベース、コレ
クタのドーピング・プロファイルが別々に形成される。
しようとした製造方法のＩ！ｉｌｌは、米田特許第４３
５７６２２号（Ｍａｇｄｏ他）にみられる。ここでＮＰ
ＮとＰ Ｎ ））のトランジスタはそれぞれ個別に製造
される。特に各トランジスタのエミッタ、ベース、コレ
クタのドーピング・プロファイルが別々に形成される。
この特許で特筆すべき点は、ＰＮＰ ）−ランジスタの
Ｐ型エミッタが形成されるどき、ベースの露出面に多結
晶シリコン層が形成されてから打ち込み処理が行われる
ということである。多結晶層のドーピング・イオンは、
打ち込み後に、ベースを成すエピタキシャル層に打ち込
まれ、浅いエミッタ領域が形成される。このような二重
シリコン・プロセスでは、ＰＮＰ ｌ−ランジスタの性
能が向上し、ＮＰＮ）−ランジスタとの素子特性上の違
いが部分的に吸収されることが分かっている−０ 前記特許のプロセスでは、性能が向上するものの、ＮＰ
ＮとＰＮＰの素子が同等の性能を発揮するまでには至ら
ない、高性能の相補型回路を設計するためには、ＰＮＰ
、ＮＰＮの両方が同じように高い性能を発揮しなければ
ならない、このような構造を得ようとするときの要点と
しては、ＮＰＮ、ＰＮＰのいずれの素子でもサブコレク
タ抵抗を抑えること、ＮＰＮとＰＮＰのプロファイルが
、狭いベース、急峻なエミッタ・プロファイルなどを含
めて性能向上につながること、素子表面の平坦性を高め
て配線性を改善すること、マスキング・ステップを減ら
すことなどが挙げられる。
Ｐ型エミッタが形成されるどき、ベースの露出面に多結
晶シリコン層が形成されてから打ち込み処理が行われる
ということである。多結晶層のドーピング・イオンは、
打ち込み後に、ベースを成すエピタキシャル層に打ち込
まれ、浅いエミッタ領域が形成される。このような二重
シリコン・プロセスでは、ＰＮＰ ｌ−ランジスタの性
能が向上し、ＮＰＮ）−ランジスタとの素子特性上の違
いが部分的に吸収されることが分かっている−０ 前記特許のプロセスでは、性能が向上するものの、ＮＰ
ＮとＰＮＰの素子が同等の性能を発揮するまでには至ら
ない、高性能の相補型回路を設計するためには、ＰＮＰ
、ＮＰＮの両方が同じように高い性能を発揮しなければ
ならない、このような構造を得ようとするときの要点と
しては、ＮＰＮ、ＰＮＰのいずれの素子でもサブコレク
タ抵抗を抑えること、ＮＰＮとＰＮＰのプロファイルが
、狭いベース、急峻なエミッタ・プロファイルなどを含
めて性能向上につながること、素子表面の平坦性を高め
て配線性を改善すること、マスキング・ステップを減ら
すことなどが挙げられる。
Ｃ５問題点を解決するための手段
本発明は、ＮＰＮ、ＰＮＰの両方のトランジスタが１つ
の対称な実質的領域を備える相補型バイポーラ・トラン
ジスタを提供するものである９本発明は、両方のトラン
ジスタのベース・コレクタ接合が垂直方向に同一のプロ
ファイルを示すよう、超高真空の化学的気相成長法（Ｕ
ＨＶ／ＣＶＤ）による分子線エピタキシ（ＭＢＥ）や低
温エピタキシ（ＬＴＥ）など、高度なエピタキシャル法
を用いる。ここで言うＬＴＥは、温度が５００℃ないし
７００℃（５５０℃ないし６５０℃の範囲が望ましい）
のエピタキシ・プロセスである。
の対称な実質的領域を備える相補型バイポーラ・トラン
ジスタを提供するものである９本発明は、両方のトラン
ジスタのベース・コレクタ接合が垂直方向に同一のプロ
ファイルを示すよう、超高真空の化学的気相成長法（Ｕ
ＨＶ／ＣＶＤ）による分子線エピタキシ（ＭＢＥ）や低
温エピタキシ（ＬＴＥ）など、高度なエピタキシャル法
を用いる。ここで言うＬＴＥは、温度が５００℃ないし
７００℃（５５０℃ないし６５０℃の範囲が望ましい）
のエピタキシ・プロセスである。
このプロセスから得られる構造では、縦形ＮＰＮトラン
ジスタが上方向へ、縦形ＰＮＰ トランジスタが下方向
へ動作する。さらに、本発明の方法は、ＮＰＮ ｌ−ラ
ンジスタに多結晶処理プロセス１回と、ＰＮＰトランジ
スタにほぼ多結晶の処理プロセス２回を組み合わせるこ
とで、両方のトランジスタの処理ステップを並行して進
めながら、平坦性を維持できるようにしたものである。
ジスタが上方向へ、縦形ＰＮＰ トランジスタが下方向
へ動作する。さらに、本発明の方法は、ＮＰＮ ｌ−ラ
ンジスタに多結晶処理プロセス１回と、ＰＮＰトランジ
スタにほぼ多結晶の処理プロセス２回を組み合わせるこ
とで、両方のトランジスタの処理ステップを並行して進
めながら、平坦性を維持できるようにしたものである。
また本発明では、ベースとコレクタの実質的領域で上下
両方向に勾配をつけたプロファイルが形成される。トラ
ンジスタの性能は、ベースとコレクタの実質的領域をＳ
１−Ｇｅなとの化合物半導体で形成すればさらに大き
く向上する。Ｇｅは、実施例によっては、プロファイル
に勾配をつけるよう添加することで、バンドギャップを
低減し、トランジスタの速度と利得を高めることができ
る。
両方向に勾配をつけたプロファイルが形成される。トラ
ンジスタの性能は、ベースとコレクタの実質的領域をＳ
１−Ｇｅなとの化合物半導体で形成すればさらに大き
く向上する。Ｇｅは、実施例によっては、プロファイル
に勾配をつけるよう添加することで、バンドギャップを
低減し、トランジスタの速度と利得を高めることができ
る。
この方法では、第１の導電型を持つ半導体材料の第１エ
ピタキシャル層を第２の導電型を持つ半導体ノ５板の表
面に′Ｆｔｉ着することで、サブエミッタとサブコレク
タの領域が形成される。第１層の表面には、エツチング
により第１層に浅い溝を形成し、ＬＴＥと平坦化によっ
て半導体材料を被着させて第２の導電型を持つサブコレ
クタ領域が形成される。第１の導電型を持つ第１層の部
分は。
ピタキシャル層を第２の導電型を持つ半導体ノ５板の表
面に′Ｆｔｉ着することで、サブエミッタとサブコレク
タの領域が形成される。第１層の表面には、エツチング
により第１層に浅い溝を形成し、ＬＴＥと平坦化によっ
て半導体材料を被着させて第２の導電型を持つサブコレ
クタ領域が形成される。第１の導電型を持つ第１層の部
分は。
方の相補型トランジスタのサブエミッタとなり、第１層
の第２の導電型の部分は、もう一方の相補型トランジス
タのサブコレクタとなる。
の第２の導電型の部分は、もう一方の相補型トランジス
タのサブコレクタとなる。
いずれのトランジスタの実質的領域も、第１層の表面に
半導体材料の第２層を、第２層の表面に半導体材料の第
３層を被着させて形成される。第２層と第３層は、ＬＴ
ＥまたはＭＢＥによって形成される。第２層は、第２の
導電型を持つドーパントで、第３層は第１の導電型を持
つドーパントで、それぞれの位置にドープされる。第２
層と第３層の垂直方向のドーパント・プロファイルは精
密に制御され、勾配をつければトランジスタ性能を高め
ることができる。第２層と第３層の垂直方向のドーパン
ト−プロファイルを、層のある部分では均一にし、他の
部分では不均一にすることも可能である。実施例として
は、第２層、第３層の両方で、不均一なプロファイルの
ドープ・レベルが第２層と第３層の接合部において最少
となるようにするのが望ましい。
半導体材料の第２層を、第２層の表面に半導体材料の第
３層を被着させて形成される。第２層と第３層は、ＬＴ
ＥまたはＭＢＥによって形成される。第２層は、第２の
導電型を持つドーパントで、第３層は第１の導電型を持
つドーパントで、それぞれの位置にドープされる。第２
層と第３層の垂直方向のドーパント・プロファイルは精
密に制御され、勾配をつければトランジスタ性能を高め
ることができる。第２層と第３層の垂直方向のドーパン
ト−プロファイルを、層のある部分では均一にし、他の
部分では不均一にすることも可能である。実施例として
は、第２層、第３層の両方で、不均一なプロファイルの
ドープ・レベルが第２層と第３層の接合部において最少
となるようにするのが望ましい。
第２層と第３層は、いずれの相補型トランジスタでもベ
ースとコレクタの実質的領域となる。実施例としては、
垂直方向のドーピング・プロファイルがベース・コレク
タ接合を中心に対称であって、両方のトランジスタでほ
ぼ同一となるのが望ましい、実施例によっては、第２層
が、上方向に動作するＮＰＮＩ−ランジスタのベースを
、第３層がコレクタをなし、同時に、下方向に動作する
ＰＮＰトランジスタでは第２層がコレクタを、第３層が
ベースをなす。
ースとコレクタの実質的領域となる。実施例としては、
垂直方向のドーピング・プロファイルがベース・コレク
タ接合を中心に対称であって、両方のトランジスタでほ
ぼ同一となるのが望ましい、実施例によっては、第２層
が、上方向に動作するＮＰＮＩ−ランジスタのベースを
、第３層がコレクタをなし、同時に、下方向に動作する
ＰＮＰトランジスタでは第２層がコレクタを、第３層が
ベースをなす。
上述のように、ベースとコレクタの実質的領域の性能は
、第２層、第３層を化合物半導体材料で形成することで
大きく向上する。たとえば５ｉ−Ｇｅで各層を形成する
ことでペテロ接合トランジスタが得られる。さらにＧｅ
成分を不均一に分布させれば、バンドギャップを少なく
し、性能を高められる。
、第２層、第３層を化合物半導体材料で形成することで
大きく向上する。たとえば５ｉ−Ｇｅで各層を形成する
ことでペテロ接合トランジスタが得られる。さらにＧｅ
成分を不均一に分布させれば、バンドギャップを少なく
し、性能を高められる。
素子を分離するには、低温で深い溝を形成する（ディー
プ・トレンチ法）ことによってＮＰＮトランジスタとＰ
ＮＰトランジスタを分離する。さらに、低温で浅い溝を
形成する（シャロー・トレンチ法）ことによってＰＮＰ
とＮＰＮの実質的領域が分離され、貫通した接点を設け
る空間が得られる。低温によるディープ／シャロー・ト
レンチ法は、半導体製造技術に詳しい当業者には知られ
ている。
プ・トレンチ法）ことによってＮＰＮトランジスタとＰ
ＮＰトランジスタを分離する。さらに、低温で浅い溝を
形成する（シャロー・トレンチ法）ことによってＰＮＰ
とＮＰＮの実質的領域が分離され、貫通した接点を設け
る空間が得られる。低温によるディープ／シャロー・ト
レンチ法は、半導体製造技術に詳しい当業者には知られ
ている。
次に、第１の導電型を持つ半導体材料の第４層が、第２
層の表面に形成された後、選択的にエツチングされて、
一方のトランジスタに付随的（ｃｘＬｒｉｎｓｉｃ ）
コレクタ領域とエミッタのリーチ・スルー領域が得られ
、同時にもう一方のトランジスタに一対の付随的ベース
領域が得られる。
層の表面に形成された後、選択的にエツチングされて、
一方のトランジスタに付随的（ｃｘＬｒｉｎｓｉｃ ）
コレクタ領域とエミッタのリーチ・スルー領域が得られ
、同時にもう一方のトランジスタに一対の付随的ベース
領域が得られる。
第４層は低温で形成された多結晶の半導体材料をその位
置にドープした層が望ましい、このアセンブリ即ち組立
構造体上に、単結晶の半導体材料である第５層がＬＴＥ
によって形成され、選択的なエツチングにより一方のト
ランジスタに付随的ベース領域が、もう一方のトランジ
スタにサブコレクタ・リーチ・スルー領域とエミッタ領
域が形成される１次に両方のトランジスタにベース接点
が形成され、同時に、一方のトランジスタにエミッタ接
点、もう一方のトランジスタにコレクタ接点が形成され
る。
置にドープした層が望ましい、このアセンブリ即ち組立
構造体上に、単結晶の半導体材料である第５層がＬＴＥ
によって形成され、選択的なエツチングにより一方のト
ランジスタに付随的ベース領域が、もう一方のトランジ
スタにサブコレクタ・リーチ・スルー領域とエミッタ領
域が形成される１次に両方のトランジスタにベース接点
が形成され、同時に、一方のトランジスタにエミッタ接
点、もう一方のトランジスタにコレクタ接点が形成され
る。
本発明の相補型バイポーラ・トランジスタは、ＮＰＮ、
ＰＮＰの両方のトランジスタについて実質的領域が垂直
方向に１つの対称なプロファイルを示す、この領域によ
り、縦型ＮＰＮは上方向に、縦型ＰＮＰは下方向に同時
に動作する。
ＰＮＰの両方のトランジスタについて実質的領域が垂直
方向に１つの対称なプロファイルを示す、この領域によ
り、縦型ＮＰＮは上方向に、縦型ＰＮＰは下方向に同時
に動作する。
Ｄ 実施例
第１図ないし第８図については、共通の半導体基板上に
一対の相補型かつ縦型のバイポーラ・トランジスタを形
成するステップとあわせて説明する。第１図ないし第８
図の半導体基板はＰ型である。ただしＰ型基板が選ばれ
たのは説明のためであり、本発明の要点は、Ｎ型半導体
基鈑にも等しく適応できる。また、フォトレジストの引
布、露光、現像によって所望のパターンを形成して各層
をマスクする従来からの様／７なプロセスについては、
ここでは特に触れていないが、技術的にはよく知られて
いるものである。さらに、本発明はＬＴＥ、ＭＢＥなど
最近のエピタキシャル成長法を想定しているが、本文中
では詳述していない。また本発明は、半導体材料として
シリコンを用いた場合について説明しているが、ゲルマ
ニウムなど他の適当な半導体材料も使用できる。
一対の相補型かつ縦型のバイポーラ・トランジスタを形
成するステップとあわせて説明する。第１図ないし第８
図の半導体基板はＰ型である。ただしＰ型基板が選ばれ
たのは説明のためであり、本発明の要点は、Ｎ型半導体
基鈑にも等しく適応できる。また、フォトレジストの引
布、露光、現像によって所望のパターンを形成して各層
をマスクする従来からの様／７なプロセスについては、
ここでは特に触れていないが、技術的にはよく知られて
いるものである。さらに、本発明はＬＴＥ、ＭＢＥなど
最近のエピタキシャル成長法を想定しているが、本文中
では詳述していない。また本発明は、半導体材料として
シリコンを用いた場合について説明しているが、ゲルマ
ニウムなど他の適当な半導体材料も使用できる。
第１図に示すとおり、Ｐ型シリコン基板１０の表面に、
ＭＢＥによって不純物の多いＮ十層が形成される６層１
２の厚みは通常は５００ないし１．０００層ｍであり、
基板１０１層１２は両方ともＱｔ結品である。ＮＰＮサ
ブエミッタのシート抵抗を充分に低くするには、層１２
の厚みを素子の設計に応じて加減する。第２図に示すと
おり、層１２内にＰ濃度の高い領域１４が形成される。
ＭＢＥによって不純物の多いＮ十層が形成される６層１
２の厚みは通常は５００ないし１．０００層ｍであり、
基板１０１層１２は両方ともＱｔ結品である。ＮＰＮサ
ブエミッタのシート抵抗を充分に低くするには、層１２
の厚みを素子の設計に応じて加減する。第２図に示すと
おり、層１２内にＰ濃度の高い領域１４が形成される。
領域１４は、浅いン１弯を工・ソチングし、ＬＴＥによ
り、ホウ素を高濃度に添加したシリコンで溝を埋めて表
面を平坦にすることで形成できる。領域１４を形成する
方法の一例は第９図ないし第１３１Ａに示した（後述）
。
り、ホウ素を高濃度に添加したシリコンで溝を埋めて表
面を平坦にすることで形成できる。領域１４を形成する
方法の一例は第９図ないし第１３１Ａに示した（後述）
。
Ｎ十領ｂｊ １２は、一対の相補型トランジスタのＮｒ
’Ｎ トランジスタではサブエミッタとして、■）＋領
Ｆｖｉ ｌ ４はＰＮＰ ｌ−ランジスクのサブコレク
タとして働く。層１０．１２の間に数百ナノメートルの
π−エピタキシャル層を成長させれば、サブコレクタ領
域１４とサブエミッタ領域１２を屯直方向に分離できる
。
’Ｎ トランジスタではサブエミッタとして、■）＋領
Ｆｖｉ ｌ ４はＰＮＰ ｌ−ランジスクのサブコレク
タとして働く。層１０．１２の間に数百ナノメートルの
π−エピタキシャル層を成長させれば、サブコレクタ領
域１４とサブエミッタ領域１２を屯直方向に分離できる
。
第３図に示すとおり、ＮＰＮ、ＰＮＩ）両方のトランジ
スタの実質的垂直プロファイルは、Ｐ型シリコンの層１
６とＮ”Ｊシリコンの層１８を被着することで形成され
る。層１６．１８の被着はＬＴＥまたはＭＢＥによる。
スタの実質的垂直プロファイルは、Ｐ型シリコンの層１
６とＮ”Ｊシリコンの層１８を被着することで形成され
る。層１６．１８の被着はＬＴＥまたはＭＢＥによる。
各層は通常それぞれ約５０ないしｌｏｏｎｍの厚さまで
被着される。
被着される。
層１６．１８は、ＮＰＮ、ＰＮＰの両方のトランジスタ
でベースとコレクタの実質的領域を形成する。Ｊ：、方
向に動作するＮＰＮトランジスタでは、領域１２上で層
１６がベースを、層１８がコレクタをそれぞれ形成し、
下方向に動作するＰＮＰトランジスタでは、領域１４上
で層１８がベースを、層１６がコレクタをそれぞれ形成
する。
でベースとコレクタの実質的領域を形成する。Ｊ：、方
向に動作するＮＰＮトランジスタでは、領域１２上で層
１６がベースを、層１８がコレクタをそれぞれ形成し、
下方向に動作するＰＮＰトランジスタでは、領域１４上
で層１８がベースを、層１６がコレクタをそれぞれ形成
する。
低温エピタキシャル法のＭＢＥやＬＴＥでは、層１６．
１８の上下両方向でプロファイルに勾配をつけることが
できる。第１４図からよく分かるが、層１６．１８のプ
ロファイル勾配として、層１６の一部に均一なドーピン
グ・プロファイル２０が、層１６の他の部分に不均一な
ドーピング・プロファイル２２が考えられる０層１８の
場合も同様に、一部に不均一なドーピング・プロファイ
ル２４が、残りの部分に均一なドーピング・プロファイ
ル２６が含まれる。第１４図はＮＰＮ、ＰＮＰのトラン
ジスタを並べて示しているが、これは実際のドーピング
・プロファイルを描いたものではなく、各層のプロファ
イルの相互関係を把握しやすいよう、真のドーピング・
プロファイルの近似値を表そうとしたものである。第１
４図に示すとおり、層１６．１８のドーピング・レベル
は各層の接合部で最小である０図示のプロファイルはい
ずれも最小値が約１ ｘ ｌ Ｏ”ｃｍ−”で、最大値
が約２ｘｌＯ”ｃｍ弓である。したがってＮＰＮ、ＰＮ
Ｐいずれのトランジスタの実質的領域も垂直プロファイ
ルは同一であり、各層の接合部を中心に対称であるから
、トランジスタとしての性能特性もほぼ等しくなる。さ
らにこの対称性は、均一なドーピング・プロファイルと
不均一なドーピング・プロファイルを持つ各層（１６，
１８）の厚みを等しくすることでより確実になる。たと
えば層１６．１８の厚みがそれぞれ１１００ｎのとき、
均一なドーピングは５０ｎｍ、不均一なドーピングも５
０ｎｍとなる。動作時に空乏化するのは、ベース・コレ
クタ接合の両側の不均一な部分だけであるため、平坦な
領域は疑似中性ベースを成す。ベース・コレクタ接合の
本来の容量を小さくし、高電界によって空乏層の走行時
間を短くするには、ベース・コレクタ接合のドーピング
・レベルは約Ｉ Ｘ １０１７ｃｍ−”に維持するのが
望ましい。ベース・エミッタ接合を平坦なプロファイル
とすることにより、ベース厚の制１ＩｌＩｌ性が向上す
る一方、中性ベース幅は５０ｎｍの薄さに保たれる。図
の例では、ＰＮＰ、ＮＰＮのトランジスタのシート抵抗
は、シミュレーションによりそれぞれ５にΩ、７にΩと
いう結果が出ている。
１８の上下両方向でプロファイルに勾配をつけることが
できる。第１４図からよく分かるが、層１６．１８のプ
ロファイル勾配として、層１６の一部に均一なドーピン
グ・プロファイル２０が、層１６の他の部分に不均一な
ドーピング・プロファイル２２が考えられる０層１８の
場合も同様に、一部に不均一なドーピング・プロファイ
ル２４が、残りの部分に均一なドーピング・プロファイ
ル２６が含まれる。第１４図はＮＰＮ、ＰＮＰのトラン
ジスタを並べて示しているが、これは実際のドーピング
・プロファイルを描いたものではなく、各層のプロファ
イルの相互関係を把握しやすいよう、真のドーピング・
プロファイルの近似値を表そうとしたものである。第１
４図に示すとおり、層１６．１８のドーピング・レベル
は各層の接合部で最小である０図示のプロファイルはい
ずれも最小値が約１ ｘ ｌ Ｏ”ｃｍ−”で、最大値
が約２ｘｌＯ”ｃｍ弓である。したがってＮＰＮ、ＰＮ
Ｐいずれのトランジスタの実質的領域も垂直プロファイ
ルは同一であり、各層の接合部を中心に対称であるから
、トランジスタとしての性能特性もほぼ等しくなる。さ
らにこの対称性は、均一なドーピング・プロファイルと
不均一なドーピング・プロファイルを持つ各層（１６，
１８）の厚みを等しくすることでより確実になる。たと
えば層１６．１８の厚みがそれぞれ１１００ｎのとき、
均一なドーピングは５０ｎｍ、不均一なドーピングも５
０ｎｍとなる。動作時に空乏化するのは、ベース・コレ
クタ接合の両側の不均一な部分だけであるため、平坦な
領域は疑似中性ベースを成す。ベース・コレクタ接合の
本来の容量を小さくし、高電界によって空乏層の走行時
間を短くするには、ベース・コレクタ接合のドーピング
・レベルは約Ｉ Ｘ １０１７ｃｍ−”に維持するのが
望ましい。ベース・エミッタ接合を平坦なプロファイル
とすることにより、ベース厚の制１ＩｌＩｌ性が向上す
る一方、中性ベース幅は５０ｎｍの薄さに保たれる。図
の例では、ＰＮＰ、ＮＰＮのトランジスタのシート抵抗
は、シミュレーションによりそれぞれ５にΩ、７にΩと
いう結果が出ている。
トランジスタを構成する各層の厚みを全体に縮小した場
合、中性ベースに望ましいドーピング・レベルら調整し
直す必要のあることは、当！ｆｆｉには理解されるであ
ろう。
合、中性ベースに望ましいドーピング・レベルら調整し
直す必要のあることは、当！ｆｆｉには理解されるであ
ろう。
他の実施例では、化合物ミ＃！−導体材料を被着して層
１６．１８を形成し、ヘテロ接合トランジスタを作り出
すこともできる。たとえば層１６．１８には半導体材料
５ｉ−Ｇｅの引張層を形成できる。化合物半導体層の形
成にはＭＢＥとＬＴＥのプロセスが用いられる。性能を
さらに高めるためには、Ｇｅ成分を各層に不均一に被着
することでバンドギヤ・ンブが不均一なベースを形成す
る。ＧＥプロファイルの参考例を第１４図の破線２８に
示した。ＮＰＮ）ランジスタの性能が特に向上するのは
、上方向では、バンドギャップが狭いために電流がすべ
て実質的領域に流れるためである６次に第４図では、深
く入り込んだ分離領域３０．３２．３４がＮＰＮ、ＰＮ
Ｐのトランジスタを囲むことでＮＰＮ、ＰＮＰの素子が
分離される。分離領域の形成は、従来からの低温ディー
プ・トレンチ（深溝）プロセスによる。このプロセスで
は二酸化シリコンや窒化シリコンなどのマスク層３６（
破線）が基板アセンブリの表面に被着され、層３６の領
域３８．４０．４２の窓がエツチングされる。シリコン
のエツチングは窓３８．４０．４２を通して、基板１０
にまで行われ、エツチングされた領域に絶縁材が形成さ
れる。絶縁材は熱酸化によって形成できる。その場合、
シリコンが酸化されて成長し、エツチングされた領域を
埋める。これに代えて、二酸化シリコンまたは窒化シリ
コンを化学的気相成長法（ｃＶＤ）によって被着するこ
ともできる。その後、低温プロセスによって浅い分離領
域４４．４６．４８．５０．５２が形成され、ＮＰＮ、
Ｉ）ＮＰの実質的プロファイルが分離され、リーチ・ス
ルー接点に必要な空間が得られる。よってＮＰＮの実質
的プロファイルは、ベースを成ず領域５４とコレクタを
成す領域５６によって決定される。ＰＮＰの実質的プロ
ファイルは、コレクタを成す領域５８とベースを成す領
域６０によって形成される。
１６．１８を形成し、ヘテロ接合トランジスタを作り出
すこともできる。たとえば層１６．１８には半導体材料
５ｉ−Ｇｅの引張層を形成できる。化合物半導体層の形
成にはＭＢＥとＬＴＥのプロセスが用いられる。性能を
さらに高めるためには、Ｇｅ成分を各層に不均一に被着
することでバンドギヤ・ンブが不均一なベースを形成す
る。ＧＥプロファイルの参考例を第１４図の破線２８に
示した。ＮＰＮ）ランジスタの性能が特に向上するのは
、上方向では、バンドギャップが狭いために電流がすべ
て実質的領域に流れるためである６次に第４図では、深
く入り込んだ分離領域３０．３２．３４がＮＰＮ、ＰＮ
Ｐのトランジスタを囲むことでＮＰＮ、ＰＮＰの素子が
分離される。分離領域の形成は、従来からの低温ディー
プ・トレンチ（深溝）プロセスによる。このプロセスで
は二酸化シリコンや窒化シリコンなどのマスク層３６（
破線）が基板アセンブリの表面に被着され、層３６の領
域３８．４０．４２の窓がエツチングされる。シリコン
のエツチングは窓３８．４０．４２を通して、基板１０
にまで行われ、エツチングされた領域に絶縁材が形成さ
れる。絶縁材は熱酸化によって形成できる。その場合、
シリコンが酸化されて成長し、エツチングされた領域を
埋める。これに代えて、二酸化シリコンまたは窒化シリ
コンを化学的気相成長法（ｃＶＤ）によって被着するこ
ともできる。その後、低温プロセスによって浅い分離領
域４４．４６．４８．５０．５２が形成され、ＮＰＮ、
Ｉ）ＮＰの実質的プロファイルが分離され、リーチ・ス
ルー接点に必要な空間が得られる。よってＮＰＮの実質
的プロファイルは、ベースを成ず領域５４とコレクタを
成す領域５６によって決定される。ＰＮＰの実質的プロ
ファイルは、コレクタを成す領域５８とベースを成す領
域６０によって形成される。
浅い分離領域は、マスク層３６に別に窓６２．６４を設
け、窓３８．４０．４２．６２．６４に酸化物を被着さ
せて形成される。
け、窓３８．４０．４２．６２．６４に酸化物を被着さ
せて形成される。
次に第５図では、ＮＰＮトランジスタのエミッタ・リー
チ・スルー領域６６（分離領域４６．４８の間に形成）
が、その上に窓を持つ基板アセンブリの表面にマスク層
の形成と層１６．１８からサブエミッタ１２までのシリ
コンのエツチングによって設けられる。第５図には開い
た状態では示していないが、ＰＮＰトランジスタのコレ
クタ・リーチ・スルー領域６８（分離領域４８．５０の
間に形成）も領域６６の形成と同時に形成される。その
後、多結晶シリコンの第４層７０（破線）が基板アセン
ブリの表面に形成される１層７０は低圧ＣＶＤまたはＭ
ＢＥによって形成でき、高い濃度にドープされたＮ’Ｍ
である。Ｎ＋ポリシリコン層７０は次にパターンが形成
され１選択的にエツチングされて付随的Ｎ＋コレクタ領
域７２、エミッタ・リーチ・スルー領域７４、および一
対の付随的Ｎ十ベース領ｔｄ７６．７８が形成される。
チ・スルー領域６６（分離領域４６．４８の間に形成）
が、その上に窓を持つ基板アセンブリの表面にマスク層
の形成と層１６．１８からサブエミッタ１２までのシリ
コンのエツチングによって設けられる。第５図には開い
た状態では示していないが、ＰＮＰトランジスタのコレ
クタ・リーチ・スルー領域６８（分離領域４８．５０の
間に形成）も領域６６の形成と同時に形成される。その
後、多結晶シリコンの第４層７０（破線）が基板アセン
ブリの表面に形成される１層７０は低圧ＣＶＤまたはＭ
ＢＥによって形成でき、高い濃度にドープされたＮ’Ｍ
である。Ｎ＋ポリシリコン層７０は次にパターンが形成
され１選択的にエツチングされて付随的Ｎ＋コレクタ領
域７２、エミッタ・リーチ・スルー領域７４、および一
対の付随的Ｎ十ベース領ｔｄ７６．７８が形成される。
こうしてＮＰＮトランジスタの領域７２．７４と、ＰＮ
Ｐ ）−ランジスタの領域７６．７８がマスキングとエ
ツチングのプロセス１回で同時に形成される。
Ｐ ）−ランジスタの領域７６．７８がマスキングとエ
ツチングのプロセス１回で同時に形成される。
第６図に示すとおり、ポリシリコン領域７２．７６．７
８を形成するためのマスク層（典型は酸化層）は維持さ
れ、従来からの方法によって酸化側壁が形成され、ポリ
シリコン領域７２．７６．７８をｉ■う酸化領域８０．
８２．８４が得られる。さらにポリシリコン領域７２と
酸化層＠８０のスタックの両側のマスク層に窓が開けら
れる。
８を形成するためのマスク層（典型は酸化層）は維持さ
れ、従来からの方法によって酸化側壁が形成され、ポリ
シリコン領域７２．７６．７８をｉ■う酸化領域８０．
８２．８４が得られる。さらにポリシリコン領域７２と
酸化層＠８０のスタックの両側のマスク層に窓が開けら
れる。
次に領域５６のシリコンと領域５４のシリコンの一部が
窓８６．８８を通してエツチングされる。
窓８６．８８を通してエツチングされる。
第７図に示すとおり、領域６８上に窓を持つマスク層が
被着されて領域１４までコレクタ・リチ・スルー領域６
８がエツチングされる。その後、ＬＴＥまたはＭＢＥに
より、ｌｊｔ結品結晶コンで亮い濃度にドープしたＰを
整合層９０が形成される。層９０は次にマスク層までエ
ツチングされ、ＮＰＮトランジスタの付随的ベース・■
びにＰＮＰＩ−ランジスタのリーチ・スルー領域９４と
エミッタ領域９６が形成される０層９０の形成時にきわ
めて浅い一外拡散”領域９８が形成され、ＰＮＰトラン
ジスタのベース・エミッタ接合が実質的コレクタ領域６
０へ移動し、ＮＰＮトランジスタの実質的ベース領域５
４には外拡散領域１００．１０２が形成される。実施例
としては、ＰＮＰのベース・エミッタ接合を急峻な状態
に保つためのアニール処理は行われない。ＮＰＮのベー
ス・コンタクト・ホールである窓８６．８８は、Ｎ十層
５６にきわめて近接するか入り込む。
被着されて領域１４までコレクタ・リチ・スルー領域６
８がエツチングされる。その後、ＬＴＥまたはＭＢＥに
より、ｌｊｔ結品結晶コンで亮い濃度にドープしたＰを
整合層９０が形成される。層９０は次にマスク層までエ
ツチングされ、ＮＰＮトランジスタの付随的ベース・■
びにＰＮＰＩ−ランジスタのリーチ・スルー領域９４と
エミッタ領域９６が形成される０層９０の形成時にきわ
めて浅い一外拡散”領域９８が形成され、ＰＮＰトラン
ジスタのベース・エミッタ接合が実質的コレクタ領域６
０へ移動し、ＮＰＮトランジスタの実質的ベース領域５
４には外拡散領域１００．１０２が形成される。実施例
としては、ＰＮＰのベース・エミッタ接合を急峻な状態
に保つためのアニール処理は行われない。ＮＰＮのベー
ス・コンタクト・ホールである窓８６．８８は、Ｎ十層
５６にきわめて近接するか入り込む。
第８図に示すように、ＮＰＮ、ＰＮＰの１−ランジスタ
の付随的ベース領域９２．７８上にはベス接点１０４．
１０６が、リーチ・スルー領域７４．９４上にはエミッ
タ接点１０８とコレクタ接点１１０がＪ［ａ成される。
の付随的ベース領域９２．７８上にはベス接点１０４．
１０６が、リーチ・スルー領域７４．９４上にはエミッ
タ接点１０８とコレクタ接点１１０がＪ［ａ成される。
接点は、基板表面に形成された酸化マスク層１１２の窓
に形成されるのが通常である。
に形成されるのが通常である。
ＰＮＰｌ−ランジスタのエミッタ９６を形成するには、
二重ポリシリコン法に似たプロセスが用いられる。エミ
ッタは超高真空Ｌ Ｔ Ｅによって形成し、きわめて二
重なｍ結晶のプロファイルとするのが望ましい。Ｌ Ｔ
ＥエミッタにはＤｔ（拡散係数Ｘ時間）がほとんどあ
るいは全くない。よってＮ Ｉ） Ｎプロファイルへの
恋ζ三響がな（なる。単結品の品質により、エミッタ抵
抗が下がり、ドーピング率の高さにより、ベース電流が
許容範囲内に抑えられる。第１４図に示すとおり、エミ
ック領域９６は、Ｉ Ｘ １０”ｃｍ−’のレベルまで
高濃度にドープされる。
二重ポリシリコン法に似たプロセスが用いられる。エミ
ッタは超高真空Ｌ Ｔ Ｅによって形成し、きわめて二
重なｍ結晶のプロファイルとするのが望ましい。Ｌ Ｔ
ＥエミッタにはＤｔ（拡散係数Ｘ時間）がほとんどあ
るいは全くない。よってＮ Ｉ） Ｎプロファイルへの
恋ζ三響がな（なる。単結品の品質により、エミッタ抵
抗が下がり、ドーピング率の高さにより、ベース電流が
許容範囲内に抑えられる。第１４図に示すとおり、エミ
ック領域９６は、Ｉ Ｘ １０”ｃｍ−’のレベルまで
高濃度にドープされる。
次に第９図ないし第１３図について述べる。サブコレク
タ領域１４の形成は、基板ｌＯとＮ十エピタキシャル層
１２から始まる。第９図では、層１２に酸化層や窒化層
の１１４が、サブコレクタが形成される領域に開口を持
つ層１１４上にはマスク層１１６か形成される９次に浅
い満１１８が開口に沿ってエツチングされ、第１Ｏ図の
とおり、層１２内の所定の深さまで層１１４が除去され
る６層１２のメサ状の領域１１９は残る。第１１図に示
すように、ＵＨＶ／ＣＶＤ装置を用いたＬＴＥにより、
高濃度にドープしたＰ型シリコンのブランケット層１２
０が被告される１層１２０上には溝の領域１１８よりわ
ずかに大きいマスク層１２２が形成され１層１２０の露
出した部分はエツチングされて、第１２図に示すような
アスペクト比の大きい部分１２４が残る。領域１２４は
化学的・機械的研磨によって除去されて表面が平坦にな
り、第１３図に示すように基板１０上にサブコレクタ領
域１４とサブエミッタ領域１２が得られる。これは第２
図と同一の構造である。
タ領域１４の形成は、基板ｌＯとＮ十エピタキシャル層
１２から始まる。第９図では、層１２に酸化層や窒化層
の１１４が、サブコレクタが形成される領域に開口を持
つ層１１４上にはマスク層１１６か形成される９次に浅
い満１１８が開口に沿ってエツチングされ、第１Ｏ図の
とおり、層１２内の所定の深さまで層１１４が除去され
る６層１２のメサ状の領域１１９は残る。第１１図に示
すように、ＵＨＶ／ＣＶＤ装置を用いたＬＴＥにより、
高濃度にドープしたＰ型シリコンのブランケット層１２
０が被告される１層１２０上には溝の領域１１８よりわ
ずかに大きいマスク層１２２が形成され１層１２０の露
出した部分はエツチングされて、第１２図に示すような
アスペクト比の大きい部分１２４が残る。領域１２４は
化学的・機械的研磨によって除去されて表面が平坦にな
り、第１３図に示すように基板１０上にサブコレクタ領
域１４とサブエミッタ領域１２が得られる。これは第２
図と同一の構造である。
Ｆ１発明の効果
本発明では、製造ステップが少なくなるほか、構造上、
サブコレクタ抵抗が小さく、狭いベース、急峻なエミッ
タ・プロファイルを含めたＮＰＮとＰＮＰのプロファイ
ルは高い性能を示し、表面の平坦性が高まるため配線性
も向上する。
サブコレクタ抵抗が小さく、狭いベース、急峻なエミッ
タ・プロファイルを含めたＮＰＮとＰＮＰのプロファイ
ルは高い性能を示し、表面の平坦性が高まるため配線性
も向上する。
第１図ないし第８図は、一対の相補型トランジスタの断
面図であり、本発明の製造プロセスの各段階を示す図で
ある。 第９図ないし第１３図は、一対の相補型トランジスタの
それぞれについてサブコレクタとサブエミッタの領域を
形成する際に用いられる各ステップの断面図である。 第１４図は、第８図の相補型トランジスタの不純物プロ
ファイルを示す図である。 ＦＩＧ、 ｆ
面図であり、本発明の製造プロセスの各段階を示す図で
ある。 第９図ないし第１３図は、一対の相補型トランジスタの
それぞれについてサブコレクタとサブエミッタの領域を
形成する際に用いられる各ステップの断面図である。 第１４図は、第８図の相補型トランジスタの不純物プロ
ファイルを示す図である。 ＦＩＧ、 ｆ
Claims (4)
- （１）共通の半導体基板上の一対の相補型かつ縦型のバ
イポーラトランジスタを含むトランジスタを製造する方
法にして、 （ａ）前記相補型トランジスタの一方についてのサブエ
ミッタ領域を形成する第１導電型を持つ半導体材料の第
１エピタキシャル層を第２導電型を持つ半導体基板の表
面に形成するステップと、（ｂ）前記相補型トランジス
タの他方のトランジスタについて第２導電型を持つサブ
コレクタ領域を前記第１層に形成するステップと、 （ｃ）前記第２導電型を持つ半導体材料の第２エピタキ
シャル層を前記第１層の表面に形成するステップと、 （ｄ）前記第１導電型を持つ半導体材料の第３エピタキ
シャル層を前記第２層の表面に形成するステップと、 （ｅ）前記トランジスタのそれぞれを囲み前記第３層の
表面から前記基板中に伸びる深い埋設分離領域を形成す
るステップと、 （ｆ）前記第２と第３の層の前記一方のトランジスタの
ベースとコレクタの実質的領域を決めると共に、前記第
２と第３の層の前記他方のトランジスタのコレクタとベ
ースの実質的領域を決める浅い埋設分離領域を前記第２
と第３の層に形成するステップと、 （ｇ）前記第１導電型を持つ一対の付随的ベース領域を
前記他方のトランジスタの前記第３層の表面に、前記第
１導電型を持つエミッタ・リーチ・スルー領域を前記第
２と第３の層に、および前記第１導電型を持つ付随的コ
レクタ領域を前記一方のトランジスタの前記第３層の表
面にそれぞれ同時形成するステップと、 （ｈ）前記一方のトランジスタについて前記第２導電型
を持つ付随的ベース領域を前記第１導電型を持つ前記コ
レクタ領域に重ねて、また前記他方のトランジスタにつ
いて、前記第２と第３の層に形成される前記第２導電型
を持つサブコレクタ・リーチ・スルー領域と前記第２導
電型を持つエミッタ領域とを、前記第１導電型を持つ前
記ベース領域に重ねて同時形成するステップとを含む、
トランジスタの製造方法。 - （２）共通の半導体基板上の一対の相補型かつ縦型のバ
イポーラトランジスタを含むトランジスタにして、 第２導電型を持つ半導体基板の表面に形成された第１導
電型を持つ半導体材料の第１エピタキシャル層と、前記
第１層に形成された前記一方の相補型トランジスタのサ
ブエミッタ領域と、前記第１層に形成された前記他方の
相補型トランジスタの第２導電型を持つサブコレクタ領
域と、 前記第１層の表面に形成された前記第２導電型を持つ半
導体材料の第２エピタキシャル層と、前記第２層の表面
に形成された前記第１導電型を持つ半導体材料の第３エ
ピタキシャル層と、前記第３層の表面から前記基板中に
伸びて前記各トランジスタを囲む深い埋設分離領域と、
前記第２と第３の層に形成された前記一方のトランジス
タのベースとコレクタの実質的領域と、前記第２と第３
の層に形成された前記他方のトランジスタのコレクタと
ベースの実質的領域と、前記ベースとコレクタの実質的
領域を囲む前記第２と第３の層に形成された浅い埋設分
離領域と、 前記第３層の表面に形成された前記他方のトランジスタ
の前記第１導電型を持つ一対の付随的ベース領域と、前
記一方のトランジスタの前記第１導電型を持つ付随的コ
レクタ領域と、 前記第２と第３の層に形成された前記第１導電型を持つ
エミッタ・リーチ・スルー領域と、前記第１導電型を持
つ前記コレクタ領域に重なる前記一方のトランジスタの
前記第２導電型を持つ付随的ベース領域と、 前記第２と第３の層に形成された前記第２導電型を持つ
サブコレクタ・リーチ・スルー領域と、前記第１導電型
を持つ前記ベース領域に重ねて形成された前記他方のト
ランジスタの前記第２導電型を持つエミッタ領域とを具
備するトランジスタ。 - （３）共通の半導体基板上の一対の相補型かつ縦型のバ
イポーラトランジスタを含むトランジスタを製造する方
法にして、 （ａ）前記相補型トランジスタの一方についてのサブエ
ミッタ領域を形成する第１導電型を持つ半導体材料の第
１エピタキシャル層を第２導電型を持つ半導体基板の表
面に形成するステップと、（ｂ）前記相補型トランジス
タの他方のトランジスタの第２導電型を持つサブコレク
タ領域を前記第１層に形成するステップと、 （ｃ）前記第２導電型を持つ半導体材料の第２エピタキ
シャル層を前記第１層の表面に形成するステップと、 （ｄ）前記第１導電型を持つ半導体材料の第３エピタキ
シャル層を前記第２層の表面に形成するステップと、 （ｅ）ドーピング・プロファイルが前記第２と第３の層
の接合部を中心に対称となるように前記第２と第３の層
を処理するステップと、 （ｆ）前記第３層の表面から前記基板に伸びて、前記各
トランジスタを囲む深い埋設分離領域を形成するステッ
プと、 （ｇ）前記第２と第３の層の前記一方のトランジスタの
ベースとコレクタの実質的領域を決めると共に、前記第
２と第３の層の前記他方のトランジスタのコレクタとベ
ースの実質的領域を決める浅い埋設分離領域を前記第２
と第３の層に形成するステップと、 （ｈ）前記第１導電型を持つ一対の付随的ベース領域を
前記他方のトランジスタの前記第３層の表面に、前記第
１導電型を持つエミッタ・リーチ・スルー領域を前記第
２と第３の層に、および前記第１導電型を持つ付随的コ
レクタ領域を前記一方のトランジスタの前記第３層の表
面にそれぞれ同時形成するステップと、 （ｉ）前記一方のトランジスタについて、前記第２導電
型を持つ付随的ベース領域を前記第１導電型を持つ前記
コレクタ領域に重ねて、また前記他方のトランジスタに
ついて、前記第２と第３の層に形成される前記第２導電
型を持つサブコレクタ・リーチ・スルー領域と前記第２
導電型を持つエミッタ領域とを、前記第１導電型を持つ
前記ベース領域に重ねて同時形成するステップとを含む
、トランジスタの製造方法。 - （４）共通の半導体基板上の一対の相補型かつ縦型のバ
イポーラトランジスタを含むトランジスタにして、 第２導電型を持つ半導体基板の表面に形成される第１導
電型を持つ半導体材料の第１エピタキシャル層と、前記
第１層に形成された前記相補型トランジスタの一方のト
ランジスタのサブエミッタ領域と、 前記第１層に形成された前記他方の相補型トランジスタ
の第２導電型を持つサブコレクタ領域と、 前記第１層の表面に形成された前記第２導電型を持つ半
導体材料の第２エピタキシャル層と、前記第２層の表面
に形成された前記第１導電型を持つ半導体材料の第３エ
ピタキシャル層と、前記第３の層の表面から前記基板中
に伸びて前記トランジスタのそれぞれを囲む深い埋設分
離領域と、 前記第２と第３の層に形成された前記一方のトランジス
タのベースとコレクタの実質的領域と、前記第２と第３
の層に形成された前記他方のトランジスタのコレクタと
ベースの実質的領域と、前記第２と第３の層に形成され
て前記ベースとコレクタの実質的領域を囲む浅い埋設分
離領域と、 前記第３層の表面に形成された前記他方のトランジスタ
の前記第１導電型を持つ一対の付随的ベース領域と、前
記一方のトランジスタの前記第１導電型を持つ付随的コ
レクタ領域と、 前記第２と第３の層に形成された前記第１導電型を持つ
エミッタ・リーチ・スルー領域と、前記第１導電型を持
つ前記コレクタ領域に重なる前記一方のトランジスタの
前記第２導電型を持つ付随的ベース領域と、 前記第２と第３の層に形成された前記第２導電型を持つ
サブコレクタ・リーチ・スルー領域と、 前記第１導電型を持つ前記ベース領域に重ねて形成され
た前記他方のトランジスタの前記第２導電型を持つエミ
ッタ領域とを具備し、 前記第２と第３の層のドーピング・プロファイルが、前
記第２と第３の層の接合部を中心に対称となっているト
ランジスタ。
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