JPH022699A - 高密度ハイブリッド集積回路 - Google Patents

高密度ハイブリッド集積回路

Info

Publication number
JPH022699A
JPH022699A JP63322217A JP32221788A JPH022699A JP H022699 A JPH022699 A JP H022699A JP 63322217 A JP63322217 A JP 63322217A JP 32221788 A JP32221788 A JP 32221788A JP H022699 A JPH022699 A JP H022699A
Authority
JP
Japan
Prior art keywords
substrate
integrated circuit
hybrid
hybrid integrated
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63322217A
Other languages
English (en)
Inventor
Stephane Charruau
ステファン　シャロウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
Original Assignee
Thomson CSF SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson CSF SA filed Critical Thomson CSF SA
Publication of JPH022699A publication Critical patent/JPH022699A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/325—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） 本発明は、特に、高集積度を可能にするモジュール・ハ
イブリッド・マイクロエレクトロニクス構造体に関する
。
（従来技術の説明） 電子機能のミニチュア化競争は、集積回路が初めて出現
した１９６０年初期に始まった。モノリシック集積回路
の設計及び製造は、長足の進歩を遂げた。しかし、これ
等の進歩は、集積回路中の接続分野においては画期的で
はなかった。
ある１つの実例が我々に状況を明らかに示してくれる＝
８０の集積回路を使用しており、カプセル封じされ、且
つ金属化されたホールを有するプリント回路に取り付け
られた、１９８０年頃に製造されたモジュールを考えて
みよう。このモジュールは、約２７０ｃｍ２の総面積を
占めていた。５年後、カプセル封じされ、且つ１１．２
ｃｍ２の総面積を占める、１つの複合集積回路によって
（シリコンのモノリシック集積法によって）これと同じ
モジュールを得ることが可能になった。従って、このモ
ジュールによって占められる面積は、ｌ／２３の割合に
減少された。この面積の減少率は、下記の如く分類する
ことができる：シリコンのみに帰因する減少に対してｌ
／１５．３、そしてシリコンのカプセル封じ及び集積回
路中の接続に帰因する面Ｍ減少に対して１７１．５であ
る。
従って、カプセル封じ及び接続の分野における革新も否
定できないが、この分野において行なわれた進歩は、シ
リコン分野における革新の約１０分の１である。
我々はここで、上述のモジュールに対して、広い面積上
のハイブリッド化（ｈｙｂｒｉｄｉｚａｔｉｏｎ）　、
即ち、相互接続基板上に配線を備えた、上述の８０の集
積回路に対応している８０の半導体チップの直接取付け
を考えると、そのモジュールを作るのに３２ｃｍ２の面
積が必要である。これ等の条件の下で、ハイブリッド化
の効率は、シリコンのモノリシック集積に比べて、相互
接続基板上のシリコンによって占められる面積の点で３
倍高いが、相互接続基板の面積減少の点で３倍低い。
従って、きたる、避は難いステップは、プリント回路に
関しては面積の大きい増加を見込んだ複合集積回路のハ
イブリッド化に関する。電気的試験に関する補足的な困
難を見逃さずに、この見込みには、特に基板の分野にお
けるハイブリッド化技法の修正を必要とする。
本発明の目的は、多重層を作るのに利用可能である様々
な技法を最適利用し、導体の幅と基板の選択を行なうこ
とによってこれ等の問題を処理するハイブリッド・マイ
クロエレクトロニクス構造体の設計であり、この場合の
導体の幅は、厚層技術における２５０ミクロンから、薄
層技術における２５ミクロンまで広範囲の変化が可能で
ある。
電子モジュールのハイブリッド集積における優位な要因
によって、下記の「パラメータ」が明らかになるが、そ
わを重要なものから並べるとニー第１に「集積度」であ
り、これは、電子部品の相互接続のために設計された、
単位基板面積当り、作られた平均接続数間の関係である
。この集積密度は、ハイブリッドの場合、１００／ｌの
割合で変化する。それは、能動（ａｃｔｉｖｅ）回路の
シリコンチップの選択に非常に左右される； −２つの共面の導体の中間線間にあり、使用される基板
技術によって可能な、最少距離である「ピッチ」を特徴
とする設計ルール。この距離は、導体の最小許容幅と、
２つの隣接する導体間に必要な最小絶縁幅との合計に等
しい。このピッチは、ハイブリッドの場合、ＩＯの割合
で変化する。それは、相互接続基板技術に非常に左右さ
れる； 一平均位相度（ｍｅａｎ　ｔｏｐｏｌｏｇｉｃａｌ　ｄ
ｅｇｒｅｅ）　、つまりハイブリッド・モジュールの配
線図に従って相互接続の構成を考慮することが可能とな
る要因。平均位相度は１と２との間を変化する；それは
各々の相互接続ノードから放射する平均導体数である。
これ等のパラメータにより「基板」の接続方式の特徴づ
けによって、基板の設計要素は、それから推論される。
これ等は、「層数」であり、これ等の層を電気的に一緒
に接続するための、層の平面に垂直なｒ　ｖｉａ　（ｓ
）数（ｎｕＩｌｌｂｅｒ　ｏｆ　Ｖｉａｓ）　」つまり
リンクであり、並びに基板の構成技術である。
ハイブリッド回路は、プリントによって（シルク・スク
リーン製法）又はエツチング（写真平板）によって、導
体及び受動部品を収容する絶縁基板上に作られる。単一
又は複合集積回路によって形成された能動素子が、基板
上に置かれ、次にはんだ付けされるか接着される。それ
等は取付けられると言われる。ハイブリッド回路の３つ
のクラスの中、はっきりとした区別がなされている。
一薄層（又は薄膜）ハイブリッド回路で、ここでは重な
った層は、交互に伝導及び絶縁を繰り返しており、写真
平板によって作られる。各々の層は、１０ミクロン（マ
イクロメータに対する通常の略語）の最大厚さを有して
おり、導体の幅は１０ミクロンと３０ミクロンとの間に
あり、また、ピッチは３０ミクロンと１００ミクロンと
の間にある。これ等のハイブリッド回路は、技術的困難
さと、その結果生ずる費用のため、作ることができる重
ね合せた絶縁層の数は少数に制限される（−数的に５層
以下）。
一厚層（又は厚膜）ハイブリッド回路で、ここでは、重
なり合った、交互に伝導と絶縁を繰り返す層は、連続シ
ルク・スクリーン製法及び焼成（ｂａｋｉ口ｇ）操作に
よって得られる。各々の層は、１０ミクロン以上の厚さ
を有している。導体の幅は、−数的に２５０ミクロンで
あり、また、ピッチは５００ミクロンである。これ等の
ハイブリッド回路の制限は、重ね合わされ、絶縁された
伝導層の最大数（はとんど６以下）と、シルク・スクリ
ーン・プリント素子の平坦度が乏しいために生じる接続
された半導体チップを結線する上での困難さとにある。
回路がセラミックで作られているとき、特にｖｉａ（ｓ
）によって層間に相互接続を作ることは、実際上不可能
である。
一伝導層が、互に頂部に置かれたセラミックシートであ
る絶縁層上にシルク・スクリーン・プリントによって得
られる厚層ハイブリッド回路で、この伝導層は、この層
とシルク・スクリーン・プリントの導体との間に相互接
続ｖｉａ（ｓ）の穴あけ後、プレスされ、次いですべて
一緒に１回で焼成される。これ等のセラミック集積回路
は、［共焼成（ｃｏ−ｂａｋｅｄ）された」と言われる
。絶縁層の数は、もはや制約ではないので、これ等のハ
イブリッド回路の制限は、多数の入力／出力パッドによ
る半導体チップの結線に関連した制約から生じ、面記バ
ッドの間隔は、シルク・スクリーン製法（３００ミクロ
ン）によってプリントされた回路の最小ピッチよりもは
るかに少い。使用される能動素子は、厚層を有する共焼
成された型式の多層基板の一方又は両面に置かれる。能
動素子は、例えば、カプセル封じされたモノリシック集
積回路であり、且つ一緒にカプセル封じされた半導体チ
ップの形態である（標準ハイブリッド回路）。
更に、薄い多層ハイブリッド回路技術では、特に、多数
（出来れば１００以上）の入力／出力を有する薄い多層
基板上に取り付けられた少くとも１つの半導体チップを
具備する非常に高い集積度を有する回路を使用する必要
があり、その間隔は、薄層技術におけるシルク・スクリ
ーン・プリントの技術レベルによって可能である最小ピ
ッチ（約３００ミクロン）よりもはるかに小さい。これ
等の薄い多層回路によって課せられる必須の制約は、以
下の如くであるニ ー薄層の機械的支持部として作用する基板の必要性：ア
ルミナのようなセラミック材料がしばしば使用される； 一３層以上にすることは、困難であり、且つ非常に高価
となる； 一接続を、薄層基板と外側との間のワイヤ接続によって
行わなければならない。
一組立体は、環境から、特に湿度から保護されなければ
ならず、パッケージ内に置いて、外部接続システムがそ
れを通して設けられなければならない。
本発明の目的は、特に、回路が多数の入力及び出力を有
する半導体チップを具備するとき、集積度の島でハイブ
リッド構造体の性能特性を改良するために、厚層技術と
薄層技術とを調和させることである。他の利点が本発明
から得られることは、更に以下に述べる点から判るであ
ろう。
とりわけニ ー取り付けられた回路の異なる集積度に対するよりよい
局部的適応ニ ー薄層ハイブリッド・モジュールの縁における配線の除
去； 一薄層数の最適減少； 一厚層の伝導層の数の最適減少； 一給電の取り外しを、接続面積のロスなしで容易に行う
； 一周囲環境への熱の容易な放出； 一機械的にモジュールから分離できる外部相互接続とハ
イブリッド・モジュールの容易な組立及び分解； （発明の概要） 本発明によれば、厚層基板の少くとも１つの面上に取り
付けられた、カプセル封じされた、マイクロエレクトロ
ニクス能動部品を具備する高集積度を有するモジュール
・ハイブリッド・マイクロエレクトロニクス構造体が作
られ、前記構造体が更に、それ自身内に、少くとも１つ
のカプセル封しされたハイブリッド回路グループと、薄
層の基板上に取り付けられた少くとも１つの半導体チッ
プによって形成された高集積度の回路とを具備しており
、前記薄層が機械的支持部として使用されている前記厚
層基板の少くとも１つの面上に直接成長している。
本発明の他の特徴によれば、厚層基板の１面又は両面上
に取り付けられた、種々のカプセル封じされた部品中の
相互接続は、外部接合導体はないが、モジュールの目に
見える面上に入力／出力端子のみがあるような方法で、
この基板自身内に多数作ることができる。
更に、複合基板自体内で、厚層基板上に直接取り付けら
れた薄層基板と、厚層基板内の電気的回路網との相互接
続は、厚層内の金属化したｖｉａ（ｓ）に電気的に接続
された、薄層内の金属化したｖｉａ（Ｓ）によって、厚
層に対する薄層の配線なく行なわれる。これ等の金属化
したｖｉａ（ｓ）は、薄層によって占められた領域の縁
に分布される必要は必ずしもないが、最短接続を得るた
めに、薄層によって占められた領域全体に分布するのか
有利であろう。
本発明は、部品内、前記部品の下又は上の三次元の相互
接続原理を使用するいかなる分野にも適用できる。適用
の有効領域は、囲まれた層を有する多層プリント回路、
共焼成したセラミック厚多層及び薄多層のような分野を
含む。
（実施例） 図に示された本発明によるモジュール・ハイブリッド構
造体の例示的実施態様は、更に以下から明らかな如き、
好ましいが、限定的ではない実施態様に該当している。
この好ましい実施態様によれば、モジュールは、１面上
に、高集積度を有する半導体チップ２を支持している多
層基板１から成っている。他方の面に、カプセル封じさ
れ、且つこの面に取り付けられた電子部品３の形で使用
可能である低集積度を有する集積回路が置かれている。
チップ２はフレーム５及びカバー６によって形成するこ
とができるパッケージ４に集合的にカプセル封じされて
いる。
半導体チップ２は、高集積度を有するこの型式の回路に
使用するのが好ましい薄層技法によって作られた基板８
によって相互に接続されている。
薄層の数は、好ましくは１，２，３．あるいは、せいぜ
い４層であり、４層を超えるものは高価格及び製造上の
難かしさの点から見て困難である。
これ等の薄層は、基板１の対応する面上に、好ましくは
下記の順に、連続的に作成されるニー最も深いレベルの
薄層は、相互接続ｖｉａ（ｓ）を、その対応する面上の
基板１の電気的回路網に接着するための層である。
一次の薄層は、基板８の側部の１つに平行な導体を有す
る接着層上に配置される。
−次の薄層は、前の層に垂直な導体を有する。
−そして最頂部薄層は、その上に半導体チップ層２、及
び場合に上り、他の電子部品を取り付ける層である。
パッケージ８の下に置かれたセット２−８が、支持基板
１の１面上に取り付けられた、カプセル封じされた、ハ
イブリッド回路ＩＯを形成する。
基板１は、厚層技術を使用する。それは、好ましくはア
ルミニウム、ガラス、コージライト、又は更に好ましく
は、窒化アルミニウムもしくは同等品によって形成され
た共焼成セラミックのシートに基づいている。この基板
が、すべての取り付けられた回路、特に少くとも１つの
高集積度を有するカプセル封じされたセット２及び８の
機械的支持部を形成する。基板１はまた、取り付けられ
た部品を相互に接続する電気的回路網、特に、高集積度
を有するカプセル封じされたセット２及び８との相互接
続を物理的に達成する。それは更に、それが窒化アルミ
ニウム又は同等の材料に基づいていれば、高伝導率を有
するヒート・シンクを形成する。電源の有効な減結合、
高電流強さとの内部相互接続、及び２つの面と外部との
間の相互接続を可能にする他の機能がこの基板１によっ
て提供される。
必要があれば、部品３は、基板１の２つの面の中に分配
することができる。同様に、高集積度を有するハイブリ
ッド・セット２＋８は、複合性及びモジュールを作るた
めに選択される最も有利なデザインに依って、２つの面
上に再生されるか、又は２つの面間に分配れるか、ある
いは１つの面上のいくつかの場所に分配することができ
る。
外部への相互接続は、基板１上の入力／出力バッド９に
よって作られる。第１図に作られた断面から判るように
、これ等の入力／出力は、基板１内に埋められた接続に
よって部品２及び３に接続されている。入力及び出力端
子９は、パッケージ４（第２図）の周辺において一緒に
まとめるのが好ましく、また、外部接続は、ワイヤによ
って作られるのではなく、エラストマー接続７によって
作られており、構造体４は、少くとも外部的には、電気
的に絶縁されている。エラストマー導体７は、モジュー
ル構造体にしっかりと接合されていない。これ等は、第
２図で明らかなように、組立作業中に導入される。
このようにして得られるモジュールは、目に見える外側
ワイヤを有しておらず、且つ容易な組立及び分解を備え
ている。固定は、例えば４つのねしく第２図、第３図及
び第４図）によって行なわれる。
薄層基板８上の半導体チップ２により形成された高密度
回路ＩＯは、好ましくは、基板１の１方の面上に一緒に
まとめられ、且つパッケージ４によって集合的にカプセ
ル封じされる：これより密度の低い回路３又は追加の部
品は、他方の側の厚層基板１に移すことができる。これ
等の部品３は、平らに取り付けられ、且つ、好ましくは
、接着又ははんだ付けのために、外部金属化により、外
部相互接続ビンなしで、カプセル封じするように選択さ
れる。半導体２のチップは、薄層基板８の内部電気回路
網に接続されるか、あるいは又、標準半導体技術によっ
てそれ等の周辺にはんだ付けされたワイヤによって、あ
るいは又、チップが裏返しにされて、基板８に直接はん
だ付けする方法を用いることによって、あるいはまた、
平坦化（ｐｌａｎａｒｉｚａｔｉｏｎ）後、いわゆるチ
ップの薄層集合配線技法によって接続される。
薄層技法は、導体の品質にすばらしい効果を与える。こ
れ等の導体の幅は、約２５ミクロンであり、従ってそれ
は大規模集積回路の中で交換される論理信号の電気回路
網を作るのに特に通している。
対照してみると、この方法は、高電流密度導体（電源、
アース等）を作るには高価である。
厚層技法では、広く（例えば２５０ミクロン幅）、従っ
て高電流密度導体の製作、又は小又は中規模集積回路の
製作に有利である導体が使用される。この後者の技法は
、高価であるか、又は、極めて多数の層を必要とする非
常に高い密度を有する相互接続に使用することは不可能
でさえある。
従ってこのモジュールは、異なる集積度の部品に対する
局部的適応が可能である。第２図乃至第４図によれば、
全モジュールは、例えばプリント回路のような外部支持
部１１上に平らに取り付けられ、且つパッケージ４の半
導体チップ２に関して反転した位置で取り付けられ、こ
のパッケージは、プリント回路１１の側に置かれる。
蓋又はカバー６は、使用される材料によって、フレーム
５に接着されるかはんだ付けされる。金属のフレームで
は、カバーははんだ付けすることかできるが、フレーム
及びカバーは、この場合、例えばフェスによって、外側
で電気的に絶縁しなければならない。セラミックが、ま
た、フレーム５及びカバーを形成するのに使用される。
このカバーは、フレーム５に接着することができる。フ
レーム５は、多層プレス操作中それを作ることによフて
、基板１と単一部片を形成するように作ることができる
。
得られた組立体は、第３図に示された如く、良いヒート
シンクを形成する基板１によって、特にそれが窒化アル
ミニウムから作られていれば、熱が容易に放出されるこ
とを反転した位置で示している。この熱交換は、周囲の
環境によって促進され、且つプリント回路１１の側に対
していかなる特別の注意も必要としない。熱交換を更に
増加するために、第４図に示された如く、部品３を保持
する上部側にヒートシンク１２を容易に置くことが可能
である。
例えば、プリント・カード１】上に壁又は溝を設けるた
め、取外し可能な、外部相互接続の要素７か、基板１内
に位置づけされる。
パッケージ４は、通常の用途に対しては、不滲透的にぴ
ったり設計され、且つより一層の不滲透性を必要とする
軍事用途に対しては密封シールされるようになっている
。
方法選択に関する基準は特に、 一信号を処理し、セットの製造を容易にするための、最
小数の層の調査ニ ー早い信号に対し低誘電率を必要とする信号の応答速度
、従って有機性（例えばポリイミド）又は鉱物性（例え
ば５ｉｎ２）薄層技術の使用；−熱放出： 一厚層基板内に減結合キャパシタを形成することによる
給電のｆｉｉ＆結合；高度の複雑性とそれに伴う高コス
トによってのみこれ等のキャパシタを作ることが可能で
ある。
第５図は、一方がアースに接続されており、他方が直流
電圧Ｖｃｃに接続されている２つの層上の、広範囲金属
化領域１４及び１６によって基板１内に、この型式の減
結合キャパシタを作るのを示しており、且つ対応する導
体まで達するためのｖｉａ（ｓ）　１５．１７によって
横断箇所を示している。
薄層基板８は、有機性及び鉱物性層の堆積（ｄ６ｐｏｓ
　ｉ　ｔ　１ｏｎ）によって、次にこの層上べの導体の
堆積によって達成される。導体の第２の層で被覆された
、絶縁層を堆積する操作は、チップ２の相互連絡に必要
な薄層と同じたけ何回も繰返される。
有機性の層を堆積する操作は、遠心分離によって行なわ
れ、次に焼成操作及び重合操作（例えば紫外線に露光さ
せることによって）が行なわれる。
鉱物性の層は、二酸化ケイ素（Ｓｉ０２）の酸化によっ
て、又は、例えば窒化ケイ素の場合にはプラズマ技法に
よって化学的に堆積することができる。
金属コーティング操作は、真空蒸発によって、あるいは
、有機性又は鉱物性の絶縁層の上に純金属の陰極スパッ
タリング、それからプラズマによるエツチングによって
達成することができる。
金属化層間の相互接続ｖｉａ　（ｓ）は、上部絶縁層の
プラズマ・エツチングによフて作られ、次いでこの層の
金属コーティング中に金属化される。
かくして形成されたモジュールは、目に見えるワイヤが
なく、且つチップ２中の相互接続がパッケージ４の内側
に作られ、また部品３との相互接続及び部品３中の相互
接続が、基板１の内部層を通るｖｉａ（ｓ）によフて作
られるので、面上に目に見える接続は全くない。
唯一の目に見える要素は、取外し可能な、エラストマー
コネクタ素子７によって外部接続を作るよう意図されて
いる入力／出力接点９である。これ等のコネクタ７は、
作るべき接続のピッチに比べて小さいピッチ、例えば、
外部へ接続されるべき連続接点９の約１７３のピッチで
、絶縁サポート上にレイアウトされたＣ形の導体ループ
によフて、公知の方法で作られる。従って、これ等のコ
ネクタ７による低振幅の長手方向のシフトは、接続され
るべき点とのコインシデンス（一致）の達成を妨げない
。
このようにして形成されたモジュールは、薄層基板８を
周囲の環境から遮蔽しているパッケージ４内のすべての
チップ２と同様に、種々の部品３がカプセル封じされて
いるので、周囲の条件、特に湿度に対してよく耐える。
部品３は、好ましくは、この型式の回路に対する熱膨張
の点でよく適している共加熱（ｃｏ−ｈｅａｔｅｄ）さ
れる基板１を使用するとき、相互接続ラグ（Ｉｕｇ）な
しで選択される。
第６図は、薄層基板８と厚層基板１との間の相互接続の
詳細図を示している。第７図は、矢印で示した断面ＡＡ
に関する。厚層に垂直なりｉａ　（ｓ）によって相互接
続が行われる。図は、銀で作ることができるｖｉａ３１
を示している。この道は、厚層の上面３２から僅かに上
方に突出しており、その上に薄層基板８に対する多層基
板の接着層と呼ばれる第一の層が、直接堆積される。こ
の操作を行なう前に、接合金属層３３が、セラミック及
びｖｉａの端上に堆積される。薄層基板８の内側に、水
平な伝導リンク３４（絶縁層上に沈積され、且つ２つの
絶縁層間に置かれている、簡潔化のため、絶縁層は示さ
れていない）が示されており、このリンク３４はアルミ
ニウムで作ることができ、且つアルミニウムｖｉａ３５
によって、金属接合層３３に垂直に接続される。他の接
続を達成するために他のｖｉａ３６が示されている。第
７図は、断面平面で、本質的に厚層基板内に配置されて
いる大きな直径のｖｉａ：）ｌ、及びはるかに小さい直
径のｖｉａ　（ｓ）　３５及び３６、並びに薄層内に作
られた２つのｖｉａ（ｓ）３７及び３８を示している。
【図面の簡単な説明】 第１図は、本発明によるハイブリッド構造体の図である
； 第２図は、第１図による構造体の組立又は分解に関する
図である； 第３図は、組立後の、本発明によるモジュール゛・ハイ
ブリッド構造体の斜視図である：第４図は、組立後の、
本発明によるモジュール構造体の側面図であり、特に熱
放散のためのヒート・シンクを容易に加えられる可能性
を示している； 第５図は、本発明によるモジュール構造体の厚層基板で
達成することができる電源の減結合に関する図である： 第６図及び第７図は、 厚層基板及び薄層基板に よって形成された複合基板における相互接続に関する詳
細図である。 特 許 出 願 人 トムソンーセー エフ エフ 特許出願代理人

Claims (13)

    【特許請求の範囲】
  1. （１）厚層基板の少くとも１つの面に取り付けられた、
    カプセル封じされたマイクロエレクトロニクス能動素子
    を具備している高集積度を有するモジュール・ハイブリ
    ッド・マイクロエレクトロニクス構造体において、 薄層の基板上に取り付けられた少くとも１つの半導体チ
    ップによって形成された、高集積度を有する、少くとも
    １つのカプセル封じされたハイブリッド回路をグループ
    にしている回路を具備し、該薄層が、機械的支持部とし
    て使用されている該厚層基板の１面上に直接成長してい
    ることを特徴とするハイブリッド集積回路。
  2. （２）１面によって保持された単一の、カプセル封じさ
    れた、ハイブリッド回路を具備し、該カプセル封じされ
    たマイクロエレクトロニクス能動素子が、厚層基板の他
    の面によって保持されていることを特徴とする請求項１
    記載のハイブリッド集積回路。
  3. （３）該能動素子が、カプセル封じされた、モノリシッ
    ク集積回路であることを特徴とする請求項１記載のハイ
    ブリッド集積回路。
  4. （４）該厚層基板が、共焼成されたセラミックで作られ
    ていることを特徴とする請求項１記載のハイブリッド集
    積回路。
  5. （５）該厚層基板の２つの面によって保持された、カプ
    セル封じされた素子中の相互接続が、この基板自体内に
    あり、従って該基板面上の接続導体が目に見えないこと
    を特徴とする請求項１記載のハイブリッド集積回路。
  6. （６）該薄層基板と該厚層基板との間の相互接続が、ｖ
    ｉａ（ｓ）を有する以外に配線を有していないことを特
    徴とする請求項１記載のハイブリッド集積回路。
  7. （７）薄層と厚層との間の該相互接続ｖｉａ（ｓ）が、
    該薄層／厚層インターフェースの領域全体に亘り分布し
    ていることを特徴とする請求項６記載のハイブリッド集
    積回路。
  8. （８）該厚層基板の２つの面によって保持された、種々
    のカプセル封じされた部品と外部との間の相互接続が、
    この基板自体の中にあって、終端は該厚層基板の面の１
    つで終わっている入力／出力端子であり、その方法はこ
    れらの入力／出力端子以外は、この基板の面上に外部接
    続導体が見えないような方法であることを特徴とする請
    求項１記載のハイブリッド集積回路。
  9. （９）該入力／出力端子が、密封式に該ハイブリッド回
    路をカバーしているパッケージの外側及び近くの、該ハ
    イブリッド構造体の周辺上に分布していることを特徴と
    する請求項８記載のハイブリッド集積回路。
  10. （１０）該入力／出力端子の外部接続が、モジュール構
    造体の組立中に導入される取外し可能な、エラストマー
    ・コネクターによって行われることを特徴とする請求項
    ９記載のハイブリッド集積回路。
  11. （１１）該厚層基板及びこの基板の頂部上のカプセル封
    じされた能動素子の下に該ハイブリッド回路を提供する
    ように取り付けられることを特徴とする請求項８記載の
    ハイブリッド集積回路。
  12. （１２）該能動素子を保持する面上に置かれたヒート・
    シンクを具備していることを特徴とする請求項１１記載
    のハイブリッド集積回路。
  13. （１３）直流電源容量型減結合手段が、該厚層基板自体
    内に作られていることを特徴とする請求項１記載のハイ
    ブリッド集積回路。
JP63322217A 1987-12-22 1988-12-22 高密度ハイブリッド集積回路 Pending JPH022699A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8717879 1987-12-22
FR8717879A FR2625042B1 (fr) 1987-12-22 1987-12-22 Structure microelectronique hybride modulaire a haute densite d'integration

Publications (1)

Publication Number Publication Date
JPH022699A true JPH022699A (ja) 1990-01-08

Family

ID=9358128

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63322217A Pending JPH022699A (ja) 1987-12-22 1988-12-22 高密度ハイブリッド集積回路

Country Status (5)

Country Link
US (1) US4958258A (ja)
EP (1) EP0325068B1 (ja)
JP (1) JPH022699A (ja)
DE (1) DE3874877T2 (ja)
FR (1) FR2625042B1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5097393A (en) * 1989-05-15 1992-03-17 Rogers Corporation Multilayer interconnect device and method of manufacture thereof
US5948533A (en) * 1990-02-09 1999-09-07 Ormet Corporation Vertically interconnected electronic assemblies and compositions useful therefor
US5027253A (en) * 1990-04-09 1991-06-25 Ibm Corporation Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards
DE4015788C2 (de) * 1990-05-16 1994-06-23 Siemens Nixdorf Inf Syst Baugruppe
DE4031733A1 (de) * 1990-10-06 1992-04-09 Bosch Gmbh Robert Mehrlagenhybride mit leistungsbauelementen
JP2577140B2 (ja) * 1991-05-27 1997-01-29 日立テクノエンジニアリング株式会社 基板の位置合わせ装置
EP0543033B1 (en) * 1991-11-16 1995-01-25 Hewlett-Packard GmbH A connecting arrangement for providing a releasable connection between two striplines
US5287619A (en) * 1992-03-09 1994-02-22 Rogers Corporation Method of manufacture multichip module substrate
US5440805A (en) * 1992-03-09 1995-08-15 Rogers Corporation Method of manufacturing a multilayer circuit
US5854534A (en) * 1992-08-05 1998-12-29 Fujitsu Limited Controlled impedence interposer substrate
DE69330450T2 (de) * 1992-08-05 2001-11-08 Fujitsu Ltd Dreidimensionaler Multichipmodul
US5754399A (en) * 1992-09-30 1998-05-19 International Business Machines Corporation Direct coupled CPU package
JPH0828244B2 (ja) * 1993-04-28 1996-03-21 日本電気株式会社 マルチチップパッケージの給電構造
US5428820A (en) * 1993-10-01 1995-06-27 Motorola Adaptive radio receiver controller method and apparatus
US5838603A (en) * 1994-10-11 1998-11-17 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip
DE29515521U1 (de) * 1995-09-28 1996-01-18 TELBUS Gesellschaft für elektronische Kommunikations-Systeme mbH, 85391 Allershausen Multi-Chip-Modul
US6125039A (en) * 1996-07-31 2000-09-26 Taiyo Yuden Co., Ltd. Hybrid module
US5815427A (en) * 1997-04-02 1998-09-29 Micron Technology, Inc. Modular memory circuit and method for forming same
EP1123565B1 (en) * 1998-10-02 2011-08-17 Raytheon Company Embedded capacitor multi-chip modules
JP2001319992A (ja) * 2000-02-28 2001-11-16 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びそれらの製造方法
US6890629B2 (en) * 2001-09-21 2005-05-10 Michael D. Casper Integrated thin film capacitor/inductor/interconnect system and method
CN106163087B (zh) * 2016-06-28 2019-06-07 Oppo广东移动通信有限公司 Pcb板及移动终端

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5864095A (ja) * 1981-10-14 1983-04-16 日本電気株式会社 接続用ピン付多層配線基板
JPS6232695A (ja) * 1985-08-05 1987-02-12 株式会社日立製作所 セラミツクス回路基板
JPS62140448A (ja) * 1985-12-16 1987-06-24 Hitachi Ltd 集積回路装置
JPS62216259A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd 混成集積回路の製造方法および構造

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4208698A (en) * 1977-10-26 1980-06-17 Ilc Data Device Corporation Novel hybrid packaging scheme for high density component circuits
GB2083285B (en) * 1980-02-12 1984-08-15 Mostek Corp Over/under dual in-line chip package
US4453176A (en) * 1981-12-31 1984-06-05 International Business Machines Corporation LSI Chip carrier with buried repairable capacitor with low inductance leads
JPS6156493A (ja) * 1984-08-28 1986-03-22 日本電気株式会社 多層回路基板の電源配線構造
US4731699A (en) * 1985-10-08 1988-03-15 Nec Corporation Mounting structure for a chip
EP0228212B1 (en) * 1985-12-16 1991-08-07 Hitachi, Ltd. Integrated circuit device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5864095A (ja) * 1981-10-14 1983-04-16 日本電気株式会社 接続用ピン付多層配線基板
JPS6232695A (ja) * 1985-08-05 1987-02-12 株式会社日立製作所 セラミツクス回路基板
JPS62140448A (ja) * 1985-12-16 1987-06-24 Hitachi Ltd 集積回路装置
JPS62216259A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd 混成集積回路の製造方法および構造

Also Published As

Publication number Publication date
DE3874877T2 (de) 1993-02-04
DE3874877D1 (de) 1992-10-29
EP0325068A1 (fr) 1989-07-26
EP0325068B1 (fr) 1992-09-23
US4958258A (en) 1990-09-18
FR2625042B1 (fr) 1990-04-20
FR2625042A1 (fr) 1989-06-23

Similar Documents

Publication Publication Date Title
JPH022699A (ja) 高密度ハイブリッド集積回路
JP2960276B2 (ja) 多層配線基板、この基板を用いた半導体装置及び多層配線基板の製造方法
EP0526456B1 (en) A multi-layer package incorporating a recessed cavity for a semiconductor chip
US5373627A (en) Method of forming multi-chip module with high density interconnections
JP3138383B2 (ja) マルチチップモジュール
JP3544974B2 (ja) 一体化積層体
US5943213A (en) Three-dimensional electronic module
JP4140784B2 (ja) 電力分配構造を製造する方法および基板を製造する方法
CA1257402A (en) Multiple chip interconnection system and package
US5032896A (en) 3-D integrated circuit assembly employing discrete chips
RU2185042C2 (ru) Термоэлектрический модуль с улучшенным теплообменом и способ его изготовления
US5093708A (en) Multilayer integrated circuit module
US20050093113A1 (en) Thin film semiconductor package and method of fabrication
JPH07263625A (ja) 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体
JPH0546981B2 (ja)
JPH04233264A (ja) コンパクト型高密度接続構造
JPS58187B2 (ja) パツケ−ジ・モジユ−ル
WO1993003871A1 (en) Improved ceramic package
US6184579B1 (en) Double-sided electronic device
US6888218B2 (en) Embedded capacitor multi-chip modules
US5562837A (en) Method for connecting electronic circuits in a multi-chip module having a co-fired substrate and multi-chip module obtained thereby
JPH1145977A (ja) マルチチップモジュールおよびその製造方法
EP1436237B1 (en) Bonding method and product
JPS5988863A (ja) 半導体装置
JP3272831B2 (ja) 多層配線基板、及びこれを用いた半導体装置