JPH02265097A

JPH02265097A - 半導体メモリ装置

Info

Publication number: JPH02265097A
Application number: JP1087591A
Authority: JP
Inventors: Fumio Miyaji; 宮司　文雄
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-04-06
Filing date: 1989-04-06
Publication date: 1990-10-29
Anticipated expiration: 2014-05-24
Also published as: JP2893708B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリセルが一対のドライバトランジスタ七ワ
ード線をゲートとする一対のアクセストランジスタを有
するＳＲＡＭ（スタティックＲＡＭ）型の半導体メモリ
装置に関する。

〔発明の概要〕

本発明は、メモリセルが一対のドライバトランジスタと
一対のアクセストランジスタを存する半導体メモリ装置
において、ドライバ（・ランシスタの閾値電圧をアクセ
ストランジスタの閾値電圧より高くし、且つアクセスト
ランジスタのインピーダンスを書き込み時に読み出し時
より低くすることにより、メモリセルの情報保持特性を
改善するものである。

〔従来の技術〕

ＳＲＡＭは、マ］・リクス状に配列されるメモリセルを
有し、各メモリセルにはフリフプフロップを構成するよ
うにトランジスタが配置される。

第５図は典型的なＳＲＡＭの要部であり、負荷抵抗型の
メモリセルの例である。各メモリセルは、ソースが接地
され相互にゲート−ドレインが接続される一対のドライ
バトランジスタ５１．５２を有し、その各ドレインには
、電源電圧Ｖｃｃとの間で負荷抵抗５３．５４が接続さ
れる。さらに、各ドレインには、それぞれアクセストラ
ンジスタ５５．５６が各ビット線５７．５８との間で接
続される。このアクセストランジスタ５５．５６のゲー
トはワード線５９と接続され、一対のビット線５７．５
８の端部にはビット線負荷６０．６１が電源電圧Ｖｃｃ
との間で設けられている。書き込みや読み出し動作は、
選択されたワード線５９が高レベルとなってアクセスト
ランジスタ５５．５６がオンになって行われ、情報の記
憶は、ノード６２．６３の一方が高レベルに、他方が低
レベルに保持されて行われる。

［発明が解決しようとする課題］このようなＳＲＡＭにおいては、スタンバイ電流の仕様
が小さく抑えられているために、負荷抵抗５３．５４の
抵抗値が高く設定される。従って、高い書き込み電位（
ノーＦ’６２．６３の一方の電位）を維持することが情
報を蓄積する上で必要であり、メモリセルの動作マージ
ンを確保するために、接合リーク電流やドライバトラン
ジスタのり一ブスレッショルド電流を小さくすることが
行われている。

このサブスレッショルド電流を小さくするだめの方法と
して、ドライバトランジスタ５１．５２の閾値電圧Ｖい
を高（する方法が知られる。しかし、通常、ドライバト
ランジスタ５１５２はアクセストランジスタ５５，５６
と同じプロセスから形成され、ドライバトランジスタ５
１．５２の閾値電圧■いを高くした時では、同時にアク
セストランジスタの閾値電圧■いも高くなり、電源電圧
Ｖｃｃ−閾値電圧ｖｔｈ（アクセストランジスタ）で与
えられる書き込み電位も低下してしまう。このために、
メモリセルの高い動作マージンを得ることが困難となっ
ている。

そこで、本発明は、」二連の技術的な課題に鑑み、高い
動作マージンのメモリセルから、その情報保持特性に優
れた半導体メモリ装置の提供を目的とする。

〔課題を解決するだめの手段〕

上述の目的を達成するために、本発明の半導体メモリ装
置は、例えばマトリクス状に配列されるメモリセルを有
し、各メモリセルには一対のドライバトランジスタと、
ワード線により選択される一対のアクセストランジスタ
が形成される。ここで、一対のドライバトランジスタは
、相互にゲートとドレインが接続され、フリップフロッ
プを構成できる。各アクセストランジスタは、それぞれ
ワード線と略直交して設けられるビット線と上記ドライ
バトランジスタのドレインとの間に接続される。

そして、本発明の半導体メモリ装置では、上記ドライバ
トランジスタの閾値電圧が上記アクセストランジスタの
閾値電圧よりも高くされ、上記アクセストランジスタが
読み出し時よりも書き込み時に低インピーダンスとされ
るように上記ワード線が駆動されることを特徴とする。

このワード線の駆動方法の一例としては、書き込み時に
電源電圧Ｖｃｃとし、読み出し時に電源電圧ＶＣＣがら
閾値電圧Ｖｔｈ程度の電圧を差し引いた中間電圧とする
ことができる。

〔作用〕

ドライバトランジスタの閾値電圧をアクセストランジス
タの閾値電圧よりも高くすることで、書き込み電圧を引
き上げることができる。ところが、アクセストランジス
タの閾値電圧が低い場合、データの読み出しの際に通常
のワード線の電圧（例えば電源電圧Ｖｃｃ）をアクセス
トランジスタのゲートに印加した時、アクセストランジ
スタの電流値が増大し、メモリセルの動作マージンを示
スβ７比（相互コンダクタンス比−ドライバトランジス
タのコンダクタンス／アクセストランジスタのコンダク
タンス）が低下する。そこで、本発明の半導体メモリ装
置では、ワード線の電位を読み出し時のアクセストラン
ジスタを書き込み時よりも高インピーダンスとする。こ
れにより、β８比の低下を防止することができ、メモリ
セルの動作マージンを確保することができる。

〔実施例〕本発明の好適な実施例を図面を参照しながら説明する。

本実施例はマトリクス状のメモリセルを有するＳＲＡＭ
である。第１図にその回路構成を示す。

そのメモリセル１０は、マトリクス状に配列され、各メ
モリセル１０は一対のｎＭＯ３）ランジスタからなるド
ライバトランジスタ１，２を有している。これらドライ
バトランジスタ１，２は、ソースに接地電圧ＧＮＤが供
給され、各ゲートが他のドライバトランジスタのドレイ
ンに接続されている。その各ドレインには、高抵抗の負
荷抵抗５６の一端が接続されており、各負荷抵抗５，６
の他端には電源電圧Ｖｃｃが供給される。これら負荷抵
抗５．６とドライバトランジスタ１，２で入出力相互に
接続された一対のインバーターを構成し、フリップフロ
ップを構成する。このドライバトランジスタ１，２の閾
値電圧■いは、ザブスレッショルド電流を実用」二無視
できる程度に抑える値に設定され、例えば０．８〜０．
９Ｖ程度高めに設定される。

それぞれのメモリセル１０には、各ドライバトランジス
タ１，２の各ドレインと各ビット線１１゜１２の間に各
アクセストランジスタ３．４が設けられる。このアクセ
ストランジスタ３，４は、そのゲートがワード線ｘ、、
χ、４３．・・・に接続されており、ワード線Ｘ　ｉ＋
　Ｘ　ｉ＋１＋・・・の電位からオン・オフが制御され
る。ワード線Ｘｉ、Ｘｉ、Ｉ、・・・は−行のメモリセ
ルを選択し、その選択動作はワード線駆動回路１３から
行われる。上記アクセストランジスタ３，４は、ｎＭＯ
３）ランジスタからなり、特に、その閾値電圧■いが低
めに設定される。これは高い書き込み電位を得るためで
あり、閾値電圧Ｖｔｈは例えば０．５〜０．６Ｖ程度低
めに設定される。

この閾値電圧■いの調整は、イオン注入工程を追加する
ことで行うことができる。

上記ワード線Ｘ、、Ｘｉ。１．・・・と略直交して設け
られるビット線１１．１２は、対となって、アクセスト
ランジスタ３，４を介してメモリセルの情報を読み出し
、或いは書き込むのに用いられる。各ビット線１１．１
２の終端部には、９ＭＯ３）ランジスタからなるビット
線負荷１４が形成される。

このビット線負荷１４のソース側には電源電圧■ｃｃが
供給される。さらに、図示を省略するが、これらビット
線１１．１２には、ビット線対を選択するための列選択
トランジスタが形成され、その列選択トランジスタに連
続してコモンデータ線が形成され、そのコモンデータ線
にセンスアンプや書き込み回路等が接続される。

このような回路構成を有する本実施例のＳＲＡＭは、そ
の読み出し時にアクセストランジスタ３４が中間電位■
４を用いて選択されるため、電源電圧Ｖｃｃにより選択
される場合に比較してインピーダンスが高くなる。これ
により次に説明するようにメモリセルの動作マージンが
高くされる。

第２図はこのような中間電位■Ｈを与えるためのワード
線駆動回路の一例である。このワード線駆動回路は、原
ワード線選択信号ＷＬのタイミングに基づいて、書き込
み時と読み出し時でレベルの異なる信号を発生させる。

このワード線駆動回路は、ライトイネーブル信号ＷＥに
応じて切り換えられる２通りの電流パスを構成するよう
に、ＰＭＯＳトランジスタ２１の経路と、ｐＭＯＳトラ
ンジスタ２２．２３からなる経路がある。一方の経路を
構成する９ＭＯ３）ランジスタ２１は、ソースに電源電
圧Ｖｃｃが与えられ、ライトイネーブル信号ＷＥを反転
した信号がインバーター２４からそのゲートに供給され
る。このｐＭＯ３ｌ−ランジスタ２１のドレインはイン
バーターを構成する９ＭＯ３）ランジスタ２５のソース
に接続される。

他方の経路については、電源電圧Ｖｃｃに接続される９
ＭＯ３）ランジスタ２２がダイオードとして機能し、そ
の９ＭＯ３）ランジスタ２２に直列に接続されるｐＭＯ
３＋−ランジスク２３のゲートにライトイネーブル信号
ＷＥが供給される。この９ＭＯ３）ランジスタ２３のド
レインがインハータ−を構成するｐＭＯ３＋−ランジス
タ２５のソースに接続される。

そして、ｐＭＯＳトランジスタ２５とｎＭＯＳトランジ
スタ２６はインバーターを構成する。その共通接続され
たゲートにば、原ワード′線選択信号ＷＬが供給され、
共通接続されたドレインからは読み出し時と書き込の時
で電位の変化するワード線選択信号ＷＬが出力される。

第３図は第２図の回路の動作を説明するための波形図で
あり、まず、書き込み時においては、ライトイネーブル
信号ＷＥが高レベル（ζＶｃｃ）とされ、ｐＭＯＳトラ
ンジスタ２３がオフ、インバーター２４を介して信号が
供給されるｐＭＯＳトランジスタはオンになる。すると
、ｐＭＯＳトランジスタ２５のソースの電位が電源電圧
Ｖｃｃまで持ち上がることになり、原ワード線選択信号
ＷＬに応じて、ワード線選択信号ＷＬは接地電圧ＧＮＤ
と電源電圧Ｖｃｃの間でスイングする。

一方、読み出し時においては、ライトイネ−フル信号Ｗ
Ｅが低レベル（＃ＧＮＤ）とされる。すると、ｐＭＯ３
＋−ランジスタ２１がオフになり、ｐＭＯ３ｌ−ランジ
スタ２３がオンになる。これで書き込み時とは、電流の
経路が変わり、ｐＭＯＳトランジスタ２２．２３を介し
てｐＭＯ３＋−ランジスク２５のソースに電流が流れる
。この場合、ｐＭＯ３）ランジスタ２２はゲー１−−−
１１４７間が接続されているために、ダイオードとして
機能し、その閾値電圧■い分だけｐＭＯ３＋・ランジス
タ２３のソースでは電位が下がる。よって、ｐＭＯ３＋
−ランジスタ２５のソース電位も電源電圧■ｃｃから閾
値電圧Ｖｔｈを差し引いた中間電位■イとなり、ワード
線選択信号Ｗ　Ｌは接地電圧ＧＮＤと中間電位■。の間
でスイングすることになる。

この様なワード線駆動回路を用いて、ワード線Ｘ、、Ｘ
、、、、、・・・を選択した時では、書き込み時におい
て、選択にかかるワード線の電位が電源電圧■ｃｃにな
り、低めに設定された閾値電圧Ｖｖｈを有するアクセス
トランジスタ３．４のインピーダンスは低い。このため
、ドライバトランジスタ１，２のゲート−ドレインの電
位である書き込み電位は上昇する。

そして、その読み出し時においては、上述のワード線駆
動回路１３によって、選択にかかるワード線の電位が中
間電位■。とされる。このため、アクセストランジスタ
３．４のインピーダンスは、書き込み時に比較して高イ
ンピーダンスとされる。

その結果、読み出し時ではアクセストランジスタ３４に
よる電圧低下分が大きくなり、昇圧されたビット線１１
．１２の影響でドライバトランジスタ１，２のデー１〜
電位が変化し、データが反転したりや破壊されたりする
のが防止される。すなわち、β８比が大きくなり、動作
マージンが大きくなって、ソフトエラー耐性も強くなる
ことになる。

上述のように、本実施例のＳＲＡＭにおいては、書き込
み時において、アクセストランジスタ３４の閾値電圧■
いが低く、ドライバトランジスタ１．２の閾値電圧■ｔ
ｈが高いため、その書き込み電圧を高くすることができ
る。また、ドライバトランジスタ１，２の高い閾値電圧
Ｖ１．ｈからサブスレッショルド電流も低減され、低ス
タンバイ電流等も実現できる。

第４図は、それぞれインバーターの動作を行う従来のＳ
ＲＡＭのメモリセルと本実施例にかかるメモリセルの動
作マージンを比較した図である。

この図において、破線Ｔは比較例である従来のＳＲＡＭ
のメモリセルにおけるクロスカップルドコンタクト部の
電位Ｖ、、Ｖ、、実線Ｕは本実施例にかかるＳＲＡＭの
メモリセルにおけるクロスカップルドコンタクＩ・部の
電位ＶＰ、ＶＯをそれぞれ示す。

比較例の破線Ｔでは、アクセストランジスタの閾値電圧
■いが高いために、書き込み電位すなわちクロスカップ
ルドコンタクト部の電位Ｖ、、Ｖ。

が全体的に低くなり、図中Δ。で示ずメモリセルの動作
マージンも小さい。一方、本実施例では、実線Ｕに示す
ように、アクセストランジスタ３４の閾値電圧■いが小
さく設定されることから、書き込み電圧が高くなり、ク
ロスカップルドコンタクト部の電位Ｖ、、Ｖｏが全体的
に大きな振幅を有し、図中Δ１で示ずメモリセルの動作
マージンも大きくなる。

そして、その読み出し時においては、上述のワード線駆
動回路１３によって、選択にかかるワード線の電位が中
間電位ＶＭとされる。このため、アクセストランジスタ
３，４のインピーダンスは、書き込み時に比較して高イ
ンピーダンスとなり、βＲ比が大きくなって、メモリセ
ルの高い動作マージンが得られることになる。

〔発明の効果〕本発明の半導体メモリ装置は、アクセストランジスタの
閾値電圧がドライバ１〜ランジスクのそれよりも低くさ
れる。このため、書き込み電圧を高くすることができる
。また、読み出し時においては、アクセストランジスタ
が書き込み時よりも高インピーダンスとされ、β８比が
大きくなる。従って、書き込み電圧が高くなり、且っβ
、比が大きくなることから、メモリセルの動作マージン
は十分に高いものとなり、低スタンバイ電流やソフトエ
ラー耐性も改善される。

【図面の簡単な説明】

第１図は本発明の半導体メモリ装置の一例の回路構成を
示す要部回路図、第２図はその一例のワード線駆動回路
の例の回路図、第３図は」二記ワド線駆動回路の動作を
説明するための波形図、第４図は本発明の半導体メモリ
装置と従来例の半導体メモリ装置の各メモリセルにおけ
る動作マージンの相違を説明するだめの各クロスカップ
ルドコンタク１一部における電位を示す特性図、第５図
は一般的な従来のＳＲＡＭの要部回路図である。１．２・・・ドライバｌ−ランラスタ３．４・・・アクセストランジスタ５．６・・・負荷抵抗１０・・・メモリセル１１．１２・・・ビット線１３・・・ワード線駆動回路特許出願人　　　ソニー株式会社代理人弁理士　小池　晃（他２名）ワービ狼卯甲嗟りｈａ出６τ）−ぞ９す第２図第３図第４図第５図

Claims

【特許請求の範囲】ワード線により選択される一対のアクセストランジスタ
と、一対のドライバトランジスタとを有するメモリセル
を有してなる半導体メモリ装置において、上記ドライバトランジスタの閾値電圧が上記アクセスト
ランジスタの閾値電圧よりも高くされ、上記アクセスト
ランジスタが読み出し時よりも書き込み時に低インピー
ダンスとされるように上記ワード線が駆動されることを
特徴とする半導体メモリ装置。