JPH0226408A - Digital filter - Google Patents

Abstract

PURPOSE:To reduce circuit scale and to improve a maximum clock rate by using the effective figure of a coefficient as a multiplication coefficient (second coefficient) to be given to a second multiplying circuit and scaling by a bit shift circuit. CONSTITUTION:A multiplication coefficient alpha' to be given to a second multiplying circuit 3 is not the original second coefficient as it is but the effective figure of the second coefficient and it is, for example, expressed by 10 bits. The second multiplying circuit 3 multiplies the effective figure alpha', therefore, its output is shifted by (r) bits by a bit shift circuit 4, the necessary scaling is made and it becomes the input of an integrating circuit 5. Consequently, the number of the bits of the multiplication coefficient to be given to the second multiplying circuit 3 is decreased. Thus, the circuit scale can be reduced and the maximum clock rate can be improved.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＰＬＬ回路のループフィルタに好適なディジタ
ルフィルタに関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a digital filter suitable for a loop filter of a PLL circuit.

（従来の技術） ＰＬＬ回路は各種の用途に使用され、通常はクロックレ
ートを一定にして用いるが、クロックレートを適宜変更
して使用する用途もある。そのような用途では、ループ
定数を変更設定するのであるが、アクティブフィルタの
場合、ＣＲの設定が非常に面倒である。そこで、ループ
定数の変更設定に柔軟に対応できるループフィルタとし
て無限インパルス応答型のディジタルフィルタが用いら
れる。この種のディジタルフィルタには、種々の回路構
成のものが提案されているが、その−例を第２区に示す
。(Prior Art) PLL circuits are used for various purposes, and are usually used with a constant clock rate, but there are also uses where the clock rate is changed as appropriate. In such applications, the loop constant is changed and set, but in the case of an active filter, setting the CR is extremely troublesome. Therefore, an infinite impulse response type digital filter is used as a loop filter that can flexibly respond to changes in the loop constant. Various circuit configurations have been proposed for this type of digital filter, examples of which are shown in Section 2.

この第２区に示すディジタルフィルタは次の式（２）に
基づいて構成したものである。即ち、ディジタル入力信
号の周波数をｒ−（Ｈ２）、サンプリング間隔をτ（秒
）とし、 τ＜１　　　　　　　　　　　　　　　　　　　　　（
１）２ｆ。The digital filter shown in the second section is constructed based on the following equation (2). That is, the frequency of the digital input signal is r-(H2), the sampling interval is τ (seconds), and τ<1 (
1) 2f.

なるサンプリング間隔でディジタル入力信号をサンプリ
ングすると、インパルス応答における伝達関数Ｈ（ｚ）
は、式（２）となる。When a digital input signal is sampled at a sampling interval of , the transfer function H(z) in the impulse response becomes
becomes equation (2).

なお、２は２変換において次の式（３）で定義されるも
のである。Note that 2 is defined by the following equation (3) in 2 conversion.

ｚ＝ｅ”　　　　　　　　　　　　　　（３）斯くして
、式（２）から当該ディジタルフィルタは、ディジタル
入力信号を分岐回路１で２分岐し、その一方の分岐出力
に第１の乗算回路２で係数βを、その他方の分岐出力に
第２の乗算回路３で係数αをそれぞれ乗算するとともに
、第２の乗算回路３の出力を積分回路５で積分し、その
積分出力と第１の乗算回路２の出力とを加算回路６で加
算するように構成される。z=e'' (3) Thus, from equation (2), the digital filter branches the digital input signal into two at the branch circuit 1, and the first multiplier circuit 2 applies the coefficient β to the output of one of the branches. The other branch output is multiplied by the coefficient α in the second multiplier circuit 3, and the output of the second multiplier circuit 3 is integrated in the integrator circuit 5, and the integrated output and the output of the first multiplier circuit 2 are combined. The adder circuit 6 is configured to add the .

ここで、αおよびβは、ＰＬＬ回路樟おいて、ループの
雑音帯域幅や同期特性、応答特性等のループ定数を決定
する重要な係数であり、その大きさは一般的に次の式（
４）および同（５）の範囲値になる。Here, α and β are important coefficients that determine loop constants such as the noise bandwidth, synchronization characteristics, and response characteristics of the loop in a PLL circuit, and their sizes are generally determined by the following formula (
4) and (5).

１０−６≦α≦１（４） １０づ≦β≦１（５） （発明が解決しようとする課題） 上述した従来のディジタルフィルタには次のような問題
がある。10-6≦α≦1 (4) 10≦β≦1 (5) (Problems to be Solved by the Invention) The conventional digital filter described above has the following problems.

乗算回路には、通常直並列乗算回路が使用されるが、ｍ
ビットとｎビットの直並列乗算回路はｍ×ｎ個の論理積
（ＡＮＤ）回路と途中加算を行うｍ個またはｎ個の加算
回路とで構成される。A series-parallel multiplier circuit is usually used as a multiplier circuit, but m
The bit and n-bit series/parallel multiplication circuits are composed of m×n logical product (AND) circuits and m or n adder circuits that perform intermediate addition.

一方、前記式（４）から、係数αは１０　のオーダーま
で変わり得るのであるから、第２の乗算回路３は少なく
とも２０ビツトの精度が要求される。そうすると、直並
列乗算回路を構成する加算回路はビット長に比例するの
で、この加算回路は最低でも２０個必要となる０周知の
ように加算回路はＡＮＤ回路と異なり各種論理回路の薬
合からなる。故に、従来のディジタルフィルタでは回路
規模が大きくなる。On the other hand, from equation (4) above, the coefficient α can vary up to the order of 10, so the second multiplier circuit 3 is required to have an accuracy of at least 20 bits. Then, since the number of adder circuits that make up a series-parallel multiplier circuit is proportional to the bit length, at least 20 adder circuits are required.As is well known, an adder circuit, unlike an AND circuit, consists of a combination of various logic circuits. . Therefore, the conventional digital filter has a large circuit scale.

また、ディジタルフィルタのクロックレートを決めるク
リティカルパスは、おもに乗算回路に使用される加算回
路の伝搬遅延時間（ｄ）により決まり、例えばｎ個の加
算回路を使用すると、最大クロックレートｆ□。は次の
式（６）で与えられる。Furthermore, the critical path that determines the clock rate of the digital filter is determined mainly by the propagation delay time (d) of the adder circuit used in the multiplier circuit. For example, if n adder circuits are used, the maximum clock rate f□. is given by the following equation (6).

ｆ、、、くｌ ｄ つまり、加算回路の個数ｎは当該ディジタルフィルタの
精度に関係し、個数ｎが増えればフィルタの精度は向上
するが、それに反比例して動作速度が低下するのである
。f, .

本発明は、このような従来の問題点に鑑みなされたもの
で、その目的は、回路規模の縮小化と最大クロックレー
トの改善をなし得るディジタルフィルタを提供すること
にある。The present invention has been made in view of these conventional problems, and its purpose is to provide a digital filter that can reduce the circuit scale and improve the maximum clock rate.

（課題を解決するための手段） 前記目的を達成するために、本発明のディジタルフィル
タは次の如き構成を有する。(Means for Solving the Problems) In order to achieve the above object, the digital filter of the present invention has the following configuration.

即ち、本発明のディジタルフィルタは、ディジタル入力
信号を２分岐する分岐回路と；　この分岐回路の第１の
分岐出力信号に第１の係数を乗算する第１の乗算回路と
；　前記分岐回路の第２の分岐出力信号に第２の係数の
実効有効けた部分を乗算する第２の乗算回路と；　この
第２の乗算回路の出力信号をｒ（ｒは正整数）ビットシ
フトして位取りを行うビットシフト回路と；　このビッ
トシフト回路の出力信号をディジタル積分する積分回路
と；　この積分回路の出力信号と前記第１の乗算回路の
出力信号を加算する加算回路と；を備えたことを特徴と
するものである。That is, the digital filter of the present invention includes: a branch circuit that branches a digital input signal into two; a first multiplier circuit that multiplies a first branch output signal of the branch circuit by a first coefficient; a second multiplier circuit that multiplies the second branch output signal by the effective significant digit part of the second coefficient; a bit that shifts the output signal of the second multiplier circuit by r bits (r is a positive integer) and scales it; A shift circuit; an integration circuit that digitally integrates the output signal of the bit shift circuit; and an addition circuit that adds the output signal of the integration circuit and the output signal of the first multiplier circuit. It is something.

（作　用） 次に、前記の如く構成される本発明のディジタルフィル
タの作用を説明する。(Function) Next, the function of the digital filter of the present invention configured as described above will be explained.

コンピュータシミュレーションの結果、前記式（２）に
おける係数αの実効有効けた数は高々１０ビツトで表現
できれば良いことが判明した。As a result of computer simulation, it has been found that the effective number of digits of the coefficient α in equation (2) can be expressed using at most 10 bits.

そこで、本発明では、第２の乗算回路に与える乗算係数
（第２の係数）として係数αをそのまま用いるのではな
く、この係数αの実効有効けたαを用い、位取りはビッ
トシフト回路にて行うようにした。即ち、本発明のディ
ジタルフィルタは次の式（７）に基づくものである。Therefore, in the present invention, instead of using the coefficient α as it is as the multiplication coefficient (second coefficient) given to the second multiplication circuit, the effective digit α of this coefficient α is used, and the scale is determined by a bit shift circuit. I did it like that. That is, the digital filter of the present invention is based on the following equation (7).

斯くして、本発明のディジタルフィルタによれば、第２
の乗算回路に与える乗算係数のビット数を従来よりも大
幅に減少させ得るので、第２の乗算回路において必要と
される加算回路の数を大幅に低減させ得、回路規模の縮
小化と最大クロックレートの改善をなし得る効果がある
。Thus, according to the digital filter of the present invention, the second
Since the number of bits of the multiplication coefficient given to the second multiplier circuit can be significantly reduced compared to the conventional method, the number of adder circuits required in the second multiplier circuit can be significantly reduced, reducing the circuit size and increasing the maximum clock speed. This has the effect of improving the rate.

（実　施　例） 以下、本発明の実施例を図面を参照して説明する。(Example) Embodiments of the present invention will be described below with reference to the drawings.

第１図は本発明の一実施例に係るディジタルフィルタを
示す、第１図において、第２の乗算回路３へ与えられる
乗算係数α′は、前記式（２）における（第２の）係数
αの実効有効けなであって、例えば１０ビツトで表現さ
れる。そして、この第２の乗算回路３では実効有効けた
α′との乗算であるから、その出力をビットシフト回路
４においてｒビットシフトし必要な位取りを行うように
し、これが積分回路５の入力となるようにしである。FIG. 1 shows a digital filter according to an embodiment of the present invention. In FIG. 1, the multiplication coefficient α' given to the second multiplier circuit 3 is the (second) coefficient α in equation (2) above. The effective key is expressed in, for example, 10 bits. Since this second multiplier circuit 3 performs multiplication by the effective effective digit α', the output is shifted by r bits in a bit shift circuit 4 to perform the necessary scale, and this becomes the input to the integration circuit 5. That's how it is.

（発明の効果） 以上説明したように、本発明のディジタルフィルタによ
れば、第２の乗算回路に与える乗算係数として本来の第
２の係数そのままを用いるのではなく第２の係数の実効
有効けたを用い、位取りはビットシフト回路にて行うよ
うにしたので、第２の乗算回路に与える乗算係数のビッ
ト数を従来よりも大幅に減少させ得るので、第２の乗算
回路において必要とされる加算回路の数を大幅に低減さ
せ得、回路規模の縮小化と最大クロックレートの改善を
なし得る効果がある。(Effects of the Invention) As explained above, according to the digital filter of the present invention, instead of using the original second coefficient as it is as a multiplication coefficient to be applied to the second multiplier circuit, the effective coefficient of the second coefficient is used. Since the scale is carried out by a bit shift circuit, the number of bits of the multiplication coefficient given to the second multiplier circuit can be significantly reduced compared to the conventional method. This has the effect of significantly reducing the number of circuits, reducing the circuit scale and improving the maximum clock rate.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例に係るディジタルフィルタの
ブロック図、第２図は従来のディジタルフィルタの構成
ブロック図である。 １・・・・・・分岐回路、　２・・・・・・第１の乗算
回路、３・・・・・・第２の乗算回路、　４・・・・・
・ビットシフト回路、　５・・・・・・積分回路、　６
・・・・・・加算回路。 代理人　弁理士　　八　幡　　義　博FIG. 1 is a block diagram of a digital filter according to an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional digital filter. 1... Branch circuit, 2... First multiplication circuit, 3... Second multiplication circuit, 4...
・Bit shift circuit, 5...Integrator circuit, 6
...Addition circuit. Agent Patent Attorney Yoshihiro Hachiman

Claims (1)

【特許請求の範囲】[Claims] ディジタル入力信号を２分岐する分岐回路と；この分岐
回路の第１の分岐出力信号に第１の係数を乗算する第１
の乗算回路と；前記分岐回路の第２の分岐出力信号に第
２の係数の実効有効けた部分を乗算する第２の乗算回路
と；この第２の乗算回路の出力信号をｒ（ｒは正整数）
ビットシフトして位取りを行うビットシフト回路と；こ
のビットシフト回路の出力信号をディジタル積分する積
分回路と；この積分回路の出力信号と前記第１の乗算回
路の出力信号を加算する加算回路と；を備えたことを特
徴とするディジタルフィルタ。a branch circuit that branches a digital input signal into two; a first branch circuit that multiplies the first branch output signal of the branch circuit by a first coefficient;
a second multiplier circuit that multiplies the second branch output signal of the branch circuit by the effective significant digit part of the second coefficient; integer)
a bit shift circuit that performs bit shifting and scale; an integration circuit that digitally integrates the output signal of the bit shift circuit; an adder circuit that adds the output signal of the integration circuit and the output signal of the first multiplier circuit; A digital filter characterized by being equipped with.