RU2006936C1 - Programmable digital filter - Google Patents

Abstract

FIELD: computer engineering. SUBSTANCE: samples of input signal are stored in registers 1, 5, 8. Signal is scaled by multiplication unit 2. Vector of filter mode is stored in register 12. Code of transmission function enters input of decoder 11 and weight coefficients which are encoded in direct parallel code enter inputs of code converters 13, 14, 15. Multiplexers 6 and 9 switch connections between units corresponding to non-recursive part of system for difference equations. Recursive part of system of equations has multiplication units 16, 17, controlled inverter units 18 and 19 and adder 20. Two parts of difference equations are combined by adder 3. Values of output signals are computed by adder 10. Double feedback for quantization error elimination is implemented due to delay of low information bits by means of registers 22 and 24 and due to multiplication of this bits by factors divisible by two. Then adders 23 and 25 shift these bits toward lower bits by one and two bits correspondingly. Outputs of adders 23 and 25 are connected to corresponding inputs adder 3. EFFECT: decreased overall variation of quantization noise at filter output due to introduction of double feedback for quantization error, increased quality of signal filtering, increased functional capabilities due to efficient transformation of transmission function and changed weight coefficients. 4 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано в измерительных устройствах систем автоматического управления, связи и акустической технике. The invention relates to computer technology and can be used in measuring devices of automatic control systems, communications and acoustic technology.

Известен рекурсивный цифровой фильтр второго порядка, содержащий элементы задержки, матричные блоки умножения, преобразователи кода и сумматор на пять входов. Данный фильтр имеет высокое быстродействие (1 мкс) благодаря применению матричных блоков умножения и выполнению остальных операций в параллельных кодах. Однако он имеет фиксированные связи, т. е. настроен на передаточную функцию одного вида, причем с большими аппаратурными затратами. Сложность фильтра обусловлена применением пяти матричных блоков умножения, а также тем, что умножение выполняется в прямых кодах, а алгебраическое сложение - в дополнительных. Поэтому на выходах блоков умножения введены преобразователи прямого кода в дополнительный, а на выходе сумматора происходит преобразование дополнительного кода в прямой. Блок управления в указанном фильтре отсутствует, но его функции по организации последовательности выполнения операций распределены между дополнительными элементами задержки, связанными с выходами блоков умножения. С учетом упомянутых элементов задержки входных и выходных сигналов общее количество элементов задержки достигает одиннадцати, причем каждый из них выполнен в виде многоразрядного регистра. Known recursive digital filter of the second order, containing delay elements, matrix multiplication blocks, code converters and an adder for five inputs. This filter has high speed (1 μs) due to the use of matrix multiplication blocks and the execution of other operations in parallel codes. However, it has fixed connections, that is, it is tuned to a transfer function of the same type, and with high hardware costs. The complexity of the filter is due to the use of five matrix multiplication blocks, as well as the fact that the multiplication is performed in direct codes, and algebraic addition in additional codes. Therefore, at the outputs of the multiplication units, direct code converters are introduced into an additional one, and at the output of the adder, an additional code is converted into a direct one. The control unit in the specified filter is absent, but its functions for organizing the sequence of operations are distributed between additional delay elements associated with the outputs of the multiplication blocks. Given the mentioned delay elements of the input and output signals, the total number of delay elements reaches eleven, each of which is made in the form of a multi-bit register.

Недостатки вышеуказанного фильтра частично устранены в программируемом рекурсивном цифровом фильтре второго порядка, содержащим регистры, два блока умножения, блок синхронизации, сумматоры, мультиплексоры, а также два сдвиговых регистра, дешифратор, два блока инвертирования знака, регистр константы и триггер. В этом фильтре создается возможность оперативной перестройки частотных характеристик, причем не только путем смещения частот среза, но и путем преобразования формы характеристик. Фильтр реализует систему разностных уравнений цифровых фильтров второго порядка, в том числе полосового фильтра (ПФ), фильтра нижних частот (ФНЧ) и фильтра верхних частот (ФВЧ):

;

где Х_i и Y_i - текущие значения входного и выходного сигналов;
Х_i-1, Х_i-2, Y_i-1, Y_i-2 - предшествующие значения переменных;
А, В - весовые коэффициенты;
С - константа масштабирования.The disadvantages of the above filter are partially eliminated in a second-order programmable recursive digital filter containing registers, two multiplication blocks, a synchronization block, adders, multiplexers, as well as two shift registers, a decoder, two sign inversion blocks, a constant register and a trigger. This filter creates the possibility of real-time tuning of the frequency characteristics, not only by shifting the cutoff frequencies, but also by transforming the shape of the characteristics. The filter implements a system of difference equations of second-order digital filters, including a band-pass filter (PF), a low-pass filter (LPF) and a high-pass filter (HPF):

;

where X _i and Y _i are the current values of the input and output signals;
X _i-1 , X _i-2 , Y _i-1 , Y _i-2 - previous values of the variables;
A, B - weighting factors;
C is the scaling constant.

Возможность оперативной трансформации передаточной функции и сброса содержимого регистров хранения и элементов задержки расширяет класс решаемых задач, например, в адаптивных системах автоматического регулирования.
Однако наличие выходного регистра фиксации результата уменьшает быстродействие фильтра. Кроме того, масштабирующий множитель выбран фиксированным, что затрудняет работу фильтра при скачкообразном изменении отношения сигнал/шум на его входе. Наиболее близким по технической сущности к предлагаемому является программируемый рекурсивный цифровой фильтр второго порядка, включающий в себя четыре регистра, два мультиплексора, регистр константы, дешифратор, три блока умножения, два блока инвертирования знака, три сдвиговых регистра, блок синхронизации, три сумматора, блок суммирования, состоящий из комбинированного сумматора и триггера округления результатов вычисления.The ability to quickly transform the transfer function and reset the contents of the storage registers and delay elements expands the class of tasks to be solved, for example, in adaptive automatic control systems.
However, the presence of the output register of fixing the result reduces the filter performance. In addition, the scaling factor is fixed, which makes it difficult for the filter to operate with an abrupt change in the signal-to-noise ratio at its input. The closest in technical essence to the proposed one is a programmable recursive digital filter of the second order, which includes four registers, two multiplexers, a constant register, a decoder, three multiplication blocks, two sign inverting blocks, three shift registers, a synchronization block, three adders, a summing block , consisting of a combined adder and a rounding trigger for the calculation results.

Недостатком данного фильтра является недостаточно высокое качество фильтрации. The disadvantage of this filter is the insufficient quality of the filter.

Цель изобретения - повышение качества фильтрации за счет введения двойной обратной связи по ошибке квантования. Фильтр реализует систему разностных уравнений цифровых фильтров второго порядка, в том числе ПФ, ФНЧ и ФВЧ с двойной обратной связью по ошибке квантования:

v_i-2-K₁·l_i-1-K₂·l_i-2] ; ₍₂₎

v_i-2-K₁·l_i-1-K₂·l_i-2] ; (3)

v_i-2-K₁·l_i-1-K₂·l_i-2] ; (4) где V_i, V_i-1, V_i-2 - текущие значения переменных;
l_i-1, l_i-2 - текущие значения ошибки квантования;
K₁, K₂ - весовые коэффициенты умножителей по ошибке квантования.The purpose of the invention is to improve the quality of the filter due to the introduction of double feedback on the quantization error. The filter implements a system of difference equations of digital filters of the second order, including PF, low-pass filter and high-pass filter with double feedback by quantization error:

v _i-2 -K ₁ · l _i-1 -K ₂ · l _i-2 ]; ₍₂₎

v _i-2 -K ₁ · l _i-1 -K ₂ · l _i-2 ]; (3)

v _i-2 -K ₁ · l _i-1 -K ₂ · l _i-2 ]; (4) where V _i , V _i-1 , V _i-2 are the current values of the variables;
l _i-1 , l _i-2 - current values of the quantization error;
K ₁ , K ₂ - weighting factors of the multipliers by quantization error.

Возможность реализации одной из трех систем уравнений (2) - (4) обеспечивается благодаря дешифратору кода передаточной функции фильтра, мультиплексорам, первому, второму и третьему сумматорам. Использование преобразователей параллельного кода в последовательный и трех блоков умножения создает возможность смены весовых коэффициентов и константы масштабирования. Инверторы знака и блок суммирования позволяют перестраивать рекурсивную часть систем уравнений (2) - (4). The possibility of implementing one of the three systems of equations (2) - (4) is provided thanks to the code of the filter transfer function decoder, multiplexers, the first, second and third adders. The use of parallel to serial converters and three multiplication blocks makes it possible to change the weighting factors and the scaling constant. Sign inverters and the summing unit allow you to rebuild the recursive part of the systems of equations (2) - (4).

Несмотря на очевидное достоинство используемых в прототипе и в предлагаемом фильтре умножителей, вследствие усечения с округлением результата умножения двух операндов для того, чтобы разрядность результата умножения была равна разрядности множителя и множимого (в нашем случае N = 10), возникают шумы квантования, которые существенно влияют на такие параметры фильтра, как динамический диапазон, отношение сигнал/шум и другие точностные показатели. Наиболее явно эффект усечения выходного сигнала проявляется при подаче на вход программируемого рекурсивного цифрового фильтра второго порядка слабых сигналов, т. е. при малых отношениях сигнал/шум. Возможный путь для устранения этого недостатка - применение операндов двойной длины. Однако техническая реализация таких устройств приводит к удвоению аппаратурных затрат. В предложенном фильтре указанный недостаток устранен введением двойной обратной связи по ошибки квантования.
Обозначим через Y_i выходной сигнал фильтра без усечения, а через

усеченный выходной сигнал. Выразим

через входной сигнал Х_i и ошибку усечения l_i. Сигнал Y_i связан с усеченным выходом

и ошибкой усечения выражением
Y(i) =

(i) + l(i). (5)
В случае введения двойной обратной связи по ошибке квантования разложенное уравнение для реализации программируемых фильтров второго порядка приобретает вид
y(i)=

a_i·x(n-i)+

b

(n-1)-

K_i·l(n-i)

. (6)
Как видно из выражения (6), сигнал ошибки сначала задерживается, а затем возвращается на сумматор умноженным на коэффициенты K_i. Коэффициенты K₁ и K₂ выбраны равными соответственно 0,5 и 0,25. В этом случае умножение сводится к простому сдвигу соответственно на один и два разряда в сторону младших разрядов. В частотной области выражение (6) можно представить в общем виде так

(Z)= X(Z) [(

a_i·Z^-1)/(1-

b_i·Z^-1)] -E(Z)[(1)/(1-

K_i·Z^-1)] . (7)
Уравнение (7) показывает, что спектр усеченного выходного сигнала равен спектру входного, умноженного на передаточную функцию идеального фильтра, минус спектр E(Z) ошибки усечения, умноженный на некоторую "функцию ошибки". Как видно из выражения (6), в предельном случае коэффициенты K_i могут быть выбраны равными значениям полюсов (коэффициенты b_i). В этом случае нет усиления Е(Z) полюсами фильтра, что особенно эффективно в звуковых системах, в частности в проигрыва- телях компакт-дисков. Кроме того, в таких устройствах особую осторожность нужно соблюдать на граничных частотах, т. е. частотах, близких к положению полюсов и частоте Найквиста, где сказываются эффекты близости комплексно-сопряженных полюсов. Необходимо заметить, что введение дополнительной обратной связи по ошибке квантования ухудшает отношение сигнал/шум, так как в младших разрядах выходного слова содержится аддитивная смесь сигнала с шумом. Этот недостаток устраняется предложенным фильтром за счет увеличения значения константы масштабирования.Despite the obvious advantage of the multipliers used in the prototype and in the proposed filter, due to truncation with rounding of the multiplication result of two operands, so that the digit capacity of the multiplication result is equal to the digit capacity of the factor and the multiplier (in our case N = 10), quantization noise occurs that significantly affects filter parameters such as dynamic range, signal-to-noise ratio and other accuracy indicators. The effect of truncating the output signal is most pronounced when weak signals are applied to the input of a programmable recursive digital filter of the second order, i.e., at low signal-to-noise ratios. A possible way to eliminate this drawback is to use double-length operands. However, the technical implementation of such devices leads to a doubling of hardware costs. In the proposed filter, this drawback is eliminated by introducing double feedback on quantization errors.
Denote by Y _{i the} output signal of the filter without truncation, and by

truncated output. Express

through the input signal X _i and the truncation error l _i . Signal Y _i is associated with a truncated output

and truncation error expression
Y (i) =

(i) + l (i). (5)
In the case of introducing double feedback by quantization error, the decomposed equation for the implementation of second-order programmable filters takes the form
y (i) =

a _i x (ni) +

b

(n-1) -

K _i l (ni)

. (6)
As can be seen from expression (6), the error signal is first delayed, and then returned to the adder multiplied by the coefficients K _i . The coefficients K ₁ and K ₂ are chosen equal to 0.5 and 0.25, respectively. In this case, the multiplication is reduced to a simple shift by one and two digits, respectively, towards the lower digits. In the frequency domain, expression (6) can be represented in general form as

(Z) = X (Z) [(

a _i Z ^-1 ) / (1-

b _i · Z ^-1 )] -E (Z) [(1) / (1-

K _i · Z ^-1 )]. (7)
Equation (7) shows that the spectrum of the truncated output signal is equal to the spectrum of the input multiplied by the transfer function of the ideal filter, minus the spectrum E (Z) of the truncation error multiplied by some “error function”. As can be seen from expression (6), in the extreme case, the coefficients K _i can be chosen equal to the values of the poles (coefficients b _i ). In this case, there is no gain E (Z) by the filter poles, which is especially effective in sound systems, in particular in CD players. In addition, in such devices, special care must be taken at boundary frequencies, i.e., frequencies close to the position of the poles and the Nyquist frequency, where the effects of proximity of complex conjugate poles affect. It should be noted that the introduction of additional feedback on the quantization error degrades the signal-to-noise ratio, since the lower bits of the output word contain an additive mixture of the signal and noise. This disadvantage is eliminated by the proposed filter by increasing the value of the scaling constant.

Перестройка фильтра производится после записи промасштабированного вектора состояния во второй регистр хранения. Время перестройки определяется задержкой на сумматорах комбинационного типа и равно для ИМС 564 серии примерно 50 -80 нс. В cлучае применения матричных БИС типа Н1537ХМ1 время перестройки уменьшается до 10-15 нс. В первом аналоге длительность цикла в 1 мкс достигается за счет сокращения процесса умножения до одного такта, но для этого требуются матричные блоки умножения, каждый из которых (а их в фильтре всего пять) при выполнении в виде БИС на базовых матричных кристаллах соизмерим по габаритам с предложенным фильтром. Кроме того, при большой сложности он имеет фиксированные связи между блоками, т. е. настроен на передаточную функцию одного вида. The filter is rebuilt after writing the scaled state vector to the second storage register. The tuning time is determined by the delay on combinational type combiners and is approximately 50 -80 ns for the 564 series ICs. In the case of using matrix LSIs of the type N1537XM1, the tuning time decreases to 10-15 ns. In the first analogue, a cycle time of 1 μs is achieved by reducing the multiplication process to one clock cycle, but this requires matrix multiplication blocks, each of which (and there are only five in the filter) when executed as LSI on basic matrix crystals is comparable in size with the proposed filter. In addition, with great complexity, it has fixed connections between blocks, i.e. it is configured for a transfer function of the same type.

По сравнению с вторым аналогом заявляемый фильтр обладает более высоким быстродействием, так как при его использовании отсутствует необходимость в выходном регистре фиксации результата, что сокращает цикл вычисления на 0,5 такта. Кроме того, сокращаются аппаратурные затраты, что имеет существенное значение при проектировании БИС на базовых матричных кристаллах. Во-вторых, путем введения третьего множительного устройства устраняется другой существенный недостаток второго аналога, в котором масштабирующий множитель выбирается фиксиро- ванным. В заявляемом фильтре коэффициент масштабирования можно менять от 0 до 1. Это особенно важно в случае скачкообразного изменения отношения сигнал/шум входного сигнала. Compared with the second analogue, the inventive filter has a higher speed, since when using it there is no need for an output register for fixing the result, which reduces the calculation cycle by 0.5 clock cycles. In addition, hardware costs are reduced, which is essential when designing LSIs on basic matrix crystals. Secondly, by introducing a third multiplier device, another significant drawback of the second analogue is eliminated, in which the scaling factor is chosen fixed. In the inventive filter, the scaling factor can be changed from 0 to 1. This is especially important in the case of an abrupt change in the signal-to-noise ratio of the input signal.

На фиг. 1 представлена функциональная схема программируемого цифрового фильтра; на фиг. 2 - схема блока умножения; на фиг. 3 - функциональная схема блока синхронизации; на фиг. 4 - временная диаграмма работы фильтра. In FIG. 1 shows a functional diagram of a programmable digital filter; in FIG. 2 is a diagram of a multiplication block; in FIG. 3 is a functional diagram of a synchronization unit; in FIG. 4 is a timing diagram of a filter.

Программируемый цифровой фильтр содержит регистр 1 хранения текущего значения входного сигнала, выходом соединенный с входом множимого блока 2 умножения, выход которого соединен с вторым информационным входом комбинационного сумматора 3. Выход первого разряда сумматора 3 подключен к информационному входу D-триггера 4, выходом соединенного с входом переноса этого сумматора. Выходы остальных разрядов сумматора 3 соединены с информационным входом регистра 5, прямой и инверсный выходы которого соединены через мультиплексор 6 с первым информационным входом комбинационного сумматора 7. Прямой выход регистра 5 соединен с регистром 8, прямой выход которого соединен с информационным входом мультиплексора 9. Выход сумматора 7 и выход мультиплексора 9 соединены соответственно с первым и вторыми входами комбинационного сумматора 10. Выход сумматора 10 является выходом фильтра. Регистры 1, 5, 8, мультиплексоры 6 и 9 содержат N двоичных разрядов (в нашем примере N = 8). В разрядной сетке сумматоров 7 и 10 N+2 разряда, а сумматор 3 имеет N+1 разряд. Входы управления мультиплексоров 6 и 9 и входы переноса сумматоров 7 и 10 соединены с выходами дешифратора 11, соединенного с четвертым выходом регистра 12 хранения вектора состояния фильтра. Третий, второй и первый выходы регистра 12 хранения вектора состояния фильтра соединены с информационными входами преобразователей 13, 14, 15 параллельных кодов коэффициентов в последовательные коды множителей. Выходы сумматора 7 и мультиплексора 9 подключены к числовым входам множимого блоков 16 и 17 умножения соответственно. Выходы блоков 16 и 17 умножения связаны через блоки управляемых 18 и 19 инверторов с входами комбинационного сумматора 20, выход которого соединен с первым информационным входом сумматора 3. Входы управления блоков 18 и 19 соединены с выходами знаковых разрядов регистра 12. Входы множителей блоков 2, 16, 17 соединены с выходами преобразователей 13, 14, 15. Входы управления регистров 1, 5 и 8, преобразователей 13, 14 и 15 кода, блоков 2, 16, 17 умножения и тактовый вход D-триггера 4 соединены с соответствующими выходами блока 21 синхронизации, вход которого служит входом пуска цифрового фильтра. Младшая часть информационных разрядов (например, младшие пять разрядов) с выхода сумматора 10, который является выходом фильтра, поступает на информационный вход регистра 22, выход которого подключен к информационному входу комбинационного сумматора 23 со сдвигом на один разряд в сторону младших разрядов, что соответствует умножению на коэффициент 0,5. Выход комбинационного сумматора 23 подсоединен одновременно к третьему информационному входу комбинационного сумматора 3 и информационному входу регистра 24. Выход данного регистра подключен к входу комбинационного сумматора 25 со сдвигом на два разряда в сторону младших разрядов, что соответствует умножению на коэффициент 0,25. Выход сумматора 25 соединен с четвертым информационным входом комбинационного сумматора 3. Тактовые входы регистров 22 и 24 подключены к второму выходу блока 21 синхронизации, при этом установочные входы регистров 22 и 24 соединены с установочным входом регистра 12 константы. The programmable digital filter contains a register 1 for storing the current value of the input signal, with an output connected to the input of the multiplier unit 2 of the multiplication, the output of which is connected to the second information input of the combination adder 3. The output of the first discharge of the adder 3 is connected to the information input of the D-trigger 4, the output connected to the input carry this adder. The outputs of the remaining bits of the adder 3 are connected to the information input of the register 5, the direct and inverse outputs of which are connected through the multiplexer 6 to the first information input of the combination adder 7. The direct output of the register 5 is connected to the register 8, the direct output of which is connected to the information input of the multiplexer 9. The output of the adder 7 and the output of the multiplexer 9 are connected respectively to the first and second inputs of the combination adder 10. The output of the adder 10 is the output of the filter. Registers 1, 5, 8, multiplexers 6 and 9 contain N binary digits (in our example, N = 8). In the discharge grid of adders 7 and 10, N + 2 digits, and adder 3 has N + 1 digits. The control inputs of the multiplexers 6 and 9 and the transfer inputs of the adders 7 and 10 are connected to the outputs of the decoder 11 connected to the fourth output of the filter status vector storage register 12. The third, second and first outputs of the register of storage of the state vector of the filter are connected to the information inputs of the converters 13, 14, 15 of the parallel codes of the coefficients in the serial codes of the multipliers. The outputs of the adder 7 and the multiplexer 9 are connected to the digital inputs of the multiplicable multiplication blocks 16 and 17, respectively. The outputs of the multiplication blocks 16 and 17 are connected through the blocks of the controlled 18 and 19 inverters to the inputs of the combiner adder 20, the output of which is connected to the first information input of the adder 3. The control inputs of the blocks 18 and 19 are connected to the outputs of the significant bits of the register 12. The inputs of the multipliers of blocks 2, 16 , 17 are connected to the outputs of the converters 13, 14, 15. The control inputs of the registers 1, 5 and 8, code converters 13, 14 and 15, multiplication blocks 2, 16, 17 and the clock input of the D-trigger 4 are connected to the corresponding outputs of the synchronization block 21 whose input serves as input m start digital filter. The smallest part of the information bits (for example, the least five bits) from the output of the adder 10, which is the output of the filter, is fed to the information input of the register 22, the output of which is connected to the information input of the combinational adder 23 with a shift by one bit in the direction of the least significant bits, which corresponds to multiplication by a factor of 0.5. The output of the combination adder 23 is connected simultaneously to the third information input of the combination adder 3 and the information input of the register 24. The output of this register is connected to the input of the combination adder 25 with a shift by two digits toward the lower digits, which corresponds to multiplication by a factor of 0.25. The output of the adder 25 is connected to the fourth information input of the combination adder 3. The clock inputs of the registers 22 and 24 are connected to the second output of the synchronization unit 21, while the installation inputs of the registers 22 and 24 are connected to the installation input of the constant register 12.

Каждый из блоков 2, 16 и 17 умножения (фиг. 2) включает в себя разрядный комбинационный сумматор 26, мультиплексор 27, регистр-аккумулятор 28 и D-триггер 29. Выход мультиплексора 27 соединен с первым числовым входом сумматора 26, выход которого соединен с числовым входом регистра-аккумулятора 28, первым разрядом выходного слова подключенного к D-входу триггера 29, выход которого соединен с входом переноса сумматора 26. Остальные разряды регистра 28 соединены с разрядами 1. . . N+1 второго числового входа сумматора 26 с расширением (N-1)-го разряда на N-й разряд. Первый числовой вход мультиплексора 27 подключен к выходу регистра 1 хранения, выходу сумматора 7 или мультиплексора 9, а разряды второго числового входа соединены с шиной логического "0". Вход управления мультиплексора 27 служит входом множителя в прямом последовательном коде и соединен с выходом преобразователя 13, 14 и 15 кода соответственно. Входы записи и сброса регистра 28 подключены к соответствующим выходам блока 21 синхронизации. Выходы разрядов 2. . . N и знаковый разряд мультиплексора 27 образуют N-разрядный выход произведения в дополнительном коде. Each of the blocks 2, 16 and 17 of the multiplication (Fig. 2) includes a combination combiner 26, a multiplexer 27, a battery register 28 and a D-trigger 29. The output of the multiplexer 27 is connected to the first numerical input of the adder 26, the output of which is connected to the numerical input of the register-accumulator 28, the first bit of the output word connected to the D-input of the trigger 29, the output of which is connected to the transfer input of the adder 26. The remaining bits of the register 28 are connected to bits 1.. . N + 1 of the second numerical input of adder 26 with the extension of the (N-1) -th discharge to the N-th discharge. The first numerical input of the multiplexer 27 is connected to the output of the storage register 1, the output of the adder 7 or the multiplexer 9, and the bits of the second numerical input are connected to the logical "0" bus. The control input of the multiplexer 27 serves as the input of the multiplier in the direct serial code and is connected to the output of the converter 13, 14 and 15 of the code, respectively. The entries of the write and reset register 28 are connected to the corresponding outputs of block 21 synchronization. Outputs of discharges 2.. . N and the sign bit of the multiplexer 27 form the N-bit output of the product in the additional code.

Блок 21 синхронизации (фиг. 3) содержит двухразрядный счетчик 30, четырехразрядный счетчик 31, триггеры 32 и 33, тактовый генератор 34 и дешифраторы 35, 36. Тактовые входы счетчиков 30 и 31 соединены с выходом генератора 34, а входы управления - с выходами триггеров 32 и 33. S-вход триггера 32 служит входом импульса "Пуск" фильтра. Выход переполнения счетчика 30 соединен с входами триггера 32 и счетчика 30. Выходы счетчика 30 соединены со входом дешифратора 36, входы которого, кроме этого, соединены с парафазными выходами генератора 34, а также с выходами дешифратора 35, входом подключенного к выходу счетчика 31. Отдельный выход дешифратора 35 подключен к входам сброса счетчика 31 и триггера 33. Block 21 synchronization (Fig. 3) contains a two-bit counter 30, four-bit counter 31, triggers 32 and 33, a clock generator 34 and decoders 35, 36. The clock inputs of the counters 30 and 31 are connected to the output of the generator 34, and the control inputs are connected to the outputs of the triggers 32 and 33. The S-input of flip-flop 32 serves as the input to the “Start” pulse of the filter. The overflow output of the counter 30 is connected to the inputs of the trigger 32 and the counter 30. The outputs of the counter 30 are connected to the input of the decoder 36, the inputs of which, in addition, are connected to the paraphase outputs of the generator 34, as well as to the outputs of the decoder 35, the input connected to the output of the counter 31. Separate the output of the decoder 35 is connected to the reset inputs of the counter 31 and the trigger 33.

Преобразователи 13, 14 и 15 кода могут выполняться в виде регистра сдвига с параллельной записью весового коэффициента. Code converters 13, 14 and 15 can be implemented as a shift register with parallel recording of the weight coefficient.

Предпочтительной элементной базой для реализации фильтра является полузаказная матричная БИС на базовых матричных кристаллах, выполненная по КМОП-технологии. Поэтому макет прототипа целесообразно изготовить на элементах 564 серии средней степени интеграции. Серия содержит функциональные блоки, используемые в предлагаемом фильтре, в том числе регистры хранения и сдвига, мультиплексоры, комбинационные сумматоры. The preferred element base for the implementation of the filter is a semi-ordered matrix LSI on the base matrix crystals, made by CMOS technology. Therefore, it is advisable to make a prototype model on elements of the 564 series of medium degree of integration. The series contains functional blocks used in the proposed filter, including storage and shift registers, multiplexers, combinational combiners.

Предлагаемый цифровой фильтр работает следующим образом. The proposed digital filter operates as follows.

Для настройки фильтра на выбранную передаточную функцию в регистр 12 импульсом "Начальная установка" вводится вектор состояния V(F, А, B, С), где F - двухразрядный код передаточной функции. Тем же импульсом стирается содержимое регистров 5, 8, 22, 24. Содержимое регистра 12 сохраняется на время работы с заданной передаточной функцией фильтра. Результатом начальной установки является выбор одной из трех систем уравнений (2)-(4), которые можно записать следующим образом:

l_l-1K₂·l_i-2] ; где α, β- переменные на выходе дешифратора 11, зависящие от кода F, который принимает значение 01 для ФНЧ, 10 для ФВЧ и 11 для ПФ. Дешифратор 11 обеспечивает формирование функций α(F) и β(F):

и F= 10; Константа масштабирования С не зависит от кода F и определяется расчетнымпутем в зависимости от вида сигнала на входе и величины модуля передаточной функции фильтра.To configure the filter for the selected transfer function, the state vector V (F, A, B, C) is introduced into register 12 by the pulse "Initial setting", where F is the two-digit code of the transfer function. The same pulse erases the contents of registers 5, 8, 22, 24. The contents of register 12 is stored for the duration of operation with a given transfer function of the filter. The result of the initial installation is the selection of one of the three systems of equations (2) - (4), which can be written as follows:

l _l-1 K ₂ · l _i-2 ]; where α, β are the variables at the output of the decoder 11, depending on the code F, which takes the value 01 for the low-pass filter, 10 for the high-pass filter, and 11 for the PF. The decoder 11 provides the formation of the functions α (F) and β (F):

and F = 10; The scaling constant C does not depend on the code F and is determined by calculation, depending on the type of signal at the input and the magnitude of the module of the transfer function of the filter.

При настройке на ФНЧ между блоками фильтра устанавливаются следующие связи: мультиплексор 6 подключает прямой выход регистра 5 к второму входу сумматора 7, мультиплексор 9 соединяет прямой выход регистра 8 с вторым входом сумматора 10, на входы переноса сумматоров 7 и 10 из дешифратора 11 подается потенциал логического "0". When tuning to the low-pass filter, the following connections are established between the filter blocks: multiplexer 6 connects the direct output of register 5 to the second input of the adder 7, multiplexer 9 connects the direct output of the register 8 to the second input of the adder 10, the logic potential is supplied to the transfer inputs of adders 7 and 10 from the decoder 11 "0".

При настройке на ФВЧ мультиплексор 6 соединяет инверсный выход регистра 5 с входом сумматора 7, а мультиплексор 9 - прямой выход регистра 8 с входом сумматора 10, на вход переноса сумматора 7 из дешифратора 11 поступает потенциал логической "1", а на вход переноса сумматора 10 - потенциал логического "0". When tuned to a high-pass filter, multiplexer 6 connects the inverse output of register 5 with the input of adder 7, and multiplexer 9 connects the direct output of register 8 with the input of adder 10, the logical “1” potential is transferred to the transfer input of adder 7 from decoder 11, and the adder 10 is transferred to - potential logical "0".

При выборе ПФ мультиплексор 6 запирается и выдает нули по всем разрядам на вход сумматора 7, мультиплексор 9 соединяет инверсный вход регистра 8 с входом сумматора 10, на вход переноса сумматора 7 из дешифратора 11 поступает потенциал логического "0", а на вход переноса сумматора 10 - потенциал логической "1". When choosing a PF, multiplexer 6 is locked and outputs zeros in all digits to the input of adder 7, multiplexer 9 connects the inverse input of register 8 to the input of adder 10, the logical “0” potential comes to the transfer input of adder 7 from decoder 11, and the adder 10 transfers input - potential logical "1".

В любом из рассмотренных вариантов настройки ЦФ завершается не более чем через 0,1. . . 0,15 мкс после записи вектора состояния в регистр 12. In any of the considered tuning options, the DF is completed in no more than 0.1. . . 0.15 μs after writing the state vector to register 12.

Текущее значение переменной Y_i на выходе фильтра вычисляется циклически с частотой выборки входной переменной Х_i. Эта частота зависит от быстродействия внешнего источника информации. Последний по мере готовности нового значения Х_i на входе регистра 1 посылает импульс "Пуск" на вход блока 21 синхронизации (фиг. 4а) и с этого момента начинается цикл работы фильтра. В блоке синхронизации триггер 32 переходит в состояние "1" (фиг. 4б) и остается в нем в течение двух тактов генератора 34 (фиг. 4в). Импульс "Пуск" используется и как команда пересылки числа из регистра 5 в регистр 8, а из регистра 22 через сумматор 23 в регистр 24.The current value of the variable Y _i at the filter output is calculated cyclically with the sampling frequency of the input variable X _i . This frequency depends on the speed of the external information source. The latter, as soon as the new value X _{i is} ready at the input of the register 1, sends a Start pulse to the input of the synchronization block 21 (Fig. 4a), and from this moment the filter cycle begins. In the synchronization block, the trigger 32 switches to the state “1” (Fig. 4b) and remains there for two clock cycles of the generator 34 (Fig. 4c). The “Start” pulse is also used as a command to transfer a number from register 5 to register 8, and from register 22 through an adder 23 to register 24.

В результате в регистре 8 записывается значение V_i-1, а в регистре 24 - значение ошибки квантования l_i-2 (фиг. 4г). Дешифратор 36 по первому тактовому импульсу формирует импульс передачи содержимого регистра 1 в регистр 5 и младших разрядов с выхода сумматора 10 в регистр 22 (фиг. 4д), благодаря чему запоминаются новые значения V_i-1 и l_i-1 соответственно. В первой половине второго такта дешифратор 36 формирует импульс записи очередного значения в регистр 1 (фиг. 4е). Этим же импульсом производятся сброс регистров 28 в блоках 2, 16 и 17 умножения, а также запись младших весовых коэффициентов А, В и С в прямом коде в преобразователи 13, 14 и 15. Во втором такте дешифратор 36 переводит триггер 33 в состояние "1" (фиг. 4ж), триггер 32 возвращается в нулевое состояние импульсом переполнения счетчика 30. Триггер 33 разрешает работу счетчика 31, с помощью которого формируется серия управляющих импульсов для преобразователей 13, 14 и 15 и блоков 2, 16 и 17 умножения. Серия заканчивается в начале (N+2)-го такта работы счетчика 31, когда дешифратор 35 фиксирует такт с указанным номером и возвращает триггер 33 в нулевое состояние (фиг. 4ж, з). В рассматриваемом примере блок 21 синхронизации выполнен для десятиразрядных коэффициентов А, В и С. Поэтому серия управляющих импульсов включает в себя девять импульсов сдвига для преобразователей 13, 14 и 15 (фиг. 4и), из которых модули коэффициентов А, В, С выходят младшими разрядами вперед (фиг. 4к), девять импульсов записи чисел из сумматоров 26 - в регистры 28 (фиг. 4л), восемь импульсов записи содержимого первого разряда регистра 28 - в триггер 29 (фиг. 4м), импульс округления результата - в сумматор 3 (фиг. 4н).As a result, the value V _{i-1 is} recorded in the register 8, and the value of the quantization error l _{i-2 is} recorded in the register 24 (Fig. 4d). The decoder 36 at the first clock pulse generates a pulse to transfer the contents of register 1 to register 5 and the least significant bits from the output of the adder 10 to register 22 (Fig. 4e), due to which new values V _i-1 and l _{i-1 are} stored, respectively. In the first half of the second clock, the decoder 36 generates an impulse to write the next value to register 1 (Fig. 4e). The same pulse is used to reset the registers 28 in blocks 2, 16 and 17 of the multiplication, as well as record the lowest weight coefficients A, B and C in the direct code to the converters 13, 14 and 15. In the second cycle, the decoder 36 sets the trigger 33 to the state "1 "(Fig. 4g), the trigger 32 returns to the zero state by the overflow pulse of the counter 30. The trigger 33 enables the operation of the counter 31, by means of which a series of control pulses is generated for the converters 13, 14 and 15 and the multiplication blocks 2, 16 and 17. The series ends at the beginning of the (N + 2) -th clock cycle of the counter 31, when the decoder 35 captures the clock cycle with the indicated number and returns the trigger 33 to the zero state (Fig. 4g, h). In this example, the synchronization unit 21 is made for ten-digit coefficients A, B, and C. Therefore, the series of control pulses includes nine shift pulses for converters 13, 14, and 15 (Fig. 4i), of which the modules of coefficients A, B, C come out lower discharges forward (Fig. 4k), nine pulses to write numbers from adders 26 to registers 28 (Fig. 4l), eight pulses to write the contents of the first bit of register 28 to trigger 29 (Fig. 4m), the rounding pulse of the result to adder 3 (Fig. 4H).

Так как сумматоры 3, 7, 10, 23, 25 комбинационного типа, то тотчас после выполнения масштабирования входной переменной с помощью блока 2 умножения на выходе сумматора 3 появляется число Х_i = V_i, на выходе сумматора 7 - число V_K + α˙V_K-1, на выходе сумматора 10 - число V_i + α˙V_i-1 + β˙V_i-2 = Y_i, на выходе сумматора 23 - число K_i˙ l_i-1, а на выходе сумматора 25 - число K₂ ˙l_i-2. В соответствии с выбранной передаточной функцией на выходе сумматора 10 получают значение выходного сигнала.Since the adders 3, 7, 10, 23, 25 are of a combinational type, then immediately after scaling the input variable using the multiplication unit 2, the number X _i = V _i appears at the output of the adder 3, the number V _K + α на at the output of the adder 7 V _K-1 , at the output of adder 10 - the number V _i + α˙V _i-1 + β˙V _i-2 = Y _i , at the output of adder 23 - the number K _i ˙ l _i-1 , and at the output of the adder 25 is the number K ₂ ˙l _i-2 . In accordance with the selected transfer function at the output of the adder 10 receive the value of the output signal.

Операции умножения на коэффициенты А, В, С выполняются синхронно тремя умножителями следующим образом. Двоичная цифра последовательного кода множителя А, В, С управляет состоянием соответствующего мультиплексора 27 в блоках 2, 16 и 17 умножения. Если цифра множителя a_j = = 0 (b_j = 0), где j = 0,1,2. . . 8, то на выходе регистра-аккумулятора 28 будет число "0", а если a_j = 1 (b_j = 1) - число V_i-1 (в блоке 16), V_i-2 (в блоке 17) или Х_i (в блоке 2). На выходе сумматора 26 в блоке 16 умножения в j-м такте образуется сумма
Z_i,j = V_i-1˙ A_j + 0,5 ˙Z_i,j-1 + q_i-1 , где Z_i,j-1 - число в регистре 24 к началу j-го такта;
q_i-1 - цифра в триггере 29 к началу j-го такта.The operations of multiplying by the coefficients A, B, C are performed synchronously by three multipliers as follows. The binary digit of the serial code of the multiplier A, B, C controls the state of the corresponding multiplexer 27 in the multiplication blocks 2, 16 and 17. If the digit of the factor is a _j = 0 (b _j = 0), where j = 0,1,2. . . 8, then the output of the register-accumulator 28 will be the number "0", and if a _j = 1 (b _j = 1) - the number V _i-1 (in block 16), V _i-2 (in block 17) or X _i (in block 2). At the output of the adder 26 in the multiplication block 16 in the j-th clock, the sum
Z _{i, j} = V _i-1 ˙ A _j + 0.5 ˙ Z _{i, j-1} + q _i-1 , where Z _{i, j-1} is the number in the register 24 to the beginning of the j-th beat;
q _i-1 is the number in trigger 29 to the beginning of the j-th beat.

Умножение на коэффициент 0,5 в указанных уравнениях обеспечивается за счет косых связей между выходами регистра-аккумулятора 28, т. е. за счет смещения содержимого регистра 28 на один разряд вправо. При таком сдвиге отбрасываемая цифра первого разряда записывается в триггер 29 и учитывается в следующем такте как цифра переноса в сумматоре 26. В середине каждого такта умножения число с выхода сумматора 26 записывается в регистр 28. К конце девятого такта умножения в блоке 16 умножения формируется число I А I˙V_i-1, в блоке 17 умножения - число I В I˙V_i-2, а в блоке 2 умножения - C˙ Х_i. Если коэффициенты А и В принимают отрицательное значение, то произведение инвертируется по всем разрядам, а к содержимому младшего разряда добавляется единица. В результате число остается в дополнительном коде, но его знак меняется на противоположный. Если знак коэффициента положительный, то произведение передается через блок 18 или 19 без изменения, В случае работы блока 2 умножения блок инвертирования отсутствует, так как коэффициент С всегда положительный. Из условия устойчивости рекурсивного цифрового фильтра второго порядка модуль коэффициента А выбирается в пределах от 0 до 2, коэффициент В - от 0 до 1. Так как число А может быть больше единицы, то все множители приходится уменьшать вдвое. Поэтому сумма произведений передается с выхода регистра 28 на блок инверторов со сдвигом влево на один разряд. Кроме того, при передаче результата из блока 2 умножения, а из сумматора 20 соответственно на первый и второй входы сумматора 3 необходимо произвести сдвиг слагаемых на один разряд влево, т. е. тем самым восстановить истинные значения произведений на выходе блоков умножения. Во второй половине последнего такта работы блока 21 синхронизации число на выходе сумматора 3 округляется путем записи содержимого первого разряда этого сумматора в триггер 4 (фиг. 4н) с последующим добавлением этой цифры к содержимому младшего разряда по входу переноса. После округления число с выходов 2. . . N+1 подается на вход комбинационного сумматора 7, выход которого соединен с входом выходного сумматора 10, т. е. после сложения получается результирующее значение Y_i выходного сигнала фильтра. При этом данный управляющий импульс возвращает триггер 4 в нулевое состояние и тем самым переводит цифровой фильтр в ждущий режим. Результирующее значение на выходе сумматора 10 получают в дополнительном коде.Multiplication by a coefficient of 0.5 in these equations is provided due to the oblique connections between the outputs of the register-accumulator 28, i.e., by shifting the contents of the register 28 by one bit to the right. With this shift, the discarded digit of the first digit is recorded in the trigger 29 and taken into account in the next clock as the carry digit in the adder 26. In the middle of each multiplication clock, the number from the output of the adder 26 is written in register 28. By the end of the ninth multiplication clock, the number I is formed in the multiplication block 16. And I˙V _i-1 , in the block of multiplication 17 - the number I В I˙V _i-2 , and in the block 2 of multiplication - C˙ X _i . If the coefficients A and B take a negative value, then the product is inverted for all digits, and one is added to the contents of the lower digit. As a result, the number remains in the additional code, but its sign changes to the opposite. If the coefficient sign is positive, then the product is transmitted through block 18 or 19 without change. In the case of operation of the multiplication block 2, the inversion block is absent, since the coefficient C is always positive. From the stability condition of a second-order recursive digital filter, the coefficient A module is selected from 0 to 2, coefficient B is selected from 0 to 1. Since the number A can be more than one, all factors must be halved. Therefore, the sum of the works is transmitted from the output of the register 28 to the block of inverters with a shift to the left by one digit. In addition, when transmitting the result from the multiplication block 2, and from the adder 20 to the first and second inputs of the adder 3, respectively, it is necessary to shift the terms by one digit to the left, i.e., thereby restore the true values of the products at the output of the multiplication blocks. In the second half of the last clock cycle of the synchronization unit 21, the number at the output of the adder 3 is rounded by writing the contents of the first bit of this adder to trigger 4 (Fig. 4n), followed by adding this figure to the contents of the least significant bit at the transfer input. After rounding, the number of outputs 2.. . N + 1 is fed to the input of the combinational adder 7, the output of which is connected to the input of the output adder 10, i.e., after addition, the resulting value Y _i of the filter output signal is obtained. At the same time, this control pulse returns trigger 4 to the zero state and thereby puts the digital filter into standby mode. The resulting value at the output of the adder 10 is obtained in an additional code.

Цикл работы фильтра от момента прихода импульса "Пуск" до получения результирующего значения Y_i на выходе сумматора 10 включает в себя 1,5 такта формирования нерекурсивной части системы уравнений (2) - (4), М тактов умножения, 0,5 такта округления результата. Следовательно, длительность цикла составляет
t_ц = (2+М)˙ Т, где Т - период повторения импульсов тактового генератора 34;
М - количество разрядов модуля множителя.The filter operation cycle from the moment of the “Start” pulse arrival to obtaining the resulting value Y _i at the output of the adder 10 includes 1.5 cycles of forming the non-recursive part of the system of equations (2) - (4), M times of multiplication, 0.5 times of rounding of the result . Therefore, the cycle time is
t _c = (2 + M) ˙ T, where T is the pulse repetition period of the clock generator 34;
M is the number of bits of the multiplier module.

В макете цифрового фильтра, выполненного на микросхемах 564 серии, при М = = 9 и тактовой частоте 2,1 МГц (Т = 0,476 мкс) на вычисление очередного значения Y_i затрачивается время
t_ц = (2+9) ˙0,476 ≈5,24 (мкс)
С переходом на элементную базу БИС на базовых матричных кристаллах Н1537ХМ1 тактовая частота равна 10 МГц, так как длина связей между элементами на кристалле на 3-4 порядка меньше, чем в макете, это позволяет сократить цикл работы до 1,1 -1,2 мкс.In the layout of a digital filter made on 564 series microcircuits, at M = 9 and a clock frequency of 2.1 MHz (T = 0.476 μs), it takes time to calculate the next value of Y _i
t _c = (2 + 9) ˙0.476 ≈5.24 (μs)
With the transition to the LSI element base on H1537XM1 base matrix crystals, the clock frequency is 10 MHz, since the length of the bonds between the elements on the chip is 3-4 orders of magnitude shorter than in the layout, this allows you to shorten the work cycle to 1.1 -1.2 μs .

По сравнению с прототипом предложенный фильтр, во-первых, не уступает в быстродействии за счет того, что значение задержек отсчетов обратной связи по ошибке квантования l_i-1 и l_i-2 вычисляется одновременно с отсчетами V_i-1 и V_i-2. Во-вторых, предложенный фильтр превышает прототип по точности. Как показано, для вычисления суммарной дисперсии I шумов квантования фильтра второго порядка с передаточной функцией вида
H(Z)= [(b_o+b₁·Z^-1+b₂Z^-2)/(1+a₁·Z^-1+a₂Z^-2)] применяется формула
I= [(1)/2πj)]

Y(Z)·Y(Z^-1)dZ/Z .Compared with the prototype, the proposed filter, firstly, is not inferior in speed due to the fact that the delay value of the feedback samples by the quantization error l _i-1 and l _{i-2 is} calculated simultaneously with the samples V _i-1 and V _i-2 . Secondly, the proposed filter exceeds the prototype in accuracy. As shown, to calculate the total dispersion I of the quantization noise of a second-order filter with a transfer function of the form
H (Z) = [(b _o + b ₁ · Z ^-1 + b ₂ Z ^-2 ) / (1 + a ₁ · Z ^-1 + a ₂ Z ^-2 )] the formula is applied
I = [(1) / 2πj)]

Y (Z); Y (Z ^-1 ) dZ / Z.

Так как данная формула довольно сложна для расчетов, требует вычисления вычетов и, как следствие, видов полюсов передаточной функции, расчетные соотношения для вычисления суммарной дисперсии 1 фильтра второго порядка следующие:

где γ_o= a₂·a_o/b_o; γ₁= [(a₂·a₁+a₁·a_o)/b_o] -[(b₁·a₂·a_o)/b $\genfrac{}{}{0ex}{}{\text{2}}{\text{o}}$ ] ;
γ₂=

_

+

Рассмотрим пример расчета ПФ с коэффициентами
b_o = 0,125; a_o = 1;
b₁ = 0; a₁ = -1,4375;
b₂ = -1; а₂ = 0,75.Since this formula is quite complicated for calculations, it requires the calculation of residues and, as a result, the types of poles of the transfer function, the calculated relations for calculating the total dispersion of a second-order filter are as follows:

where γ _o = a ₂ · a _o / b _o ; γ ₁ = [(a ₂ · a ₁ + a ₁ · a _o ) / b _o ] - [(b ₁ · a ₂ · a _o ) / b $\genfrac{}{}{0ex}{}{\text{2}}{\text{o}}$ ];
γ ₂ =

_

+

Consider an example of calculating the FS with coefficients
b _o = 0.125; a _o = 1;
b ₁ = 0; a ₁ = -1.4375;
b ₂ = -1; and ₂ = 0.75.

Тогда расчетные значения соответственно равны γ₀= 6, γ₁= -2, γ₂= 76,55.Then the calculated values are respectively γ ₀ = 6, γ ₁ = -2, γ ₂ = 76.55.

Суммарное значение дисперсии шумов квантования равно
I = 35,46.The total value of the quantization noise variance is
I = 35.46.

Значение дисперсии шумов квантования в децибеллах равно
σ_вых ² = 10 lg I = 15,49 (дБ)
В случае введения двойной обратной связи по ошибке квантования передаточная функция системы выражается формулой (7). Предположим, что Е(Z) - белый шум с равномерным распределением, тогда передаточную функцию обратной связи можно представить как
H′(Z)= 1/(1-K₁·Z^-1-K₂·Z^-2) ,
K₂ = 0,25.The decibel quantization noise variance is equal to
σ _out ² = 10 log I = 15.49 (dB)
In the case of introducing double feedback by quantization error, the transfer function of the system is expressed by formula (7). Suppose that E (Z) is a white noise with a uniform distribution, then the feedback transfer function can be represented as
H ′ (Z) = 1 / (1-K ₁ · Z ^-1 -K ₂ · Z ^-2 ),
K ₂ = 0.25.

Это означает, что коэффициенты передаточной функции равны b_o = 1, b₁ = 0, b₂ = 0, а_o = 1, а₁ = 0,5, а₂ = 0,25.This means that the coefficients of the transfer function are equal to b _o = 1, b ₁ = 0, b ₂ = 0, and _o = 1, and ₁ = 0.5, and ₂ = 0.25.

Тогда γ₀ = 0,25; γ₁ = -0,375; γ₂ = 1,875.Then γ ₀ = 0.25; γ ₁ = -0.375; γ ₂ = 1.875.

В этом случае значение суммарной дисперсии
I′= 1, 375.In this case, the value of the total variance
I ′ = 1, 375.

Значение дисперсии в децибеллах равно
σ $\genfrac{}{}{0ex}{}{\text{2}}{\text{в}}$ _ых′ = 10 ˙lg I′ = 13,8 (дб).The dispersion value in decibels is
σ $\genfrac{}{}{0ex}{}{\text{2}}{\text{at}}$ _s '= 10 ˙lg I' = 13,8 (dB).

Процентное соотношение дисперсии шума фильтра с обратной связью и без обратной связи (как в прототипе) выражается так
L = (I″/I)100% = (15,49-13,8)/15,49100% ≈10,9% .The percentage of noise variance of the filter with feedback and without feedback (as in the prototype) is expressed as
L = (I ″ / I) 100% = (15.49-13.8) / 15.49100% ≈10.9%.

Таким образом, введение двойной обратной связи уменьшает дисперсию шумов квантования и, как следствие, повышает качество фильтрации цифровых сигналов приблизительно на 11% . Thus, the introduction of double feedback reduces the dispersion of quantization noise and, as a result, improves the filtering quality of digital signals by approximately 11%.

Результаты экспериментов показывают, что в предлагаемом фильтре более высокая устойчивость коэффициентов передаточной функции и, как следствие, фильтра в целом по сравнению с прототипом, так как исчезают "мертвые" зоны на границах треугольника устойчивости, которые имели место в прототипе из-за нескомпенсированности шумов квантования. (56) Авторское свидетельство СССР N 1374244, кл. G 06 F 15/353, 1988. The results of the experiments show that in the proposed filter there is a higher stability of the transfer function coefficients and, as a result, of the filter as a whole compared to the prototype, since the “dead” zones at the boundaries of the stability triangle that occurred in the prototype due to uncompensated quantization noise disappear . (56) Copyright certificate of the USSR N 1374244, cl. G 06 F 15/353, 1988.

Авторское свидетельство СССР
N 1592855, кл. G 06 F 15/353, 1990. USSR copyright certificate
N 1592855, cl. G 06 F 15/353, 1990.

Claims (1)

ПРОГРАММИРУЕМЫЙ ЦИФРОВОЙ ФИЛЬТР, содержащий три регистра, два мультиплексора, регистр константы, дешифратор, три блока умножения, два блока управляемых инверторов, три преобразователя параллельного кода в последовательный, блок синхронизации, четыре сумматора, D-триггер, причем выход первого сумматора является выходом фильтра, первый информационный вход первого сумматора соединен с входом множимого первого блока умножения и с выходом первого мультиплексора, информационные входы которого соединены с прямым и инверсным выходами первого регистра, информационный вход которого соединен с прямым выходом второго регистра и первым информационным входом второго мультиплексора, второй информационный вход которого подключен к инверсному выходу второго регистра, выход второго мультиплексора соединен с первым информационным входом второго сумматора, выход которого соединен с вторым входом первого сумматора и входом множимого второго блока умножения, выход которого соединен с входом первого блока управляемых инверторов, выход которого соединен с первым информационным входом третьего сумматора, второй информационный вход которого соединен с выходом второго блока управляемых инверторов, информационный вход которого соединен с выходом первого блока умножения, входы множителя первого и второго блоков умножения соединены с информационными выходами соответственно первого и второго преобразователей параллельного кода в последовательный, входы которых соединены с первым и вторым выходами регистра константы, информационный вход которого является входом задания константы фильтра, входом запуска которого является вход запуска блока синхронизации, первый выход которого соединен с тактовым входом третьего регистра, тактовыми входами первого, второго регистров, D-триггера, выход которого соединен с входом переноса четвертого сумматора, выход первого разряда которого соединен с D-входом D-триггера, первый и второй информационные входы четвертого сумматора соединены соответственно с выходами третьего сумматора и третьего блока умножения, вход множимого которого соединен с выходом третьего регистра, вход множителя третьего блока умножения соединен с выходом третьего преобразователя параллельного кода в последовательный, информационный вход которого соединен с третьим выходом регистра константы, информационный вход третьего регистра соединен с одноименным входом фильтра, управляющие входы первого, второго и третьего блоков умножения соединены с вторым выходом блока синхронизации, третий выход которого соединен с тактовым входом первого, второго и третьего преобразователей параллельного кода в последовательный, четвертый выход регистра константы соединен с входом дешифратора, первый, второй, третий и четвертый выходы которого соединены с входами переноса второго и первого сумматоров, управляющими входами первого и второго мультиплексоров соответственно, информационный вход второго регистра соединен с выходом четвертого сумматора и вторым информационным входом второго сумматора , установочный вход регистра константы соединен с установочными входами первого и второго регистров и является установочным входом фильтра, четвертый и пятый выходы блока синхронизации соединены с управляющими входами соответственно первого и второго блоков управляемых инверторов, отличающийся тем, что фильтр дополнительно содержит четвертый и пятый регистры, пятый и шестой сумматоры, причем младшая часть разрядов выходного слова фильтра соединена с информационным входом пятого регистра, выход которого соединен с числовым входом пятого сумматора, выход которого соединен с третьим информационным входом четвертого сумматора и информационным входом четвертого регистра, выход которого соединен с информационным входом шестого сумматора, выход которого соединен с четвертым информационным входом четвертого сумматора, тактовые входы четвертого и пятого регистров соединены с первыми выходами блока синхронизации, установочные входы четвертого и пятого регистров соединены с установочным входом регистра константы.  PROGRAMMABLE DIGITAL FILTER containing three registers, two multiplexers, constant register, decoder, three multiplication blocks, two blocks of controlled inverters, three converters of parallel code into serial, synchronization block, four adders, D-trigger, and the output of the first adder is the output of the filter, the first information input of the first adder is connected to the input of the multiplicative first multiplication block and to the output of the first multiplexer, the information inputs of which are connected to the direct and inverse outputs of the first register, the information input of which is connected to the direct output of the second register and the first information input of the second multiplexer, the second information input of which is connected to the inverse output of the second register, the output of the second multiplexer is connected to the first information input of the second adder, the output of which is connected to the second input of the first adder and the input a multiplicable second multiplication block, the output of which is connected to the input of the first block of controlled inverters, the output of which is connected to the first information input m of the third adder, the second information input of which is connected to the output of the second block of controlled inverters, the information input of which is connected to the output of the first block of multiplication, the inputs of the multiplier of the first and second multiplication blocks are connected to the information outputs of the first and second parallel to serial converters, the inputs of which are connected with the first and second outputs of the constant register, the information input of which is the input of the filter constant job, the start input of which I The trigger input of the synchronization block is connected, the first output of which is connected to the clock input of the third register, the clock inputs of the first and second registers, the D-trigger, the output of which is connected to the transfer input of the fourth adder, the output of the first discharge of which is connected to the D-input of the D-trigger, and the second information inputs of the fourth adder are connected respectively to the outputs of the third adder and the third multiplication block, the input of the multiplier of which is connected to the output of the third register, the input of the multiplier of the third block of multiplication soy is dined with the output of the third parallel to serial converter, the information input of which is connected to the third output of the constant register, the information input of the third register is connected to the filter input of the same name, the control inputs of the first, second and third multiplication units are connected to the second output of the synchronization unit, the third output of which is connected with the clock input of the first, second and third converters of the parallel code into serial, the fourth output of the constant register is connected to the decryption input ator, the first, second, third and fourth outputs of which are connected to the transfer inputs of the second and first adders, controlling the inputs of the first and second multiplexers, respectively, the information input of the second register is connected to the output of the fourth adder and the second information input of the second adder, the setting input of the constant register is connected to installation inputs of the first and second registers and is the installation input of the filter, the fourth and fifth outputs of the synchronization unit are connected to the control inputs respectively Accordingly, the first and second blocks of controlled inverters, characterized in that the filter additionally contains fourth and fifth registers, fifth and sixth adders, the lower part of the bits of the output word of the filter connected to the information input of the fifth register, the output of which is connected to the numerical input of the fifth adder, the output of which connected to the third information input of the fourth adder and the information input of the fourth register, the output of which is connected to the information input of the sixth adder, the output of which it is single with the fourth information input of the fourth adder, the clock inputs of the fourth and fifth registers are connected to the first outputs of the synchronization unit, the installation inputs of the fourth and fifth registers are connected to the installation input of the constant register.

Images