JPH02259866A - マルチプロセッサシステムのメモリ装置 - Google Patents
マルチプロセッサシステムのメモリ装置Info
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- JPH02259866A JPH02259866A JP1169733A JP16973389A JPH02259866A JP H02259866 A JPH02259866 A JP H02259866A JP 1169733 A JP1169733 A JP 1169733A JP 16973389 A JP16973389 A JP 16973389A JP H02259866 A JPH02259866 A JP H02259866A
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- memory
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
- Dram (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般に、マルチプロセッサシステムにおいて
メモリリソースを割り当てることに係り、より詳細には
、マルチプロセッサシステムのシステム内のプロセッサ
に各々関連したメモリ間でデータを迅速に転送できるよ
うにするメモリ装置に係る。
メモリリソースを割り当てることに係り、より詳細には
、マルチプロセッサシステムのシステム内のプロセッサ
に各々関連したメモリ間でデータを迅速に転送できるよ
うにするメモリ装置に係る。
従来の技術
マルチプロセッサコンピュータシステムにおいては、各
プロセッサが互いに各プロセッサ(単数又は複数)と独
立してタスクを実行できるようにメモリリソースを設け
ることが必要である。さらに、このようなシステムでは
、各々のプロセッサ間で情報を交換できることも必要で
ある。ある処理用途、例えば、像の処理においては、送
信側プロセッサのメモリから受信側プロセッサのメモリ
へ転送すべきデータの量が著しいものとなることがある
。種々のシステム要求を満たすために、通信バス、メモ
リ及びプロセッサの多数の構成が開発されている。しか
しながら、公知の構成は、種々の性能上の制約を受け、
例えば、バスのアクセス性に制約があったり仲裁機構に
関連した遅延ペナルティがあったりしている。
プロセッサが互いに各プロセッサ(単数又は複数)と独
立してタスクを実行できるようにメモリリソースを設け
ることが必要である。さらに、このようなシステムでは
、各々のプロセッサ間で情報を交換できることも必要で
ある。ある処理用途、例えば、像の処理においては、送
信側プロセッサのメモリから受信側プロセッサのメモリ
へ転送すべきデータの量が著しいものとなることがある
。種々のシステム要求を満たすために、通信バス、メモ
リ及びプロセッサの多数の構成が開発されている。しか
しながら、公知の構成は、種々の性能上の制約を受け、
例えば、バスのアクセス性に制約があったり仲裁機構に
関連した遅延ペナルティがあったりしている。
第1A図には公知のデュアルプロセッサシステム100
の一例が示されており、このシステムは、第1プロセツ
サ102とそれに関連したランダムアクセスメモリ (
RAM)104と、第2プロセツサ106とそれに関連
したRAM 108とを備えている。また、このシステ
ム100は、アドレスバスI/O及びデータバス112
も備え、これらのバスは2つのプロセッサ及び2つのR
AMのデータ及びアドレスポートに接続されている。
の一例が示されており、このシステムは、第1プロセツ
サ102とそれに関連したランダムアクセスメモリ (
RAM)104と、第2プロセツサ106とそれに関連
したRAM 108とを備えている。また、このシステ
ム100は、アドレスバスI/O及びデータバス112
も備え、これらのバスは2つのプロセッサ及び2つのR
AMのデータ及びアドレスポートに接続されている。
動作中に、各プロセッサは、バス仲裁装置(図示せず)
の制御のもとて別々の時間にバスへのアクセス権を得、
データ読み取り又は書き込み動作のためにその関連メモ
リへアクセスする。プロセッサ間でデータを転送するた
めに、各プロセッサは、バスI/O及びバス112を経
て他のプロセッサに関連したメモリへアクセスする。例
えば、プロセッサ102は、RAM I Oa内のアド
レス位置からデータを読み取ったりそこにデータを書き
込んだりするためにバスの制御権を得る。
の制御のもとて別々の時間にバスへのアクセス権を得、
データ読み取り又は書き込み動作のためにその関連メモ
リへアクセスする。プロセッサ間でデータを転送するた
めに、各プロセッサは、バスI/O及びバス112を経
て他のプロセッサに関連したメモリへアクセスする。例
えば、プロセッサ102は、RAM I Oa内のアド
レス位置からデータを読み取ったりそこにデータを書き
込んだりするためにバスの制御権を得る。
システム100の構成に対する1つの欠点は、あるプロ
セッサに関連したメモリに他のプロセッサがアクセスす
る間または該他のプロセッサがそれ自身に関連したメモ
リへアクセスする間に上記あるプロセッサが常にバスか
ら分離されてしまうことである。上記あるプロセッサの
このような分離によってシステムの動作効率が悪化する
。システム100の構成の別の欠点は、各々のプロセッ
サ間データ転送が1つのプロセッサによって制御され、
従って、プロセッサが転送を実行できる速度に限定され
ることである。その結果、多量のデータをあるメモリか
ら別のメモリへ転送すべきときには相当量の時間が必要
となる。第3の欠点は、データ転送動作中に、あるプロ
セッサが別のプロセッサの有効データの上に誤って書き
込みをしないようプロセッサの動作をプログラミングす
るというさらに別の問題に関するものである。
セッサに関連したメモリに他のプロセッサがアクセスす
る間または該他のプロセッサがそれ自身に関連したメモ
リへアクセスする間に上記あるプロセッサが常にバスか
ら分離されてしまうことである。上記あるプロセッサの
このような分離によってシステムの動作効率が悪化する
。システム100の構成の別の欠点は、各々のプロセッ
サ間データ転送が1つのプロセッサによって制御され、
従って、プロセッサが転送を実行できる速度に限定され
ることである。その結果、多量のデータをあるメモリか
ら別のメモリへ転送すべきときには相当量の時間が必要
となる。第3の欠点は、データ転送動作中に、あるプロ
セッサが別のプロセッサの有効データの上に誤って書き
込みをしないようプロセッサの動作をプログラミングす
るというさらに別の問題に関するものである。
システム100の構成の変形の1つとして、RAM10
4および108が実際上単一のメモリ内に含まれ、各々
のメモリ部分がプロセッサに割り当てられると共にさら
に別の共通のメモリ部分がプロセッサ間で共有するよう
に割り当てられているようなものがある。このように構
成されたメ・モリでは、プロセッサ間でデータを転送す
るために共有の部分が使用される。すなわち、1つのプ
ロセッサによって必要とされるデータは、他のプロセッ
サによって共通のメモリ部分に書き込まれ、そのデータ
を必要とするプロセッサによって後で読み取られるよう
になっている。このようなメモリ構成では、データを重
畳書き込みするエラーの確率が低減するが、データ転送
に対して共通のメモリ部分が独特に割り当てられている
ので、システム100のメモリ読み取り/書き込み動作
について上記した同じ動作上の効率の悪さに一般に悩ま
されている。
4および108が実際上単一のメモリ内に含まれ、各々
のメモリ部分がプロセッサに割り当てられると共にさら
に別の共通のメモリ部分がプロセッサ間で共有するよう
に割り当てられているようなものがある。このように構
成されたメ・モリでは、プロセッサ間でデータを転送す
るために共有の部分が使用される。すなわち、1つのプ
ロセッサによって必要とされるデータは、他のプロセッ
サによって共通のメモリ部分に書き込まれ、そのデータ
を必要とするプロセッサによって後で読み取られるよう
になっている。このようなメモリ構成では、データを重
畳書き込みするエラーの確率が低減するが、データ転送
に対して共通のメモリ部分が独特に割り当てられている
ので、システム100のメモリ読み取り/書き込み動作
について上記した同じ動作上の効率の悪さに一般に悩ま
されている。
システム100のようなシステムのデータ転送に必要と
される時間を短縮するための1つの解決策は、プロセッ
サの各々のメモリ間でダイレクトメモリアクセス(DM
A)を行えるようにすることである。このような場合、
DMA制御器(図示せず)は、良く知られているように
、プロセッサ、それらの各々のメモリ及びバスに接続さ
れる。
される時間を短縮するための1つの解決策は、プロセッ
サの各々のメモリ間でダイレクトメモリアクセス(DM
A)を行えるようにすることである。このような場合、
DMA制御器(図示せず)は、良く知られているように
、プロセッサ、それらの各々のメモリ及びバスに接続さ
れる。
従って、データ転送を開始するプロセッサによって与え
られたメモリ位置識別情報に基づき、バスの制御が両方
のプロセッサによって中止され、データ転送がDMA制
御器によって行われるようになる。良く知られているよ
うに、DMA転送はプロセッサで制御されるデータ転送
よりも相当に高い速度で行われる。DMAを用いてデー
タ転送を行うことに伴う1つの欠点は転送中に両方のプ
ロセッサがバスから分離されることによりシステム効率
が低下することである。さらに別の欠点は、DMA能力
を設けることに関連したハードウェアのコストにある。
られたメモリ位置識別情報に基づき、バスの制御が両方
のプロセッサによって中止され、データ転送がDMA制
御器によって行われるようになる。良く知られているよ
うに、DMA転送はプロセッサで制御されるデータ転送
よりも相当に高い速度で行われる。DMAを用いてデー
タ転送を行うことに伴う1つの欠点は転送中に両方のプ
ロセッサがバスから分離されることによりシステム効率
が低下することである。さらに別の欠点は、DMA能力
を設けることに関連したハードウェアのコストにある。
プロセッサ間データ転送の実施に伴う上記問題に対する
さらに別の解決策は、2つのプロセッサ間でデータ転送
を行うことのできるデュアルポートメモリを設けること
である。第1B図に示されたシステム150は、前記シ
ステム100と同じであるが、プロセッサ102と10
6との間に共有されたデュアルポートRAM152が導
入されていると共に、バスI/O及び112がさらに別
のアドレス及びデータバス154及び156を形成する
ように区分化されている。デュアルポートRAM 15
2を設けたことにより、各プロセッサは、他のプロセッ
サに関連したRAMへアクセスする必要がなくなり、そ
れ故、データ及びアドレスバスを介してそれに関連した
RAMへ専用にアクセスしてそれ自身のタスクを実行す
ることができる。その結果、デユアポートRAM152
をプロセッサ102及び106へ接続するものとして第
1B図に示された別々のバスセグメントは、バスの共有
によって生じる遅延を回避するために各プロセッサごと
に設けることができる。
さらに別の解決策は、2つのプロセッサ間でデータ転送
を行うことのできるデュアルポートメモリを設けること
である。第1B図に示されたシステム150は、前記シ
ステム100と同じであるが、プロセッサ102と10
6との間に共有されたデュアルポートRAM152が導
入されていると共に、バスI/O及び112がさらに別
のアドレス及びデータバス154及び156を形成する
ように区分化されている。デュアルポートRAM 15
2を設けたことにより、各プロセッサは、他のプロセッ
サに関連したRAMへアクセスする必要がなくなり、そ
れ故、データ及びアドレスバスを介してそれに関連した
RAMへ専用にアクセスしてそれ自身のタスクを実行す
ることができる。その結果、デユアポートRAM152
をプロセッサ102及び106へ接続するものとして第
1B図に示された別々のバスセグメントは、バスの共有
によって生じる遅延を回避するために各プロセッサごと
に設けることができる。
良く知られているように、デュアルポートメモリに接続
された各プロセッサは、そのメモリの全内容にアクセス
する。しかしながら、両方のプロセッサが同じメモリに
アクセスするので、デュアルポートRAMのアドレス及
びデータバスはマルチブレクスされねばならず、この論
理によって導入される遅延がメモリアクセスの性能低ド
を招く。さらに、デュアルポートメモリは従来のメモリ
よりも動作速度が遅く、従って、大量のデータを読み取
ったり書き込んだりしなければならない動作については
実際上作動速度を高めることができない。
された各プロセッサは、そのメモリの全内容にアクセス
する。しかしながら、両方のプロセッサが同じメモリに
アクセスするので、デュアルポートRAMのアドレス及
びデータバスはマルチブレクスされねばならず、この論
理によって導入される遅延がメモリアクセスの性能低ド
を招く。さらに、デュアルポートメモリは従来のメモリ
よりも動作速度が遅く、従って、大量のデータを読み取
ったり書き込んだりしなければならない動作については
実際上作動速度を高めることができない。
発明の構成
本発明のさらに別の効果はその一部分が以下の説明から
明らかであろうしまたその一部分が以下の説明から自明
であろうし、あるいは本発明の実施によって学び取るこ
とができよう。本発明の効果は、特許請求の範囲に特に
指摘する手段及びその組み合わせによって実現及び達成
することができよう。
明らかであろうしまたその一部分が以下の説明から自明
であろうし、あるいは本発明の実施によって学び取るこ
とができよう。本発明の効果は、特許請求の範囲に特に
指摘する手段及びその組み合わせによって実現及び達成
することができよう。
本発明は、種々のプロセッサに各々関連したランダムア
クセスメモリを備えていて、このメモリ装置が転送制御
信号に応答して一方のメモリのメモリセルに保持された
データを別のメモリの対応するメモリセルに同時に転送
できるようなメモリ装置を提供することにより、前記し
た公知の問題及び欠点を解消するものである。
クセスメモリを備えていて、このメモリ装置が転送制御
信号に応答して一方のメモリのメモリセルに保持された
データを別のメモリの対応するメモリセルに同時に転送
できるようなメモリ装置を提供することにより、前記し
た公知の問題及び欠点を解消するものである。
本発明の原理によれば、外部入力/出力(I/O)信号
及び転送制御信号に応答するデジタルメモリ記憶装置が
提供される。この装置は、デジタルデータを検索可能に
記憶するための複数の独立したメモリセルを各々含む第
1及び第2のランダムアクセスメモリ(RAM)手段を
備えている。
及び転送制御信号に応答するデジタルメモリ記憶装置が
提供される。この装置は、デジタルデータを検索可能に
記憶するための複数の独立したメモリセルを各々含む第
1及び第2のランダムアクセスメモリ(RAM)手段を
備えている。
第1のRAM手段は、I10信号に応答して第1のRA
M手段に記憶されたデジタルデータにアクセスするため
の第1のI10手段を備えている。
M手段に記憶されたデジタルデータにアクセスするため
の第1のI10手段を備えている。
第2のRAM手段は、上記I10手段による第1RAM
手段に記憶されたデジタル信号へのアクセスとは独立し
て、I10信号に応答して第2RAM手段に記憶された
デジタルデータヘアクセスする第2のI/O手段を備え
ている。上記装置は、さらに、転送制御信号に応答して
一方のRAM手段のメモリセルの°デジタルデータを他
方のRA’M手段の対応するメモリセルに同時にコピー
するための制弾手段を備えている。
手段に記憶されたデジタル信号へのアクセスとは独立し
て、I10信号に応答して第2RAM手段に記憶された
デジタルデータヘアクセスする第2のI/O手段を備え
ている。上記装置は、さらに、転送制御信号に応答して
一方のRAM手段のメモリセルの°デジタルデータを他
方のRA’M手段の対応するメモリセルに同時にコピー
するための制弾手段を備えている。
以下、貼付図面を参照して、本発明の好ましい実施例を
詳細に説明する。
詳細に説明する。
実施例
以下、添付図面に一例が示された本発明の好ましい実施
例について詳細に説明する。添付図面全体にわたり同様
のまたは同じ部品が同じ参照番号で示されている。
例について詳細に説明する。添付図面全体にわたり同様
のまたは同じ部品が同じ参照番号で示されている。
本発明のデジタル処理システムによれば、デジタルデー
タをプログラムされた命令に基づいて処理するための第
1処理手段が設けられていると共に、デジタルデータを
プログラムされた命令に基づいて処理するための第2処
理手段も設けられている。インテル(Intel) 8
0386プロセツサのような各々のプロセッサ202.
206を設けることができる。第2図に示されたデュア
ルプロセッサシステム200においては、プロセッサ2
02及び206は、各々、第1及び第2のプロセッサ手
段として動作することができる。
タをプログラムされた命令に基づいて処理するための第
1処理手段が設けられていると共に、デジタルデータを
プログラムされた命令に基づいて処理するための第2処
理手段も設けられている。インテル(Intel) 8
0386プロセツサのような各々のプロセッサ202.
206を設けることができる。第2図に示されたデュア
ルプロセッサシステム200においては、プロセッサ2
02及び206は、各々、第1及び第2のプロセッサ手
段として動作することができる。
また、本発明によれば、デジタルデータを検索可能に記
憶するための第1及び第2のRAM手段が設けられてい
る。デュアルプロセッサシステム200においては、プ
ロセッサ202に関連したスタティックランダムアクセ
スメモリ(SRAM)202と、プロセッサ206に関
連したSRAM208とが、各々、第1及び第2のRA
M手段として動作することができる。
憶するための第1及び第2のRAM手段が設けられてい
る。デュアルプロセッサシステム200においては、プ
ロセッサ202に関連したスタティックランダムアクセ
スメモリ(SRAM)202と、プロセッサ206に関
連したSRAM208とが、各々、第1及び第2のRA
M手段として動作することができる。
メモリ204にはアドレスデコーダ210が接続されて
おり、このデコーダはアドレスマルチプレクサ212か
らメモリ204へ送るためのアドレスを受は取る。同様
に、アドレスデコーダ214がメモリ208に接続され
ていて、アドレスマルチプレクサ216からのアドレス
を受は取る。
おり、このデコーダはアドレスマルチプレクサ212か
らメモリ204へ送るためのアドレスを受は取る。同様
に、アドレスデコーダ214がメモリ208に接続され
ていて、アドレスマルチプレクサ216からのアドレス
を受は取る。
プロセッサ202のアドレスポートは、発生されたアド
レスをアドレスバス218に送るように接続され、アド
レスバスはアドレスマルチプレクサ212及び216の
両方にアドレスを送るように接続されている。同様に、
プロセッサ206のアドレスポートはアドレスバス22
0にアドレスを送るように接続されており、このアドレ
スバスは両方のアドレスマルチプレクサに接続される。
レスをアドレスバス218に送るように接続され、アド
レスバスはアドレスマルチプレクサ212及び216の
両方にアドレスを送るように接続されている。同様に、
プロセッサ206のアドレスポートはアドレスバス22
0にアドレスを送るように接続されており、このアドレ
スバスは両方のアドレスマルチプレクサに接続される。
各プロセッサ202,206は、メモリアドレスを発生
するための通常のアドレス発生ハードウェア(図示せず
)を含んでいる。
するための通常のアドレス発生ハードウェア(図示せず
)を含んでいる。
第2図に示された本発明の実施例においては、両方のJ
モリ204及び208は64KX1のスタティックメモ
リアレイとして設けられている。
モリ204及び208は64KX1のスタティックメモ
リアレイとして設けられている。
従って、アドレスバス218及び220の各々は、プロ
セッサ202及び206によって各々発生されたアドレ
スA及びAo を搬送するために16ビツト幅となって
いる。しかしながら、本発明を首尾よ〈実施できるかど
うかは特定のメモリ寸法によって決まるものではなく、
64KXlのSRAMは説明上選択されたに過ぎない。
セッサ202及び206によって各々発生されたアドレ
スA及びAo を搬送するために16ビツト幅となって
いる。しかしながら、本発明を首尾よ〈実施できるかど
うかは特定のメモリ寸法によって決まるものではなく、
64KXlのSRAMは説明上選択されたに過ぎない。
本発明のメモリ装置は、さらに、第1及び第2のRAM
手段に記憶されたデジタルデータを独立してアクセスす
るための入力/出力(I/O)手段を備えている。ここ
に実施するように、このI10手段は、メモリ204と
のデータ読み取り及び書き込み動作を行うためにメモリ
204に接続されたバッファ232及び感知増幅器23
4と、同じ目的でメモリ208に接続されたバッファ2
36及び感知増幅器238とを備えている。これらバッ
ファ232及び236と、感知増幅器234及び238
には、2つのメモリとデータI10を行えるようにI1
0マルチプレクサ230が接続されている。
手段に記憶されたデジタルデータを独立してアクセスす
るための入力/出力(I/O)手段を備えている。ここ
に実施するように、このI10手段は、メモリ204と
のデータ読み取り及び書き込み動作を行うためにメモリ
204に接続されたバッファ232及び感知増幅器23
4と、同じ目的でメモリ208に接続されたバッファ2
36及び感知増幅器238とを備えている。これらバッ
ファ232及び236と、感知増幅器234及び238
には、2つのメモリとデータI10を行えるようにI1
0マルチプレクサ230が接続されている。
メモリ204から読み取られたりそこに書き込まれたり
するデータは、データビンDに現われ、このビンはマル
チプレクサ230の出力として設けられていて、プロセ
ッサ202のデータポートに接続されている。同様に、
データビンD’ がマルチプレクサ230の端子として
設けられており、メモリ206から読み取られたり又は
そこに書き込まれたりするデータがこのビンに現われ、
そしてこのビンD′はプロセッサ206のデータポート
に接続されている。プロセッサ204、それに関連する
ビンD及びアドレスバス218の間の接続部は、プロセ
ッサ208、ビンD′及びアドレスバス220の間の接
続部とは離されている。
するデータは、データビンDに現われ、このビンはマル
チプレクサ230の出力として設けられていて、プロセ
ッサ202のデータポートに接続されている。同様に、
データビンD’ がマルチプレクサ230の端子として
設けられており、メモリ206から読み取られたり又は
そこに書き込まれたりするデータがこのビンに現われ、
そしてこのビンD′はプロセッサ206のデータポート
に接続されている。プロセッサ204、それに関連する
ビンD及びアドレスバス218の間の接続部は、プロセ
ッサ208、ビンD′及びアドレスバス220の間の接
続部とは離されている。
各プロセッサ202.206は、メモリ装置の書き込み
イネーブル及びチップイネーブルピンに適当な制御信号
を送ることにより(第2図には示さない相互接続部を経
て)その関連メモリへのアクセスを制御する。従って、
ビンWE (書き込みイネーブル)及びGE(チップイ
ネーブル)に書き込み動作を制御し、一方ビンWE’及
びCE″に送られる制御信号はメモリ208の読み取り
及び書き込み動作を制御する。標準的な表示法によれば
、第2図に示すようにGE、WE、GE’及びWE’
ビンの上に引かれたバーは、これらのビンへ送られる信
号が低論理レベルであるときにこれらのビンがアサート
されることを指示する。
イネーブル及びチップイネーブルピンに適当な制御信号
を送ることにより(第2図には示さない相互接続部を経
て)その関連メモリへのアクセスを制御する。従って、
ビンWE (書き込みイネーブル)及びGE(チップイ
ネーブル)に書き込み動作を制御し、一方ビンWE’及
びCE″に送られる制御信号はメモリ208の読み取り
及び書き込み動作を制御する。標準的な表示法によれば
、第2図に示すようにGE、WE、GE’及びWE’
ビンの上に引かれたバーは、これらのビンへ送られる信
号が低論理レベルであるときにこれらのビンがアサート
されることを指示する。
例えば、ビンCEが低論理レベルの信号の供給によって
アサートされると、ビンWEをアサートすることにより
(低論理レベルの信号により)メモリ204へデータを
書き込むことができ、ビンDに送られたデータがアドレ
スバス218に送られたアドレスAで指定されたビット
位置に書き込まれる。読み取りについては、ビンCEが
アサートされそしてビンWEがアサートされないときに
、メモリ204のアドレスAで指定されたデータがビン
Dに作用するようにされる。同様にビンWE’及びGE
’ に制御信号が与えられると、メモリ208に対する
読み取り及び書き込み動作が行われる。
アサートされると、ビンWEをアサートすることにより
(低論理レベルの信号により)メモリ204へデータを
書き込むことができ、ビンDに送られたデータがアドレ
スバス218に送られたアドレスAで指定されたビット
位置に書き込まれる。読み取りについては、ビンCEが
アサートされそしてビンWEがアサートされないときに
、メモリ204のアドレスAで指定されたデータがビン
Dに作用するようにされる。同様にビンWE’及びGE
’ に制御信号が与えられると、メモリ208に対する
読み取り及び書き込み動作が行われる。
第2図に示すように、一対のビンGE及びWEはアンド
論理ブロック240に接続され、一方、ピン対CE’及
びWE’ はアンド論理ブロック242に接続される。
論理ブロック240に接続され、一方、ピン対CE’及
びWE’ はアンド論理ブロック242に接続される。
2つの論理ブロック240及び242は同様に動作する
ので一方のブロックの動作についてしか説明しない。ブ
ロック240については、ビンGEがアサートされると
、論理1がそのブロック内の量アンドゲートの一方の入
力に送られる。次いで、WEビンに送られる信号が低レ
ベル(書き込み)であるかまたは高レベル(読み取り)
であるかに基づいて、そのブロック内のアンドゲート2
41又は241′によって各々論理l信号が発生される
。従って、ブロック240をI10マルチプレクサに接
続しているラインの一方又は他方は、読み取り動作が行
われるか書き込み動作が行われるかに基づいて論理ルベ
ルに持ち上げられる。ブロック240によってこのよう
に発生される読み取り又は書き込み信号は、I/Oマル
チプレクサ、バッファ232及び感知増幅器234を経
てメモリ204へ送られ、その動作を良く知られたやり
方で制御する。2つのプロセッサのデータ接続部とアド
レス接続部との間の上記の分離により、各プロセッサは
、互いに他のプロセッサとは独立してかつ非同期でそれ
に関連したメモリと読み取り又は書き込み動作を実行す
ることができる。
ので一方のブロックの動作についてしか説明しない。ブ
ロック240については、ビンGEがアサートされると
、論理1がそのブロック内の量アンドゲートの一方の入
力に送られる。次いで、WEビンに送られる信号が低レ
ベル(書き込み)であるかまたは高レベル(読み取り)
であるかに基づいて、そのブロック内のアンドゲート2
41又は241′によって各々論理l信号が発生される
。従って、ブロック240をI10マルチプレクサに接
続しているラインの一方又は他方は、読み取り動作が行
われるか書き込み動作が行われるかに基づいて論理ルベ
ルに持ち上げられる。ブロック240によってこのよう
に発生される読み取り又は書き込み信号は、I/Oマル
チプレクサ、バッファ232及び感知増幅器234を経
てメモリ204へ送られ、その動作を良く知られたやり
方で制御する。2つのプロセッサのデータ接続部とアド
レス接続部との間の上記の分離により、各プロセッサは
、互いに他のプロセッサとは独立してかつ非同期でそれ
に関連したメモリと読み取り又は書き込み動作を実行す
ることができる。
システム200のメモリ装置は、アドレス、データ及び
メモリ制御入力の間でメモリ204及び208を切り替
えることができる。この機能は、マルチプレクサ制御器
250によって部分的に可能とされ、制御器250は、
第2図に示されたように、ビンCE及びGE’ とメモ
リ選択ビンPSELとに送られる信号を受は取るように
接続される。マルチプレクサ制御器250は、アドレス
マルチプレクサ212及び216とI10マルチプレク
サ230との動作を制御するためにビンPSELに送ら
れる信号の論理レベルに応答して動作する。PsEr、
ビンに送られた信号が高レベルであるときには、アドレ
スAとビンCE、WE及びDとがメモリ204に対して
作用し、一方アドレスA′ とビンCE″、WE’及び
D′ とがメモリ208に対して作用する。ビンPSE
Lに低論理レベルの信号を送ると、′印のあるビンとな
いビンとの機能が切り替えられる。すなわち、アドレス
AとビンGE、WE及びDとがメモリ208に作用し、
一方アドレスA″ とビンCE″、WE’及びD′ と
がメモリ204に作用するようになる。
メモリ制御入力の間でメモリ204及び208を切り替
えることができる。この機能は、マルチプレクサ制御器
250によって部分的に可能とされ、制御器250は、
第2図に示されたように、ビンCE及びGE’ とメモ
リ選択ビンPSELとに送られる信号を受は取るように
接続される。マルチプレクサ制御器250は、アドレス
マルチプレクサ212及び216とI10マルチプレク
サ230との動作を制御するためにビンPSELに送ら
れる信号の論理レベルに応答して動作する。PsEr、
ビンに送られた信号が高レベルであるときには、アドレ
スAとビンCE、WE及びDとがメモリ204に対して
作用し、一方アドレスA′ とビンCE″、WE’及び
D′ とがメモリ208に対して作用する。ビンPSE
Lに低論理レベルの信号を送ると、′印のあるビンとな
いビンとの機能が切り替えられる。すなわち、アドレス
AとビンGE、WE及びDとがメモリ208に作用し、
一方アドレスA″ とビンCE″、WE’及びD′ と
がメモリ204に作用するようになる。
システム200の好ましい特徴としてメモリ切り替え機
能が含まれているが、これは本発明の要旨であるメモリ
間の高速データ転送を与えるものではない。
能が含まれているが、これは本発明の要旨であるメモリ
間の高速データ転送を与えるものではない。
さらに、本発明によれば、システム200のメモリ装置
は、メモリ204及び208内の選択されたメモリセル
間で直接的にデータ転送を行うように制御することがで
きる。すなわち、スタティックメモリ204の選択され
た個々のメモリセルはスタティックメモリ208の対応
するメモリセルと独特に組み合わされており、メモリ装
置は、一方のメモリの選択されたセルに記憶されたデー
タを他方のメモリの対応するセルに同時に書き込みする
ように制御できる。本発明は、まず、同じサイズのメモ
リ204及び208について説明し、一方のメモリの各
メモリセルが他方のメモリのメモリセルに対応している
が、これは本発明を容易に理解するためであって本発明
をこれに限定するものではない。
は、メモリ204及び208内の選択されたメモリセル
間で直接的にデータ転送を行うように制御することがで
きる。すなわち、スタティックメモリ204の選択され
た個々のメモリセルはスタティックメモリ208の対応
するメモリセルと独特に組み合わされており、メモリ装
置は、一方のメモリの選択されたセルに記憶されたデー
タを他方のメモリの対応するセルに同時に書き込みする
ように制御できる。本発明は、まず、同じサイズのメモ
リ204及び208について説明し、一方のメモリの各
メモリセルが他方のメモリのメモリセルに対応している
が、これは本発明を容易に理解するためであって本発明
をこれに限定するものではない。
同時のデータ転送(以下、フラッシュ転送と称する)は
、転送イネーブルビンXE及び転送方向ビンXDに送ら
れる外部転送制御信号によって制御される。第2図に示
すように、低論理レベルの信号がビンXEに送られて転
送を可能にする。
、転送イネーブルビンXE及び転送方向ビンXDに送ら
れる外部転送制御信号によって制御される。第2図に示
すように、低論理レベルの信号がビンXEに送られて転
送を可能にする。
高論理レベル又は低論理レベルの信号をビンXDに送る
ことにより、データがメモリ204から208へあるい
はメモリ208から204へ各々転送される。本発明の
メモリ装置はこの外部転送制御信号に応答してデータフ
ラッシュ転送を行わせるための転送制御手段を備えてい
る。ここに実施するように、転送制御手段は、転送制御
ブロック260及び転送論理ブロック270を備えてい
る。
ことにより、データがメモリ204から208へあるい
はメモリ208から204へ各々転送される。本発明の
メモリ装置はこの外部転送制御信号に応答してデータフ
ラッシュ転送を行わせるための転送制御手段を備えてい
る。ここに実施するように、転送制御手段は、転送制御
ブロック260及び転送論理ブロック270を備えてい
る。
ビンXEは転送制御ブロックに接続され、このブロック
は、ビンGE及びGE’ に送られるチップイネーブル
信号を受は取るように接続される。両方のビンGE及び
GE’ がアサートされないときだけ転送を行うことが
できる。すなわち、転送は、以下に示すプールの式で実
施される条件に基づいて開始される。
は、ビンGE及びGE’ に送られるチップイネーブル
信号を受は取るように接続される。両方のビンGE及び
GE’ がアサートされないときだけ転送を行うことが
できる。すなわち、転送は、以下に示すプールの式で実
施される条件に基づいて開始される。
XE L and NOT (GE、、−L) and
NOT (CE’−L)、 (1)ただし、′L
″表示は、それに関連した信号が低論理レベルのときに
アサートされることを指示する。それゆえ、XE%GE
及びCE″ ビンに送られた信号をデコードする際に上
記プールの式(1)で示された論理を実施するための論
理回路が転送制御ブロックに含まれる。フラッシュ転送
を開始するための論理が満たされると、転送制御ブロッ
ク260は、フラッシュ転送を開始して制御するための
一連の信号を発生する。ブロック260によって発生さ
れた転送制御信号と、ビンXDに送られる信号は、転送
論理ブロック270へ送られ、このブロックはデータ転
送を実施するように両メモリ内の対応するメモリセルを
制御する。ブロック270によって実行される機能につ
いては以下で詳細に述べる。また、転送制御ブロック2
60はビンXPに出力信号を発生する。ビンxPは転送
動作中に転送制御ブロックによって低レベルに駆動され
る。それゆえ、ビンxPの信号は、フラッシュ転送が行
われている間にプロセッサ202及び206がメモリ2
04及び208に別々にアクセスするのを禁止するよう
に効果的に使用される。
NOT (CE’−L)、 (1)ただし、′L
″表示は、それに関連した信号が低論理レベルのときに
アサートされることを指示する。それゆえ、XE%GE
及びCE″ ビンに送られた信号をデコードする際に上
記プールの式(1)で示された論理を実施するための論
理回路が転送制御ブロックに含まれる。フラッシュ転送
を開始するための論理が満たされると、転送制御ブロッ
ク260は、フラッシュ転送を開始して制御するための
一連の信号を発生する。ブロック260によって発生さ
れた転送制御信号と、ビンXDに送られる信号は、転送
論理ブロック270へ送られ、このブロックはデータ転
送を実施するように両メモリ内の対応するメモリセルを
制御する。ブロック270によって実行される機能につ
いては以下で詳細に述べる。また、転送制御ブロック2
60はビンXPに出力信号を発生する。ビンxPは転送
動作中に転送制御ブロックによって低レベルに駆動され
る。それゆえ、ビンxPの信号は、フラッシュ転送が行
われている間にプロセッサ202及び206がメモリ2
04及び208に別々にアクセスするのを禁止するよう
に効果的に使用される。
本発明によれば、第2図に示されたように、各メモリの
メモリセル間でのデータの同時転送は、2つのメモリの
対応するセルが互いに隣接配置されるように共通の集積
回路チップ基体に2つのメモリを製造することによって
達成される。このように、2つのメモリの各メモリセル
は同じチップ上に互いに物理的に一体化される。
メモリセル間でのデータの同時転送は、2つのメモリの
対応するセルが互いに隣接配置されるように共通の集積
回路チップ基体に2つのメモリを製造することによって
達成される。このように、2つのメモリの各メモリセル
は同じチップ上に互いに物理的に一体化される。
第3図は、メモリ204及び208が一体化されたチッ
プに含まれる例示的な記憶セルを示している。この記憶
セル300は、メモリ204のメモリセル302及びメ
モリ208のメモリセル304を含む。各メモリセル3
02.304は通常の6トランジスタメモリセルとし7
て構成されるのが好ましい。セル302は、MO3hラ
ントランジスタ及び308を備え、これらトランジスタ
の各ゲート端子は、ワード信号W(n)を加えることの
できるワードライン310に接続される。
プに含まれる例示的な記憶セルを示している。この記憶
セル300は、メモリ204のメモリセル302及びメ
モリ208のメモリセル304を含む。各メモリセル3
02.304は通常の6トランジスタメモリセルとし7
て構成されるのが好ましい。セル302は、MO3hラ
ントランジスタ及び308を備え、これらトランジスタ
の各ゲート端子は、ワード信号W(n)を加えることの
できるワードライン310に接続される。
信号W(n)は、メモリ204の“′m″本のワードラ
インのうちの1本に送られる” m ’個の信号(l≦
n5m)の1つであるのが好ましい。トランジスタ30
6のソース端子はバイアスライン312に接続され、こ
のバイアスラインにはバイアス信号B(J)を送ること
ができる。同様に、トランジスタ308のソース端子は
バイアスライン314に接続され、このバイアスライン
にはバイアス信号B(j)を送ることができる。これら
の信号B(j)及びB(j)はメモリ204の°lit
″対のバイアスラインのうちの1つに送られる“i I
+対の信号(l≦j≦i)の1つであるのが好ましい。
インのうちの1本に送られる” m ’個の信号(l≦
n5m)の1つであるのが好ましい。トランジスタ30
6のソース端子はバイアスライン312に接続され、こ
のバイアスラインにはバイアス信号B(J)を送ること
ができる。同様に、トランジスタ308のソース端子は
バイアスライン314に接続され、このバイアスライン
にはバイアス信号B(j)を送ることができる。これら
の信号B(j)及びB(j)はメモリ204の°lit
″対のバイアスラインのうちの1つに送られる“i I
+対の信号(l≦j≦i)の1つであるのが好ましい。
また、メモリセル302は、フリップフロップ回路を形
成するようにクロス結合されるインバータ回路316及
び318も備えている。各インバータ回路は2つのトラ
ンジスタ(図示せず)よりなる通常の形式のものである
。2つのインバータ回路は、電源ライン320を経て制
御可能な電源電圧源に接続される。セル302のインバ
ータ回路に送られる供給電圧はpwR(n)と示されて
おり、これは以下で詳細に述べるようにフラッシュ転送
を容易にするよう制御可能である。
成するようにクロス結合されるインバータ回路316及
び318も備えている。各インバータ回路は2つのトラ
ンジスタ(図示せず)よりなる通常の形式のものである
。2つのインバータ回路は、電源ライン320を経て制
御可能な電源電圧源に接続される。セル302のインバ
ータ回路に送られる供給電圧はpwR(n)と示されて
おり、これは以下で詳細に述べるようにフラッシュ転送
を容易にするよう制御可能である。
メモリセル304はセル302と実質的に同様に構成さ
れ、トランジスタ330及び332を備えている。これ
らのトランジスタのゲート端子はワードライン334に
接続されこのワードラインにはワード信号W’ (n
)を加えることができる。トランジスタ330及び33
2の各ソース端子はバイアスライン336及び338に
接続され、これらのバイアスラインにはバイアス信号B
′(j)及びB’ (j)を加えることができる。メ
モリ204と同様に、メモリ208は、” m ”本の
ワードライン及びlit″対のバイアスラインを含む。
れ、トランジスタ330及び332を備えている。これ
らのトランジスタのゲート端子はワードライン334に
接続されこのワードラインにはワード信号W’ (n
)を加えることができる。トランジスタ330及び33
2の各ソース端子はバイアスライン336及び338に
接続され、これらのバイアスラインにはバイアス信号B
′(j)及びB’ (j)を加えることができる。メ
モリ204と同様に、メモリ208は、” m ”本の
ワードライン及びlit″対のバイアスラインを含む。
メモリセル304は、さらに、セル302について上記
したのと同様にフリップフロップを形成するようにクロ
ス結合されたインバータ回路340及び342を含む。
したのと同様にフリップフロップを形成するようにクロ
ス結合されたインバータ回路340及び342を含む。
両インバータ回路340.342は電源ライン344に
接続され、この電源ラインには制御可能な電源電圧PW
R’ (n)が加えられる。
接続され、この電源ラインには制御可能な電源電圧PW
R’ (n)が加えられる。
ここに実施する本発明の上記転送制御手段は、さらに、
記憶セル300に2つのMO3転送トランジスタ350
及び352を備え、これらはメモリセル302及び30
4の各フリップフロップ回路の入力端子と出力端子との
間に接続されている。
記憶セル300に2つのMO3転送トランジスタ350
及び352を備え、これらはメモリセル302及び30
4の各フリップフロップ回路の入力端子と出力端子との
間に接続されている。
これらの転送トランジスタ350及び352の各ゲート
は転送制御ライン354に接続され、このラインには転
送制御信号XFR(n)を加えることができる。
は転送制御ライン354に接続され、このラインには転
送制御信号XFR(n)を加えることができる。
第3図に示されるように、各バイアス及びワードライン
は、メモリ204及び208を形成する集積メモリ構造
体内の隣接記憶セルへ接続するように連続的に示されて
いるが、メモリ構造体内の他のメモリセルヘアクセスす
るように他のバイアス及びワードライン(図示せず)も
設けられることを理解されたい。通常のメモリセル読み
取り及び書き込み動作により、高論理レベル信号W(n
)をワードライン310にアサートしてトランジスタ3
06及び308を導通させることによりセル302が読
み取り又は書き込み動作にたいして選択される。ワード
ライン上にこのように信号がアサートされると、適当な
信号B(j)及びB(j)を各々ライン312及び31
4上に駆動することによりデータをセル302に書き込
むことができる。例えば、セル302に“′0″を書き
込むためには、B(j)の低レベル及びB (j)の高
レベルを加えると、インバータ回路316及び318に
よって形成されたフリップフロップがセットされ、“O
″論理状態が記憶される。高論理レベルのB(j)と低
論理レベルのB(j)を加えると、セルに′1″が書き
込まれる。両ライン312及び314は、W(n)信号
がアサートされる間にセル302に記憶されたデータを
読み取るために感知増幅器234に接続される。この動
作は良く知られた動作である。
は、メモリ204及び208を形成する集積メモリ構造
体内の隣接記憶セルへ接続するように連続的に示されて
いるが、メモリ構造体内の他のメモリセルヘアクセスす
るように他のバイアス及びワードライン(図示せず)も
設けられることを理解されたい。通常のメモリセル読み
取り及び書き込み動作により、高論理レベル信号W(n
)をワードライン310にアサートしてトランジスタ3
06及び308を導通させることによりセル302が読
み取り又は書き込み動作にたいして選択される。ワード
ライン上にこのように信号がアサートされると、適当な
信号B(j)及びB(j)を各々ライン312及び31
4上に駆動することによりデータをセル302に書き込
むことができる。例えば、セル302に“′0″を書き
込むためには、B(j)の低レベル及びB (j)の高
レベルを加えると、インバータ回路316及び318に
よって形成されたフリップフロップがセットされ、“O
″論理状態が記憶される。高論理レベルのB(j)と低
論理レベルのB(j)を加えると、セルに′1″が書き
込まれる。両ライン312及び314は、W(n)信号
がアサートされる間にセル302に記憶されたデータを
読み取るために感知増幅器234に接続される。この動
作は良く知られた動作である。
セル304に対する通常のメモリ読み取り及び書き込み
動作は、ワード信号W’(n)及びバイアス信号B’
(j)及びB’ (j)を適当に加えることにより
アナログ形態で実行される。メモリセル302及び30
4に対するこのような通常の読み取り及び書き込み動作
中には、転送制御信号XFR(n)がデアサートされ、
これにより、転送トランジスタ350及び352がオフ
にされ、従って高インピーダンス状態を取るようになる
。
動作は、ワード信号W’(n)及びバイアス信号B’
(j)及びB’ (j)を適当に加えることにより
アナログ形態で実行される。メモリセル302及び30
4に対するこのような通常の読み取り及び書き込み動作
中には、転送制御信号XFR(n)がデアサートされ、
これにより、転送トランジスタ350及び352がオフ
にされ、従って高インピーダンス状態を取るようになる
。
上記したように、記憶セル300はシステム200(第
2図)のメモリ204及び208を形成するセルの一例
である。記憶セル300の構成から明らかなように、2
つのメモリ204及び208はこれらが製造される集積
回路チップ上において互いに物理的に一体化されている
。この物理的な一体化により、一方のスタティックメモ
リの各メモリセルに記憶されたデータを他方のメモリの
セルに同時に転送することができる。
2図)のメモリ204及び208を形成するセルの一例
である。記憶セル300の構成から明らかなように、2
つのメモリ204及び208はこれらが製造される集積
回路チップ上において互いに物理的に一体化されている
。この物理的な一体化により、一方のスタティックメモ
リの各メモリセルに記憶されたデータを他方のメモリの
セルに同時に転送することができる。
メモリ204及び208を構成する各記憶セル300に
おいて、これらメモリ間でフラッシュデータ転送を行う
ために一連の動作が必要とされる。この一連の動作を制
御するための論理は、第2図に示す転送制御ブロック2
60及び転送論理ブロック270において実施され、こ
れについては以下で詳細に述べる。
おいて、これらメモリ間でフラッシュデータ転送を行う
ために一連の動作が必要とされる。この一連の動作を制
御するための論理は、第2図に示す転送制御ブロック2
60及び転送論理ブロック270において実施され、こ
れについては以下で詳細に述べる。
メモリ302の各メモリセルに記憶されたデータをメモ
リ304のセルにフラッシュ転送するために、次のよう
な一連の動作が実行される。この一連の動作、は例示的
な記憶セル300について説明するが、メモリ全体のフ
ラッシュ転送を行うために、2つのメモリを構成する記
憶セルの残りの部分についても同じ動作が同時に行われ
ることを理解されたい。
リ304のセルにフラッシュ転送するために、次のよう
な一連の動作が実行される。この一連の動作、は例示的
な記憶セル300について説明するが、メモリ全体のフ
ラッシュ転送を行うために、2つのメモリを構成する記
憶セルの残りの部分についても同じ動作が同時に行われ
ることを理解されたい。
ブー)V式(1)の論理が満足されたと仮定すれば、デ
ータのフラッシュ転送を行うための第1段階は、転送さ
れているデータを受は取るメモリのメモリセルに送られ
る電力を減少することである。この例では、これにより
、インバータ回路340及び342への供給電圧P W
R’ (n )のレベルの下げることが必要とされ
る。供給電圧は、各交差結合されたインバータ回路の出
力インピーダンスが転送トランジスタ350及び352
の“onI+抵抗に比べて大きいところのレベルまで減
少される(上記トランジスタは、フラッシュ転送動作の
この段階ではまだ” o n ”にされていない)、メ
モリ204及び208がCMOSスタティックセルで形
成されるか又は各々プルアップされたNMOSセルで形
成される場合には、正の供給電圧を負の電源付近のレベ
ルまで下げるかまたは負の電源を上昇させるかのいずれ
かによって供給電圧の減少を行えることに注意されたい
。コニに示す実施例では、供給電圧の減少は正の供給電
圧を減少することによって行うものとする。
ータのフラッシュ転送を行うための第1段階は、転送さ
れているデータを受は取るメモリのメモリセルに送られ
る電力を減少することである。この例では、これにより
、インバータ回路340及び342への供給電圧P W
R’ (n )のレベルの下げることが必要とされ
る。供給電圧は、各交差結合されたインバータ回路の出
力インピーダンスが転送トランジスタ350及び352
の“onI+抵抗に比べて大きいところのレベルまで減
少される(上記トランジスタは、フラッシュ転送動作の
この段階ではまだ” o n ”にされていない)、メ
モリ204及び208がCMOSスタティックセルで形
成されるか又は各々プルアップされたNMOSセルで形
成される場合には、正の供給電圧を負の電源付近のレベ
ルまで下げるかまたは負の電源を上昇させるかのいずれ
かによって供給電圧の減少を行えることに注意されたい
。コニに示す実施例では、供給電圧の減少は正の供給電
圧を減少することによって行うものとする。
第4図は、フラッシュ転送中に発生される種々の信号の
各レベル及び相関関係を示す転送タイミング図である。
各レベル及び相関関係を示す転送タイミング図である。
このタイミング図は、第4図の底部に時間軸を含み、こ
れに対して種々の信号AないしEのタイミングが描かれ
ている。明らかなように、図Aは時間し1における両チ
ップイネーブル信号GE及びCE’のデアサート状態を
示している。図Bは、両CE及びGE’ がデアサート
された後の時間し、における転送イネーブル信号XEの
アサート状態を示している。プール式(1)について前
記したように、両CE L及びCE’Lがデアサート
されそしてXE Lがアサートされたときに転送が開
始される。第4図の図Eは、XEをアサートした直後の
時間し、において信号xPを禁止する上記アクセスのア
サート状態を示している。
れに対して種々の信号AないしEのタイミングが描かれ
ている。明らかなように、図Aは時間し1における両チ
ップイネーブル信号GE及びCE’のデアサート状態を
示している。図Bは、両CE及びGE’ がデアサート
された後の時間し、における転送イネーブル信号XEの
アサート状態を示している。プール式(1)について前
記したように、両CE L及びCE’Lがデアサート
されそしてXE Lがアサートされたときに転送が開
始される。第4図の図Eは、XEをアサートした直後の
時間し、において信号xPを禁止する上記アクセスのア
サート状態を示している。
電源電圧PWR’ (n)(第4図の図C)は、時間
し、においてフラッシュ転送を実施する上記第1段階に
基づき減少される0時間t4は時間し3におけるXEの
アサート状態から測定して遅延時間TXPDだけ遅延さ
れている。この遅延時間TXPDの長さは、転送制御ブ
ロック260に含まれた時間遅延回路によって決定され
る。
し、においてフラッシュ転送を実施する上記第1段階に
基づき減少される0時間t4は時間し3におけるXEの
アサート状態から測定して遅延時間TXPDだけ遅延さ
れている。この遅延時間TXPDの長さは、転送制御ブ
ロック260に含まれた時間遅延回路によって決定され
る。
第2の段階として、転送制御信号XFR(n)がライン
354に送られて、トランジスタ350及び352を導
通状態にする。これらのトランジスタが導通状態になる
ことにより、セル302の・フリップフロップの状態が
セル304のフリップフロップを形成するインバータ回
路に送られる。
354に送られて、トランジスタ350及び352を導
通状態にする。これらのトランジスタが導通状態になる
ことにより、セル302の・フリップフロップの状態が
セル304のフリップフロップを形成するインバータ回
路に送られる。
信号XFR(n)のアサート状態は、時間し、における
P W R’ (n )信号の減少から測定して遅延
時間TXDの後の時間t、において生じるものとして第
4図に示されている(信号D)。遅延時間TXDの幅は
、転送制御ブロック260(第2図)に含まれた遅延時
間回路によって制御される。
P W R’ (n )信号の減少から測定して遅延
時間TXDの後の時間t、において生じるものとして第
4図に示されている(信号D)。遅延時間TXDの幅は
、転送制御ブロック260(第2図)に含まれた遅延時
間回路によって制御される。
遅延時間TXDに対して割り当てられる実際の時間は、
フラッシュ転送中にデータが書き込まれるメモリセルに
送られる電力に対して許容できる最大スリュー率を含む
事柄から実際上決定される。
フラッシュ転送中にデータが書き込まれるメモリセルに
送られる電力に対して許容できる最大スリュー率を含む
事柄から実際上決定される。
すなわち、メモリセルの設計上の特定の性質に基づいて
、送信側メモリセルに記憶されたビット値が歪まないよ
うに確保するためには電圧を減少する率を制限すること
が望ましい。
、送信側メモリセルに記憶されたビット値が歪まないよ
うに確保するためには電圧を減少する率を制限すること
が望ましい。
また、集積回路で実施される記憶セルを設計する上で考
慮すべきことは、転送トランジスタが導通状態にされる
ときに、送信側のメモリセルのビット値が妨げを受けな
いように確保することである。従って、転送トランジス
タの幾何学的形状及び/又は転送制御ラインにおける信
号レベルは、記憶されたビット値のこのような妨げを回
避するように選択しなければならない。
慮すべきことは、転送トランジスタが導通状態にされる
ときに、送信側のメモリセルのビット値が妨げを受けな
いように確保することである。従って、転送トランジス
タの幾何学的形状及び/又は転送制御ラインにおける信
号レベルは、記憶されたビット値のこのような妨げを回
避するように選択しなければならない。
第3図を参照すれば、転送の第3の段階は、トランジス
タ350及び352がまだ導通している間に受信側セル
のフリップフロップインバータ回路に対して電力を復帰
することを必要とする。
タ350及び352がまだ導通している間に受信側セル
のフリップフロップインバータ回路に対して電力を復帰
することを必要とする。
これにより、セル304のフリップフロップは、セル3
02のフリップフロップによって記憶されるものと同じ
データ値を記憶するようになる。例えば、セル302が
111”を記憶していると仮定すれば、トランジスタ3
06とインバータ回路316との間のノードに低論理電
圧が存在し、そしてインバータ回路316の出力のノー
ドに高論理電圧が存在する。これらの論理電圧は導通状
態にあるトランジスタ350及び352を経てセル30
4のフリップフロップに送られ、その結果インバータ回
路340及び342によって形成されたフリップフロッ
プに差電圧が印加される。本質的に、トランジスタ33
0とインバータ回路342との間のノードには低論理電
圧が印加され、それゆえインバータ回路340の入力及
びインバータ回路342の出力にこの低論理電圧が印加
される。
02のフリップフロップによって記憶されるものと同じ
データ値を記憶するようになる。例えば、セル302が
111”を記憶していると仮定すれば、トランジスタ3
06とインバータ回路316との間のノードに低論理電
圧が存在し、そしてインバータ回路316の出力のノー
ドに高論理電圧が存在する。これらの論理電圧は導通状
態にあるトランジスタ350及び352を経てセル30
4のフリップフロップに送られ、その結果インバータ回
路340及び342によって形成されたフリップフロッ
プに差電圧が印加される。本質的に、トランジスタ33
0とインバータ回路342との間のノードには低論理電
圧が印加され、それゆえインバータ回路340の入力及
びインバータ回路342の出力にこの低論理電圧が印加
される。
さらに、インバータ回路342の入力及びインバータ回
路340の出力には高論理電圧が印加される。この差電
圧がこのように印加された状態で、セル304のフリッ
プフロップに電力が復帰すると、インバータ回路340
及び342はそれらの各出力をさらに駆動し、トランジ
スタ350及び352を経て高及び低論理状態がそれに
係るようになる。
路340の出力には高論理電圧が印加される。この差電
圧がこのように印加された状態で、セル304のフリッ
プフロップに電力が復帰すると、インバータ回路340
及び342はそれらの各出力をさらに駆動し、トランジ
スタ350及び352を経て高及び低論理状態がそれに
係るようになる。
例えば、インバータ回路340の入力に送られる低論理
電圧により、この回路はその出力を高レベル状態に駆動
する。同様に、インバータ回路342の入力に送られる
高論理、レベルの電圧により、このインバータ回路はそ
の出力を低レベルに駆動する。従ってインバータ回路3
40及び342の動作により、メモリセル302のフリ
ップフロップによって得られたものと同じ論理状態が確
立される。
電圧により、この回路はその出力を高レベル状態に駆動
する。同様に、インバータ回路342の入力に送られる
高論理、レベルの電圧により、このインバータ回路はそ
の出力を低レベルに駆動する。従ってインバータ回路3
40及び342の動作により、メモリセル302のフリ
ップフロップによって得られたものと同じ論理状態が確
立される。
フラッシュ転送の第3の状態に対するタイミングが第4
図のタイミング図に示されている。明らかなように、P
WR’ (n)信号(図C)の復帰は、時間し、から
遅延時間TXPUの後の時間t、において生じる。この
遅延時間TXPUの幅は、転送制御ブロック260に含
まれた遅延時間回路によって制御される。
図のタイミング図に示されている。明らかなように、P
WR’ (n)信号(図C)の復帰は、時間し、から
遅延時間TXPUの後の時間t、において生じる。この
遅延時間TXPUの幅は、転送制御ブロック260に含
まれた遅延時間回路によって制御される。
フラッシュ転送動作の最後の段階は、XFR(n)信号
をデアサートして、トランジスタ350及び352を非
導通状態にすることである。この最終段階が完了すると
、メモリセル304はメモリセル302と同じデータを
記憶する。XFR(n)(図D)のデアサート状態が第
4図において時間t、から遅延時間TPXの後の時間し
、に生じるものとして示されている。このTPXの幅は
転送制御ブロック260(第2図)に含まれた遅延時間
回路によって決定される。タイミング図において明らか
なように、メモリアクセス禁止信号XPは、時間し、か
ら遅延時間TXX後の時間し。
をデアサートして、トランジスタ350及び352を非
導通状態にすることである。この最終段階が完了すると
、メモリセル304はメモリセル302と同じデータを
記憶する。XFR(n)(図D)のデアサート状態が第
4図において時間t、から遅延時間TPXの後の時間し
、に生じるものとして示されている。このTPXの幅は
転送制御ブロック260(第2図)に含まれた遅延時間
回路によって決定される。タイミング図において明らか
なように、メモリアクセス禁止信号XPは、時間し、か
ら遅延時間TXX後の時間し。
においてデアサートされる。遅延時間TXXの幅は、転
送制御ブロック260に含まれた時間遅延回路によって
決定される。
送制御ブロック260に含まれた時間遅延回路によって
決定される。
メモリ204及び208(第2図)の各メモリセルを含
む全ての記憶セルにおいて同時に行われる上記した一連
の動作により、メモリ204の全てのメモリセルに記憶
されたデータがメモリ208の対応するメモリセルに同
時に転送される。
む全ての記憶セルにおいて同時に行われる上記した一連
の動作により、メモリ204の全てのメモリセルに記憶
されたデータがメモリ208の対応するメモリセルに同
時に転送される。
同様の動作を用いてメモリ208からメモリ204ヘデ
ータを転送することができる。
ータを転送することができる。
第5図は、第2図の転送制御ブロック260及び転送論
理ブロック270の好ましい実施例を示している。ブロ
ック260についてはプール式(1)を評価するための
論理を含むプール式評価ブロック500へGE、CE’
及びXE倍信号送られる。ブロック500の出力は遅延
時間回路ブロック502と信号xP論理ブロック504
のセット(S)入力とに接続される。ブロック500は
、プール式(1)の条件が満足されるときに転送開始信
号を発生する。XP論理ブロックは、遅延時間回路50
2の出力#5に接続されたリセット(R)入力を何え、
さらに、XP駆動回路506の入力に接続された出力を
備えている。このXP駆動回路506の出力は上記した
xPピンに接続される。
理ブロック270の好ましい実施例を示している。ブロ
ック260についてはプール式(1)を評価するための
論理を含むプール式評価ブロック500へGE、CE’
及びXE倍信号送られる。ブロック500の出力は遅延
時間回路ブロック502と信号xP論理ブロック504
のセット(S)入力とに接続される。ブロック500は
、プール式(1)の条件が満足されるときに転送開始信
号を発生する。XP論理ブロックは、遅延時間回路50
2の出力#5に接続されたリセット(R)入力を何え、
さらに、XP駆動回路506の入力に接続された出力を
備えている。このXP駆動回路506の出力は上記した
xPピンに接続される。
遅延時間回路502は、出力#1ないし#5を含み、転
送開始信号の受信に応答して、所定のシーケンスのタイ
ミング制御信号をその各々の出力に発生する。すなわち
、転送開始信号が加えられた後に各出力#1ないし#5
に各タイミング信号が発生される前に所定の時間遅延が
確保される。
送開始信号の受信に応答して、所定のシーケンスのタイ
ミング制御信号をその各々の出力に発生する。すなわち
、転送開始信号が加えられた後に各出力#1ないし#5
に各タイミング信号が発生される前に所定の時間遅延が
確保される。
これらの所定の時間遅延は第4図のタイミング図に示さ
れて上記された遅延である。より詳細には、遅延時間回
路502が転送開始信号を受信するのに続いて、遅延時
間TXPDO後に出力#1にタイミング制御信号が発生
される。出力#1信号から遅延時間TXDの後に出力#
2に信号が現われる。出力#2信号から遅延時間TXP
Uの後に出力#3に信号が現われる。さらに、出カ#3
信号から遅延時間TXPの後に出力#4に信号が現われ
る。最後に、出力#4の信号から遅延時間TXXの後に
出力#5に信号が現われる。
れて上記された遅延である。より詳細には、遅延時間回
路502が転送開始信号を受信するのに続いて、遅延時
間TXPDO後に出力#1にタイミング制御信号が発生
される。出力#1信号から遅延時間TXDの後に出力#
2に信号が現われる。出力#2信号から遅延時間TXP
Uの後に出力#3に信号が現われる。さらに、出カ#3
信号から遅延時間TXPの後に出力#4に信号が現われ
る。最後に、出力#4の信号から遅延時間TXXの後に
出力#5に信号が現われる。
遅延時間回路502の出力#1は、PWR論理ブロック
508のセット(S)入力に接続され、このブロックの
リセット(R)入力は回路502の出力#3に接続され
る。遅延時間回路の出力#2はXFRの論理ブロック5
10のセット(S)入力に接続され、このブロック51
0のリセット(R)入力は遅延回路の出力#4に接続さ
れる。
508のセット(S)入力に接続され、このブロックの
リセット(R)入力は回路502の出力#3に接続され
る。遅延時間回路の出力#2はXFRの論理ブロック5
10のセット(S)入力に接続され、このブロック51
0のリセット(R)入力は遅延回路の出力#4に接続さ
れる。
転送論理ブロック270は、PWR論理ブロック508
の出力及びビンXDに送られる信号を受信するように接
続された転送方向論理ブロック520を備えている。ブ
ロック520はデマルチプレクサとして動作し、ビンX
Dに送られる信号の状態に基づいて、PWR論理ブロッ
ク508からの出力信号がPWRドライバ回路522ま
たはPWR’ ドライバ回路524のいずれかに送ら
れる。ドライバ回路5゛22及び524の各電源出力P
WR及びPWR’ は、電源ライン(図示せず)により
メモリ204及び208に各々関連したメモリセルに供
給される。転送論理ブロック270は、さらに、XFR
ドライバ回路526を備え、その入力はXFR論理ブロ
ック510の出力に接続されている。ドライバ回路52
6からの転送信号XFR出力は、制御ライン(図示せず
)を経て前記した目的のために記憶セルに送られる。
の出力及びビンXDに送られる信号を受信するように接
続された転送方向論理ブロック520を備えている。ブ
ロック520はデマルチプレクサとして動作し、ビンX
Dに送られる信号の状態に基づいて、PWR論理ブロッ
ク508からの出力信号がPWRドライバ回路522ま
たはPWR’ ドライバ回路524のいずれかに送ら
れる。ドライバ回路5゛22及び524の各電源出力P
WR及びPWR’ は、電源ライン(図示せず)により
メモリ204及び208に各々関連したメモリセルに供
給される。転送論理ブロック270は、さらに、XFR
ドライバ回路526を備え、その入力はXFR論理ブロ
ック510の出力に接続されている。ドライバ回路52
6からの転送信号XFR出力は、制御ライン(図示せず
)を経て前記した目的のために記憶セルに送られる。
ブロック260及び270の動作について以下に述べる
。シス午ム200の動作中に、フラッシュ転送動作が行
われないときには、評価ブロック500によって転送開
始信号が発生されない。
。シス午ム200の動作中に、フラッシュ転送動作が行
われないときには、評価ブロック500によって転送開
始信号が発生されない。
その結果、両電源出力PWR及びPWR’ が、メモリ
204及び208の各メモリセルに供給される。
204及び208の各メモリセルに供給される。
評価ブロック500へ信号が送られてフラッシュ転送を
開始するのに必要な条件が満足されると、このブロック
は転送開始信号を発生し、これはXP論理ブロック50
4及び遅延時間回路508へ送られる。ブロック504
は、それに応答して、出力を発生し、xPドライバ回路
506がxPピンに適当なXP倍信号発生するようにさ
せる。
開始するのに必要な条件が満足されると、このブロック
は転送開始信号を発生し、これはXP論理ブロック50
4及び遅延時間回路508へ送られる。ブロック504
は、それに応答して、出力を発生し、xPドライバ回路
506がxPピンに適当なXP倍信号発生するようにさ
せる。
遅延時間回路は、転送開始信号に応答して、一連の時間
遅延信号を発生し始める。出力#lに発生された信号が
遅延時間TXPDの後にPWR論理ブロック508に送
られると、このブロックはそれに応答して信号を発生し
、この信号は転送方向論理ブロック520へ送られる。
遅延信号を発生し始める。出力#lに発生された信号が
遅延時間TXPDの後にPWR論理ブロック508に送
られると、このブロックはそれに応答して信号を発生し
、この信号は転送方向論理ブロック520へ送られる。
このブロック520は、ビンXDに送られた転送方向信
号も供給されるが、ブロック508の信号を、フラッシ
ュ転送において受信側メモリに関連したドライバ522
又は524の一方に供給する。ドライバ回路に信号が送
られるとこの回路はその出力を禁止し、その結果関連メ
モリに送られる電源電圧が減少される。
号も供給されるが、ブロック508の信号を、フラッシ
ュ転送において受信側メモリに関連したドライバ522
又は524の一方に供給する。ドライバ回路に信号が送
られるとこの回路はその出力を禁止し、その結果関連メ
モリに送られる電源電圧が減少される。
遅延時間TXDの後に回路520の出力#2にタイミン
グ信号が発生されると、XFR論理ブロック510は、
XFRドライバ526に送られる信号を発生し、該ドラ
イバはそれに応答して転送制御信号XFRを発生する。
グ信号が発生されると、XFR論理ブロック510は、
XFRドライバ526に送られる信号を発生し、該ドラ
イバはそれに応答して転送制御信号XFRを発生する。
前記したように、このXFR信号はメモリの各記憶セル
内の転送トランジスタを導通状態にする。
内の転送トランジスタを導通状態にする。
遅延時間TXPUの後に回路502から出力#3の信号
が発生されると、PWR論理ブロック508がリセット
し、ドライバ回路522又は524を禁止状態から非禁
止状態に復帰させる。その結果、電源電圧が受信側メモ
リセルに復帰される。
が発生されると、PWR論理ブロック508がリセット
し、ドライバ回路522又は524を禁止状態から非禁
止状態に復帰させる。その結果、電源電圧が受信側メモ
リセルに復帰される。
遅延時間TPXの後に回路502の出力#4にタイミン
グ信号が発生されると、XFR論理ブロックがリセット
し、XFRドライバ回路526がXFR信号の発生を停
止する。その結果、記憶セルにおける転送トランジスタ
が非導通状態となる。
グ信号が発生されると、XFR論理ブロックがリセット
し、XFRドライバ回路526がXFR信号の発生を停
止する。その結果、記憶セルにおける転送トランジスタ
が非導通状態となる。
遅延時間TXXの後に回路502出力#5にタイミング
信号が発生されると、XP論理ブロックがリセットされ
、xPドライバはメモリへの通常のアクセスを禁止する
xP倍信号もはや発生しなくなる。外部で発生されたX
E倍信号、転送の完了時にデアサート状態をとる。
信号が発生されると、XP論理ブロックがリセットされ
、xPドライバはメモリへの通常のアクセスを禁止する
xP倍信号もはや発生しなくなる。外部で発生されたX
E倍信号、転送の完了時にデアサート状態をとる。
本発明は、送信側メモリの全てのメモリセルに記憶され
た全てのデータを受信側メモリの対応するセルにフラッ
シュ転送することについて以上に説明したが、本発明は
これに限定されるものではない。本発明は、送信側メモ
リの選択されたメモリセルのみが受信側メモリの対応す
る選択されたセルにフラッシュ転送されるようなより一
般的な状態においても実施することができる。本発明に
よれば、これは、送信側及び受信側のメモリをセグメン
ト化して対応するメモリセグメント間でフラッシュ転送
を制御できるようにすることによって達成するのが好ま
しい。本発明のこの特徴が第6図に概略的に示されてお
り、2つのスタティックメモリ600と602との間で
フラッシュ転送動作を制御可能に実行することができる
。
た全てのデータを受信側メモリの対応するセルにフラッ
シュ転送することについて以上に説明したが、本発明は
これに限定されるものではない。本発明は、送信側メモ
リの選択されたメモリセルのみが受信側メモリの対応す
る選択されたセルにフラッシュ転送されるようなより一
般的な状態においても実施することができる。本発明に
よれば、これは、送信側及び受信側のメモリをセグメン
ト化して対応するメモリセグメント間でフラッシュ転送
を制御できるようにすることによって達成するのが好ま
しい。本発明のこの特徴が第6図に概略的に示されてお
り、2つのスタティックメモリ600と602との間で
フラッシュ転送動作を制御可能に実行することができる
。
メモリ600は、メモリセグメント600−1.600
−2.600−3及び600−4を備え、一方、メモリ
602は、これらのメモリセグメントに各々対応するセ
グメント602−1,602−2.602−3及び60
2−4を備えている。両方向の矢印604−1は、メモ
リセグメント対600−1及び602−1の対応するメ
モリセル間のフラッシュ転送をいずれかの方向に実行で
きること、すなわちメモリセグメント600−■からメ
モリセグメント602−1へあるいはメモリセグメント
602−1からメモリセグメント600−1へ実行でき
ることを示している。同様に、両方向の矢印604−2
.604−3及び604−4の各々は、それに接続され
たメモリセグメント間でいずれかの方向にフラッシュ転
送を行えることを示している。
−2.600−3及び600−4を備え、一方、メモリ
602は、これらのメモリセグメントに各々対応するセ
グメント602−1,602−2.602−3及び60
2−4を備えている。両方向の矢印604−1は、メモ
リセグメント対600−1及び602−1の対応するメ
モリセル間のフラッシュ転送をいずれかの方向に実行で
きること、すなわちメモリセグメント600−■からメ
モリセグメント602−1へあるいはメモリセグメント
602−1からメモリセグメント600−1へ実行でき
ることを示している。同様に、両方向の矢印604−2
.604−3及び604−4の各々は、それに接続され
たメモリセグメント間でいずれかの方向にフラッシュ転
送を行えることを示している。
対応するメモリセグメント間でいずれかの方向に行われ
るフラッシュ転送は、他のセグメント間で行われるフラ
ッシュ転送とは独立して実行できるのが好ましい。例え
ば、対応するメモリセグメントの1つ以上の対間でフラ
ッシュ転送を実貸し、その間残りのメモリセグメントの
いずれかの間では転送が行われない。さらに、対応する
メモリセグメントの2つ以上の対間でフラッシュ転送が
行われる場合には、フラッシュ転送が同時に行われ、同
じ方向に行う必要はない。従って、メモリ600と60
2との間でのフラッシュ転送の性質は、その転送におい
て実行されるべきメモリセグメント及び転送方向を決定
するユーザ指定条件を示す条件付き転送信号で行えるも
のである。
るフラッシュ転送は、他のセグメント間で行われるフラ
ッシュ転送とは独立して実行できるのが好ましい。例え
ば、対応するメモリセグメントの1つ以上の対間でフラ
ッシュ転送を実貸し、その間残りのメモリセグメントの
いずれかの間では転送が行われない。さらに、対応する
メモリセグメントの2つ以上の対間でフラッシュ転送が
行われる場合には、フラッシュ転送が同時に行われ、同
じ方向に行う必要はない。従って、メモリ600と60
2との間でのフラッシュ転送の性質は、その転送におい
て実行されるべきメモリセグメント及び転送方向を決定
するユーザ指定条件を示す条件付き転送信号で行えるも
のである。
従って、本発明のさらに別の特徴として、メモリ装置は
、条件付き転送信号に応答して、一方のRAMの選択さ
れたメモリセルに記憶されたデータのみを別のRAMの
対応する選択されたセルにコピーするための手段を備え
ることができる。
、条件付き転送信号に応答して、一方のRAMの選択さ
れたメモリセルに記憶されたデータのみを別のRAMの
対応する選択されたセルにコピーするための手段を備え
ることができる。
ここに実施するように、このような手段は、上記したよ
うにメモリセグメント化フラッシュ転送を実施する処理
システムに対して第7図に示された転送論理の構成を備
えているのが好ましい。この論理は、システム200(
第2図、第5図)のブロック260に類似した機能を実
行する転送制御論理ブロック700を備えている。この
ブロック700は、転送を開始するだけでなく、どのメ
モリセグメントを転送すべきかを識別する外部転送制御
入力信号を受は取る。このブロックは、ブロック260
について上記したのと同様にPWR1PWR’及びXF
Rドライバ回路の動作を制御するための遅延時間回路制
御信号を発生する。又、ブロック700は転送条件、す
なわちどのメモリセグメントがフラッシュ転送を行うべ
きかを識別する条件付き転送信号も発生する。
うにメモリセグメント化フラッシュ転送を実施する処理
システムに対して第7図に示された転送論理の構成を備
えているのが好ましい。この論理は、システム200(
第2図、第5図)のブロック260に類似した機能を実
行する転送制御論理ブロック700を備えている。この
ブロック700は、転送を開始するだけでなく、どのメ
モリセグメントを転送すべきかを識別する外部転送制御
入力信号を受は取る。このブロックは、ブロック260
について上記したのと同様にPWR1PWR’及びXF
Rドライバ回路の動作を制御するための遅延時間回路制
御信号を発生する。又、ブロック700は転送条件、す
なわちどのメモリセグメントがフラッシュ転送を行うべ
きかを識別する条件付き転送信号も発生する。
この動作の一例として、ブロック700は、イネーブル
レジスタ701及び方向レジスタ703を備え、各レジ
スタの各ビット位置は種々のメモリセグメントに対応し
ている。従って、外部転送信号によってイネーブルレジ
スタにロードされる値は、どのメモリセグメントがフラ
ッシュ転送に加わるかを決定し、−力方向レジスタの値
は、それに関連するメモリセグメントに対する転送方向
を決定する。
レジスタ701及び方向レジスタ703を備え、各レジ
スタの各ビット位置は種々のメモリセグメントに対応し
ている。従って、外部転送信号によってイネーブルレジ
スタにロードされる値は、どのメモリセグメントがフラ
ッシュ転送に加わるかを決定し、−力方向レジスタの値
は、それに関連するメモリセグメントに対する転送方向
を決定する。
転送論理ブロック702はフラッシュ転送制御を受ける
メモリが分割されるところのN個のメモリセグメントに
各々関連した一組のPWR,PWR″及びXFRドライ
バ回路704−1.704−21.、、.704−Nを
備えている。各ドライバ回路704−1,704−21
.、、.704−Nは、PWR,PWR’ 及びXFR
ドライバ回路を制御するために転送制御ブロック700
の遅延時間回路及び論理回路によって発生された制御信
号を入カフ06−1.706−2I/O0.706−N
を経て受は取る。
メモリが分割されるところのN個のメモリセグメントに
各々関連した一組のPWR,PWR″及びXFRドライ
バ回路704−1.704−21.、、.704−Nを
備えている。各ドライバ回路704−1,704−21
.、、.704−Nは、PWR,PWR’ 及びXFR
ドライバ回路を制御するために転送制御ブロック700
の遅延時間回路及び論理回路によって発生された制御信
号を入カフ06−1.706−2I/O0.706−N
を経て受は取る。
転送論理ブロックは、さらに、N個のメモリセグメント
に各々関連した条件論理ブロック708−1ないし70
8−N及び転送イネーブル論理ブロック710−1ない
し710−Nを何えている。これらのブロックは、転送
に関連したセグメントを識別する制御信号を受は取るよ
うに接続される。条件論理ブロックは、それに関連した
メモリセグメントがフラッシュ転送に含まれるかどうか
を評価する論理回路を備えており、このような論理回路
はその判断に基づいて出力信号を発生する。イネーブル
レジスタを用いた上記例については、各ブロック708
は、関連メモリセグメントに対応するイネーブルレジス
タの位置に記憶されたビット値を少なくとも受は取る。
に各々関連した条件論理ブロック708−1ないし70
8−N及び転送イネーブル論理ブロック710−1ない
し710−Nを何えている。これらのブロックは、転送
に関連したセグメントを識別する制御信号を受は取るよ
うに接続される。条件論理ブロックは、それに関連した
メモリセグメントがフラッシュ転送に含まれるかどうか
を評価する論理回路を備えており、このような論理回路
はその判断に基づいて出力信号を発生する。イネーブル
レジスタを用いた上記例については、各ブロック708
は、関連メモリセグメントに対応するイネーブルレジス
タの位置に記憶されたビット値を少なくとも受は取る。
転送イネーブルブロックは、条件論理ブロック出力信号
とセグメント識別制御信号とを受は取るように接続され
る。各転送イネーブルブロックはそれに関連したドライ
バ回路704へ接続され、その関連メモリセグメントが
フラッシュ転送に含まれないときに、入カフ06に受信
する制御信号の実行を禁止するための信号を発生する論
理回路を備えている。
とセグメント識別制御信号とを受は取るように接続され
る。各転送イネーブルブロックはそれに関連したドライ
バ回路704へ接続され、その関連メモリセグメントが
フラッシュ転送に含まれないときに、入カフ06に受信
する制御信号の実行を禁止するための信号を発生する論
理回路を備えている。
転送方向制御については、上記した例示的な方向レジス
タ703に記憶されたもののような転送方向ビットが、
各回路704に含まれた各対のPWR及びPWR’
ドライバ回路に関連した転送方向論理回路(図示せず)
へ直接送られる(第7図に示さず)。上記方向論理回路
の機能は第5図のブロック520について上記したもの
と同じである。
タ703に記憶されたもののような転送方向ビットが、
各回路704に含まれた各対のPWR及びPWR’
ドライバ回路に関連した転送方向論理回路(図示せず)
へ直接送られる(第7図に示さず)。上記方向論理回路
の機能は第5図のブロック520について上記したもの
と同じである。
さらに、本発明によれば、複数のプロセッサに関連した
メモリは、これらメモリのメモリセグメントの選択され
た対間でフラッシュ転送を行えるように形成することが
できる。例えば、第8図に示すように、3つのメモリ8
00.802及び804がマルチプロセッサシステムの
3つの別々のプロセッサに各々組み合わされる。メモリ
800はセグメント800−1ないし800−6にセグ
メント化され、メモリ802はセグメント802−1な
いし802−5にセグメント化されそしてメモリ804
はセグメント804−1ないし804−4にセグメント
化される。第8図の両方向矢印は、フラッシュ転送を行
うことのできるメモリセグメント対を示している。指示
されたメモリセグメント対を形成するようにメモリを製
造することにより、各プロセッサは、メモリセグメント
が他の2つのプロセッサに関連しているその関連メモリ
の選択されたセグメントのフラッシュ転送を行うことが
できる。このような打1¥成は、一つのプロセッサが主
プロセツサでありそして他の2つのプロセッサが特定の
機能を実行する附属プロセッサであるようなシステムに
おいて著しい有用性を発揮することができる。また、第
8図に示されたように、メモリの全てのセグメントを互
いに他のメモリセグメントに関連させて製造する必要が
無いことに注意されたい。
メモリは、これらメモリのメモリセグメントの選択され
た対間でフラッシュ転送を行えるように形成することが
できる。例えば、第8図に示すように、3つのメモリ8
00.802及び804がマルチプロセッサシステムの
3つの別々のプロセッサに各々組み合わされる。メモリ
800はセグメント800−1ないし800−6にセグ
メント化され、メモリ802はセグメント802−1な
いし802−5にセグメント化されそしてメモリ804
はセグメント804−1ないし804−4にセグメント
化される。第8図の両方向矢印は、フラッシュ転送を行
うことのできるメモリセグメント対を示している。指示
されたメモリセグメント対を形成するようにメモリを製
造することにより、各プロセッサは、メモリセグメント
が他の2つのプロセッサに関連しているその関連メモリ
の選択されたセグメントのフラッシュ転送を行うことが
できる。このような打1¥成は、一つのプロセッサが主
プロセツサでありそして他の2つのプロセッサが特定の
機能を実行する附属プロセッサであるようなシステムに
おいて著しい有用性を発揮することができる。また、第
8図に示されたように、メモリの全てのセグメントを互
いに他のメモリセグメントに関連させて製造する必要が
無いことに注意されたい。
以上、本発明は、2つのメモリの各メモリセルを含むメ
モリ記憶セルを構成するものとして説明したが、本発明
はこれに限定されるものではない。本発明は、3つ以上
のメモリのメモリセルを含む記憶セルで実施することも
でき、適当な制御論理回路を含ませることにより、1つ
のメモリのセルから同じ記憶セルに一体化された他のメ
モリの1つ以上のセルへフラッシュデータ転送を行うこ
とができる 本発明は、フラッシュ転送動作が受信側メモリセルへの
供給電圧を減少する段階を含むように構成された記憶セ
ルを備えたものとして説明したが、本発明はこれに限定
されるものでもない。各記憶セルは受信側メモリセルへ
の供給電力を減少する必要なくフラッシュ転送を行える
ものとして構成することができる。このように構成され
そして2つのメモリセル902及び904を含む記憶セ
ル900が第9図に示されている。各メモリセル902
.904は第3図に示して上記したメモリセル302及
び304と実質的に同様に構成されるが各インバータ回
路への電源は第9図には示されていない。記憶セル90
0のメモリセルは、メモリセル302及び304につい
て上記したのと同様に受信バイアス及びワード信号に接
続される。
モリ記憶セルを構成するものとして説明したが、本発明
はこれに限定されるものではない。本発明は、3つ以上
のメモリのメモリセルを含む記憶セルで実施することも
でき、適当な制御論理回路を含ませることにより、1つ
のメモリのセルから同じ記憶セルに一体化された他のメ
モリの1つ以上のセルへフラッシュデータ転送を行うこ
とができる 本発明は、フラッシュ転送動作が受信側メモリセルへの
供給電圧を減少する段階を含むように構成された記憶セ
ルを備えたものとして説明したが、本発明はこれに限定
されるものでもない。各記憶セルは受信側メモリセルへ
の供給電力を減少する必要なくフラッシュ転送を行える
ものとして構成することができる。このように構成され
そして2つのメモリセル902及び904を含む記憶セ
ル900が第9図に示されている。各メモリセル902
.904は第3図に示して上記したメモリセル302及
び304と実質的に同様に構成されるが各インバータ回
路への電源は第9図には示されていない。記憶セル90
0のメモリセルは、メモリセル302及び304につい
て上記したのと同様に受信バイアス及びワード信号に接
続される。
記憶セル900は、全部で8個の転送トランジスタを備
えている。転送トランジスタ906.908.910及
び912は、各々、メモリセル902及び904のノー
ド914と916との間に直列に接続される。同様に、
転送トランジスタ920.922.924及び926は
、各々、メモリセル902及び904のノード928と
930との間に直列に接続される。転送トランジスタ9
06及び920はメモリセル902に関連しており、そ
れらの各ゲートは転送制御信号XFR(n)を受は取る
ように接続される。転送トランジスタ912及び926
は、メモリセル904に関連され、それらの各ゲートは
転送制御信号XFR’ (n)を受は取るように接続
される。さらに、トランジスタ910のゲートはメモリ
セル902のノード928の論理レベル電圧を受は取る
ように接続され、トランジスタ908のゲートはメモリ
セル904のノード930の論理レベル電圧を受は取る
ように接続され、トランジスタ922のゲートはメモリ
セル904のノード916の論理レベル電圧を受は取る
ように接続され、そしてトランジスタ924のゲートは
、メモリセル902のノード914の論理レベル電圧を
受は取るように接続される。アース(又は負の供給電圧
)への経路940は、第9図に示すように転送トランジ
スタ間に接続される。記憶セル300の場合と同様に、
メモリセル902及び904に各々対応する2つのメモ
リを構成する複数の記憶セル900は、共通の集積回路
基体に配置されるのが好ましい。
えている。転送トランジスタ906.908.910及
び912は、各々、メモリセル902及び904のノー
ド914と916との間に直列に接続される。同様に、
転送トランジスタ920.922.924及び926は
、各々、メモリセル902及び904のノード928と
930との間に直列に接続される。転送トランジスタ9
06及び920はメモリセル902に関連しており、そ
れらの各ゲートは転送制御信号XFR(n)を受は取る
ように接続される。転送トランジスタ912及び926
は、メモリセル904に関連され、それらの各ゲートは
転送制御信号XFR’ (n)を受は取るように接続
される。さらに、トランジスタ910のゲートはメモリ
セル902のノード928の論理レベル電圧を受は取る
ように接続され、トランジスタ908のゲートはメモリ
セル904のノード930の論理レベル電圧を受は取る
ように接続され、トランジスタ922のゲートはメモリ
セル904のノード916の論理レベル電圧を受は取る
ように接続され、そしてトランジスタ924のゲートは
、メモリセル902のノード914の論理レベル電圧を
受は取るように接続される。アース(又は負の供給電圧
)への経路940は、第9図に示すように転送トランジ
スタ間に接続される。記憶セル300の場合と同様に、
メモリセル902及び904に各々対応する2つのメモ
リを構成する複数の記憶セル900は、共通の集積回路
基体に配置されるのが好ましい。
動作に際し、メモリセル902によって記憶された論理
値に基づいてノード914及び928には互いに逆の論
理レベル電圧が各々現われる。
値に基づいてノード914及び928には互いに逆の論
理レベル電圧が各々現われる。
同様に、メモ・リセル904のノード916及び930
には互いに逆の論理レベル電圧が現われる。
には互いに逆の論理レベル電圧が現われる。
その結果、各メモリセルの1つのノードには高論理レベ
ル電圧が現われる。この状態により、2つの転送トラン
ジスタが導通状態にされ、その各々のゲートは、高論理
レベル電圧が現われるノードに接続される。例えば、高
論理レベル電圧がノード914及び930に現われる場
合には、トランジスタ908及び924が導通にされる
。記憶セル900内でフラッシュデータ転送を行うため
に、メモリセルのうちの受信側メモリセルに関連した転
送トランジスタに転送制御信号が送られ、これにより、
これらのトランジスタが導通状態にされる。例えば、メ
モリセル904が受信側メモリセルである場合には、転
送制御信号XFR’ (n)が送られ、トランジスタ
912及び926が導通にされる。この例に続いて、い
ずれかのトランジスタ910又は924もこのときに、
送信側メモリセル(メモリセル902)の高論理レベル
電圧への接続により、導通状態にされねばならない。
ル電圧が現われる。この状態により、2つの転送トラン
ジスタが導通状態にされ、その各々のゲートは、高論理
レベル電圧が現われるノードに接続される。例えば、高
論理レベル電圧がノード914及び930に現われる場
合には、トランジスタ908及び924が導通にされる
。記憶セル900内でフラッシュデータ転送を行うため
に、メモリセルのうちの受信側メモリセルに関連した転
送トランジスタに転送制御信号が送られ、これにより、
これらのトランジスタが導通状態にされる。例えば、メ
モリセル904が受信側メモリセルである場合には、転
送制御信号XFR’ (n)が送られ、トランジスタ
912及び926が導通にされる。この例に続いて、い
ずれかのトランジスタ910又は924もこのときに、
送信側メモリセル(メモリセル902)の高論理レベル
電圧への接続により、導通状態にされねばならない。
従って、例えば、ノード914が高論理レベル電圧にあ
る場合には、トランジスタ924が導通する。XFR’
(n)信号が送られることによってトランジスタ9
26も導通するので、メモリセル904のノード930
はトランジスタ924及び926と経路940とをへて
低論理レベル電圧源に接続される。その結果、メモリセ
ル904のインバータ回路はメモリセル902と同じ論
理状態をとり、これはこのメモリセルに記憶されたデジ
タルデータ値に対応するものである。従って、記憶セル
900のような記憶セルで構成された本発明の装置によ
れば、送信側メモリと受信側メモリとの間のある方向又
は他の方向のフラッシュ転送は、受信側メモリの各セル
に関連した転送トランジスタに転送制御信号を供給する
ことによって行われる。
る場合には、トランジスタ924が導通する。XFR’
(n)信号が送られることによってトランジスタ9
26も導通するので、メモリセル904のノード930
はトランジスタ924及び926と経路940とをへて
低論理レベル電圧源に接続される。その結果、メモリセ
ル904のインバータ回路はメモリセル902と同じ論
理状態をとり、これはこのメモリセルに記憶されたデジ
タルデータ値に対応するものである。従って、記憶セル
900のような記憶セルで構成された本発明の装置によ
れば、送信側メモリと受信側メモリとの間のある方向又
は他の方向のフラッシュ転送は、受信側メモリの各セル
に関連した転送トランジスタに転送制御信号を供給する
ことによって行われる。
本発明は、あるメモリのセルから1つ以上のメモリのセ
ルへとデータを変更しない状態で転送するものとして説
明したが、本発明はこれに限定されるものではない。各
記憶セルの各メモリセルを相互接続する回路、例えば、
第2図の転送論理回路270は、転送制御信号に含まれ
た論理動作信号に応答して、転送されているデジタルデ
ータに対して論理演算を選択的に実行するだめの論理手
段を含むことができ、上記論理演算の性質は論理信号に
よって決定される。例えば、2メモリシステムの場合に
は、実行することのできる唯一の論理演算が転送されて
いるビットの反転であり、従って、送信側メモリに記憶
されたビットを反転したものが受信側メモリに書き込ま
れる。3つ以上のメモリを有するシステムの場合には、
各記憶セルにおいて実行することのできる組み合わせ演
算の形式に何ら制約が課せられず、2つ以上のメモリの
メモリセルにビットが記憶された状態で論理演算の結果
が別の1つ或いはそれ以上のメモリの各メモリセルに記
憶される。
ルへとデータを変更しない状態で転送するものとして説
明したが、本発明はこれに限定されるものではない。各
記憶セルの各メモリセルを相互接続する回路、例えば、
第2図の転送論理回路270は、転送制御信号に含まれ
た論理動作信号に応答して、転送されているデジタルデ
ータに対して論理演算を選択的に実行するだめの論理手
段を含むことができ、上記論理演算の性質は論理信号に
よって決定される。例えば、2メモリシステムの場合に
は、実行することのできる唯一の論理演算が転送されて
いるビットの反転であり、従って、送信側メモリに記憶
されたビットを反転したものが受信側メモリに書き込ま
れる。3つ以上のメモリを有するシステムの場合には、
各記憶セルにおいて実行することのできる組み合わせ演
算の形式に何ら制約が課せられず、2つ以上のメモリの
メモリセルにビットが記憶された状態で論理演算の結果
が別の1つ或いはそれ以上のメモリの各メモリセルに記
憶される。
第4図のタイミング図に示された信号は、アサートされ
たときに、図示されたような論理レベルを有するが、本
発明は、いずれかの信号が正又は負のいずれかの論理レ
ベルにあるときにアサートされるように構成し実施して
も良い。
たときに、図示されたような論理レベルを有するが、本
発明は、いずれかの信号が正又は負のいずれかの論理レ
ベルにあるときにアサートされるように構成し実施して
も良い。
さらに、所定の時間遅延に基づいて種々の論理ブロック
を駆動するために遅延時間回路が設けられたが、本発明
はこれに限定されるものではない。遅延時間回路を除去
し、その代わりに、それに敵した時間遅延を与えるよう
な回路を含むように各論理ブロックを構成することもで
きる。
を駆動するために遅延時間回路が設けられたが、本発明
はこれに限定されるものではない。遅延時間回路を除去
し、その代わりに、それに敵した時間遅延を与えるよう
な回路を含むように各論理ブロックを構成することもで
きる。
従って、本発明は、特許請求の範囲内に網羅された本発
明の種々の変更や修正も包含するものとする。
明の種々の変更や修正も包含するものとする。
第1A図及び第1B図は公知のデュアルプロセッサシス
テムを示す図、 第2図は、本発明によって構成されたメモリ装置を含む
デュアルプロセッサシステムを示す図、第3図は、本発
明により構成されたメモリ記憶セルを示す図、 第4図は、本発明によるメモリデータ転送動作を説明す
るためのタイミング図、 第5図は、第2図に示された転送制御ブロック及び転送
論理ブロックを詳細に示す図、第6図は、本発明により
2つのセグメント化されたメモリ間で行われるさらに別
のメモリ転送を示す図、 第7図は、2つのメモリのメモリセグメント間で条件付
き転送を行えるようにする転送論理構成を示す図、 第8図は、本発明により3つのセグメント化されたメモ
リ間で行われるさらに別のメモリ転送を示す図、そして 第9図は、本発明の別の実施例により構成されたメモリ
記憶セルを示す図である。 100.150・・・デュアルプロセッサシステム 102.106・・・プロセッサデータ104. ・データアドレス 0、 ・アドレスバス 2、 ・データバス 図面の浄書(内容に変更なし) テータノVヌ アド゛しスバ゛ス 手 続 補 正 書 (方式) %式% 1、事件の表示 平成1年特許願第169733号 3、補正をする者 事件との関係 出 願 人 4、代 理 人 5、補正命令の日付 平成1年lO月31日
テムを示す図、 第2図は、本発明によって構成されたメモリ装置を含む
デュアルプロセッサシステムを示す図、第3図は、本発
明により構成されたメモリ記憶セルを示す図、 第4図は、本発明によるメモリデータ転送動作を説明す
るためのタイミング図、 第5図は、第2図に示された転送制御ブロック及び転送
論理ブロックを詳細に示す図、第6図は、本発明により
2つのセグメント化されたメモリ間で行われるさらに別
のメモリ転送を示す図、 第7図は、2つのメモリのメモリセグメント間で条件付
き転送を行えるようにする転送論理構成を示す図、 第8図は、本発明により3つのセグメント化されたメモ
リ間で行われるさらに別のメモリ転送を示す図、そして 第9図は、本発明の別の実施例により構成されたメモリ
記憶セルを示す図である。 100.150・・・デュアルプロセッサシステム 102.106・・・プロセッサデータ104. ・データアドレス 0、 ・アドレスバス 2、 ・データバス 図面の浄書(内容に変更なし) テータノVヌ アド゛しスバ゛ス 手 続 補 正 書 (方式) %式% 1、事件の表示 平成1年特許願第169733号 3、補正をする者 事件との関係 出 願 人 4、代 理 人 5、補正命令の日付 平成1年lO月31日
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US288168 | 1988-12-22 | ||
US07/288,168 US5031146A (en) | 1988-12-22 | 1988-12-22 | Memory apparatus for multiple processor systems |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02259866A true JPH02259866A (ja) | 1990-10-22 |
Family
ID=23106033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1169733A Pending JPH02259866A (ja) | 1988-12-22 | 1989-06-30 | マルチプロセッサシステムのメモリ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5031146A (ja) |
EP (1) | EP0375105B1 (ja) |
JP (1) | JPH02259866A (ja) |
AT (1) | ATE129593T1 (ja) |
DE (1) | DE68924637T2 (ja) |
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JP2010237820A (ja) * | 2009-03-30 | 2010-10-21 | Kobe Univ | 共有キャッシュメモリとそのキャッシュ間のデータ転送方法 |
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JP2021073770A (ja) * | 2012-11-06 | 2021-05-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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