JPH02259866A - マルチプロセッサシステムのメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、マルチプロセッサシステムにおいて
メモリリソースを割り当てることに係り、より詳細には
、マルチプロセッサシステムのシステム内のプロセッサ
に各々関連したメモリ間でデータを迅速に転送できるよ
うにするメモリ装置に係る。

従来の技術 マルチプロセッサコンピュータシステムにおいては、各
プロセッサが互いに各プロセッサ（単数又は複数）と独
立してタスクを実行できるようにメモリリソースを設け
ることが必要である。さらに、このようなシステムでは
、各々のプロセッサ間で情報を交換できることも必要で
ある。ある処理用途、例えば、像の処理においては、送
信側プロセッサのメモリから受信側プロセッサのメモリ
へ転送すべきデータの量が著しいものとなることがある
。種々のシステム要求を満たすために、通信バス、メモ
リ及びプロセッサの多数の構成が開発されている。しか
しながら、公知の構成は、種々の性能上の制約を受け、
例えば、バスのアクセス性に制約があったり仲裁機構に
関連した遅延ペナルティがあったりしている。

第１Ａ図には公知のデュアルプロセッサシステム１００
の一例が示されており、このシステムは、第１プロセツ
サ１０２とそれに関連したランダムアクセスメモリ　（
ＲＡＭ）１０４と、第２プロセツサ１０６とそれに関連
したＲＡＭ　１０８とを備えている。また、このシステ
ム１００は、アドレスバスＩ／Ｏ及びデータバス１１２
も備え、これらのバスは２つのプロセッサ及び２つのＲ
ＡＭのデータ及びアドレスポートに接続されている。

動作中に、各プロセッサは、バス仲裁装置（図示せず）
の制御のもとて別々の時間にバスへのアクセス権を得、
データ読み取り又は書き込み動作のためにその関連メモ
リへアクセスする。プロセッサ間でデータを転送するた
めに、各プロセッサは、バスＩ／Ｏ及びバス１１２を経
て他のプロセッサに関連したメモリへアクセスする。例
えば、プロセッサ１０２は、ＲＡＭ　Ｉ　Ｏａ内のアド
レス位置からデータを読み取ったりそこにデータを書き
込んだりするためにバスの制御権を得る。

システム１００の構成に対する１つの欠点は、あるプロ
セッサに関連したメモリに他のプロセッサがアクセスす
る間または該他のプロセッサがそれ自身に関連したメモ
リへアクセスする間に上記あるプロセッサが常にバスか
ら分離されてしまうことである。上記あるプロセッサの
このような分離によってシステムの動作効率が悪化する
。システム１００の構成の別の欠点は、各々のプロセッ
サ間データ転送が１つのプロセッサによって制御され、
従って、プロセッサが転送を実行できる速度に限定され
ることである。その結果、多量のデータをあるメモリか
ら別のメモリへ転送すべきときには相当量の時間が必要
となる。第３の欠点は、データ転送動作中に、あるプロ
セッサが別のプロセッサの有効データの上に誤って書き
込みをしないようプロセッサの動作をプログラミングす
るというさらに別の問題に関するものである。

システム１００の構成の変形の１つとして、ＲＡＭ１０
４および１０８が実際上単一のメモリ内に含まれ、各々
のメモリ部分がプロセッサに割り当てられると共にさら
に別の共通のメモリ部分がプロセッサ間で共有するよう
に割り当てられているようなものがある。このように構
成されたメ・モリでは、プロセッサ間でデータを転送す
るために共有の部分が使用される。すなわち、１つのプ
ロセッサによって必要とされるデータは、他のプロセッ
サによって共通のメモリ部分に書き込まれ、そのデータ
を必要とするプロセッサによって後で読み取られるよう
になっている。このようなメモリ構成では、データを重
畳書き込みするエラーの確率が低減するが、データ転送
に対して共通のメモリ部分が独特に割り当てられている
ので、システム１００のメモリ読み取り／書き込み動作
について上記した同じ動作上の効率の悪さに一般に悩ま
されている。

システム１００のようなシステムのデータ転送に必要と
される時間を短縮するための１つの解決策は、プロセッ
サの各々のメモリ間でダイレクトメモリアクセス（ＤＭ
Ａ）を行えるようにすることである。このような場合、
ＤＭＡ制御器（図示せず）は、良く知られているように
、プロセッサ、それらの各々のメモリ及びバスに接続さ
れる。

従って、データ転送を開始するプロセッサによって与え
られたメモリ位置識別情報に基づき、バスの制御が両方
のプロセッサによって中止され、データ転送がＤＭＡ制
御器によって行われるようになる。良く知られているよ
うに、ＤＭＡ転送はプロセッサで制御されるデータ転送
よりも相当に高い速度で行われる。ＤＭＡを用いてデー
タ転送を行うことに伴う１つの欠点は転送中に両方のプ
ロセッサがバスから分離されることによりシステム効率
が低下することである。さらに別の欠点は、ＤＭＡ能力
を設けることに関連したハードウェアのコストにある。

プロセッサ間データ転送の実施に伴う上記問題に対する
さらに別の解決策は、２つのプロセッサ間でデータ転送
を行うことのできるデュアルポートメモリを設けること
である。第１Ｂ図に示されたシステム１５０は、前記シ
ステム１００と同じであるが、プロセッサ１０２と１０
６との間に共有されたデュアルポートＲＡＭ１５２が導
入されていると共に、バスＩ／Ｏ及び１１２がさらに別
のアドレス及びデータバス１５４及び１５６を形成する
ように区分化されている。デュアルポートＲＡＭ　１５
２を設けたことにより、各プロセッサは、他のプロセッ
サに関連したＲＡＭへアクセスする必要がなくなり、そ
れ故、データ及びアドレスバスを介してそれに関連した
ＲＡＭへ専用にアクセスしてそれ自身のタスクを実行す
ることができる。その結果、デユアポートＲＡＭ１５２
をプロセッサ１０２及び１０６へ接続するものとして第
１Ｂ図に示された別々のバスセグメントは、バスの共有
によって生じる遅延を回避するために各プロセッサごと
に設けることができる。

良く知られているように、デュアルポートメモリに接続
された各プロセッサは、そのメモリの全内容にアクセス
する。しかしながら、両方のプロセッサが同じメモリに
アクセスするので、デュアルポートＲＡＭのアドレス及
びデータバスはマルチブレクスされねばならず、この論
理によって導入される遅延がメモリアクセスの性能低ド
を招く。さらに、デュアルポートメモリは従来のメモリ
よりも動作速度が遅く、従って、大量のデータを読み取
ったり書き込んだりしなければならない動作については
実際上作動速度を高めることができない。

発明の構成 本発明のさらに別の効果はその一部分が以下の説明から
明らかであろうしまたその一部分が以下の説明から自明
であろうし、あるいは本発明の実施によって学び取るこ
とができよう。本発明の効果は、特許請求の範囲に特に
指摘する手段及びその組み合わせによって実現及び達成
することができよう。

本発明は、種々のプロセッサに各々関連したランダムア
クセスメモリを備えていて、このメモリ装置が転送制御
信号に応答して一方のメモリのメモリセルに保持された
データを別のメモリの対応するメモリセルに同時に転送
できるようなメモリ装置を提供することにより、前記し
た公知の問題及び欠点を解消するものである。

本発明の原理によれば、外部入力／出力（Ｉ／Ｏ）信号
及び転送制御信号に応答するデジタルメモリ記憶装置が
提供される。この装置は、デジタルデータを検索可能に
記憶するための複数の独立したメモリセルを各々含む第
１及び第２のランダムアクセスメモリ（ＲＡＭ）手段を
備えている。

第１のＲＡＭ手段は、Ｉ１０信号に応答して第１のＲＡ
Ｍ手段に記憶されたデジタルデータにアクセスするため
の第１のＩ１０手段を備えている。

第２のＲＡＭ手段は、上記Ｉ１０手段による第１ＲＡＭ
手段に記憶されたデジタル信号へのアクセスとは独立し
て、Ｉ１０信号に応答して第２ＲＡＭ手段に記憶された
デジタルデータヘアクセスする第２のＩ／Ｏ手段を備え
ている。上記装置は、さらに、転送制御信号に応答して
一方のＲＡＭ手段のメモリセルの°デジタルデータを他
方のＲＡ’Ｍ手段の対応するメモリセルに同時にコピー
するための制弾手段を備えている。

以下、貼付図面を参照して、本発明の好ましい実施例を
詳細に説明する。

実施例 以下、添付図面に一例が示された本発明の好ましい実施
例について詳細に説明する。添付図面全体にわたり同様
のまたは同じ部品が同じ参照番号で示されている。

本発明のデジタル処理システムによれば、デジタルデー
タをプログラムされた命令に基づいて処理するための第
１処理手段が設けられていると共に、デジタルデータを
プログラムされた命令に基づいて処理するための第２処
理手段も設けられている。インテル（Ｉｎｔｅｌ）　８
０３８６プロセツサのような各々のプロセッサ２０２．
２０６を設けることができる。第２図に示されたデュア
ルプロセッサシステム２００においては、プロセッサ２
０２及び２０６は、各々、第１及び第２のプロセッサ手
段として動作することができる。

また、本発明によれば、デジタルデータを検索可能に記
憶するための第１及び第２のＲＡＭ手段が設けられてい
る。デュアルプロセッサシステム２００においては、プ
ロセッサ２０２に関連したスタティックランダムアクセ
スメモリ（ＳＲＡＭ）２０２と、プロセッサ２０６に関
連したＳＲＡＭ２０８とが、各々、第１及び第２のＲＡ
Ｍ手段として動作することができる。

メモリ２０４にはアドレスデコーダ２１０が接続されて
おり、このデコーダはアドレスマルチプレクサ２１２か
らメモリ２０４へ送るためのアドレスを受は取る。同様
に、アドレスデコーダ２１４がメモリ２０８に接続され
ていて、アドレスマルチプレクサ２１６からのアドレス
を受は取る。

プロセッサ２０２のアドレスポートは、発生されたアド
レスをアドレスバス２１８に送るように接続され、アド
レスバスはアドレスマルチプレクサ２１２及び２１６の
両方にアドレスを送るように接続されている。同様に、
プロセッサ２０６のアドレスポートはアドレスバス２２
０にアドレスを送るように接続されており、このアドレ
スバスは両方のアドレスマルチプレクサに接続される。

各プロセッサ２０２，２０６は、メモリアドレスを発生
するための通常のアドレス発生ハードウェア（図示せず
）を含んでいる。

第２図に示された本発明の実施例においては、両方のＪ
モリ２０４及び２０８は６４ＫＸ１のスタティックメモ
リアレイとして設けられている。

従って、アドレスバス２１８及び２２０の各々は、プロ
セッサ２０２及び２０６によって各々発生されたアドレ
スＡ及びＡｏ　を搬送するために１６ビツト幅となって
いる。しかしながら、本発明を首尾よ〈実施できるかど
うかは特定のメモリ寸法によって決まるものではなく、
６４ＫＸｌのＳＲＡＭは説明上選択されたに過ぎない。

本発明のメモリ装置は、さらに、第１及び第２のＲＡＭ
手段に記憶されたデジタルデータを独立してアクセスす
るための入力／出力（Ｉ／Ｏ）手段を備えている。ここ
に実施するように、このＩ１０手段は、メモリ２０４と
のデータ読み取り及び書き込み動作を行うためにメモリ
２０４に接続されたバッファ２３２及び感知増幅器２３
４と、同じ目的でメモリ２０８に接続されたバッファ２
３６及び感知増幅器２３８とを備えている。これらバッ
ファ２３２及び２３６と、感知増幅器２３４及び２３８
には、２つのメモリとデータＩ１０を行えるようにＩ１
０マルチプレクサ２３０が接続されている。

メモリ２０４から読み取られたりそこに書き込まれたり
するデータは、データビンＤに現われ、このビンはマル
チプレクサ２３０の出力として設けられていて、プロセ
ッサ２０２のデータポートに接続されている。同様に、
データビンＤ’　がマルチプレクサ２３０の端子として
設けられており、メモリ２０６から読み取られたり又は
そこに書き込まれたりするデータがこのビンに現われ、
そしてこのビンＤ′はプロセッサ２０６のデータポート
に接続されている。プロセッサ２０４、それに関連する
ビンＤ及びアドレスバス２１８の間の接続部は、プロセ
ッサ２０８、ビンＤ′及びアドレスバス２２０の間の接
続部とは離されている。

各プロセッサ２０２．２０６は、メモリ装置の書き込み
イネーブル及びチップイネーブルピンに適当な制御信号
を送ることにより（第２図には示さない相互接続部を経
て）その関連メモリへのアクセスを制御する。従って、
ビンＷＥ　（書き込みイネーブル）及びＧＥ（チップイ
ネーブル）に書き込み動作を制御し、一方ビンＷＥ’及
びＣＥ″に送られる制御信号はメモリ２０８の読み取り
及び書き込み動作を制御する。標準的な表示法によれば
、第２図に示すようにＧＥ、ＷＥ、ＧＥ’及びＷＥ’　
ビンの上に引かれたバーは、これらのビンへ送られる信
号が低論理レベルであるときにこれらのビンがアサート
されることを指示する。

例えば、ビンＣＥが低論理レベルの信号の供給によって
アサートされると、ビンＷＥをアサートすることにより
（低論理レベルの信号により）メモリ２０４へデータを
書き込むことができ、ビンＤに送られたデータがアドレ
スバス２１８に送られたアドレスＡで指定されたビット
位置に書き込まれる。読み取りについては、ビンＣＥが
アサートされそしてビンＷＥがアサートされないときに
、メモリ２０４のアドレスＡで指定されたデータがビン
Ｄに作用するようにされる。同様にビンＷＥ’及びＧＥ
’　に制御信号が与えられると、メモリ２０８に対する
読み取り及び書き込み動作が行われる。

第２図に示すように、一対のビンＧＥ及びＷＥはアンド
論理ブロック２４０に接続され、一方、ピン対ＣＥ’及
びＷＥ’　はアンド論理ブロック２４２に接続される。

２つの論理ブロック２４０及び２４２は同様に動作する
ので一方のブロックの動作についてしか説明しない。ブ
ロック２４０については、ビンＧＥがアサートされると
、論理１がそのブロック内の量アンドゲートの一方の入
力に送られる。次いで、ＷＥビンに送られる信号が低レ
ベル（書き込み）であるかまたは高レベル（読み取り）
であるかに基づいて、そのブロック内のアンドゲート２
４１又は２４１′によって各々論理ｌ信号が発生される
。従って、ブロック２４０をＩ１０マルチプレクサに接
続しているラインの一方又は他方は、読み取り動作が行
われるか書き込み動作が行われるかに基づいて論理ルベ
ルに持ち上げられる。ブロック２４０によってこのよう
に発生される読み取り又は書き込み信号は、Ｉ／Ｏマル
チプレクサ、バッファ２３２及び感知増幅器２３４を経
てメモリ２０４へ送られ、その動作を良く知られたやり
方で制御する。２つのプロセッサのデータ接続部とアド
レス接続部との間の上記の分離により、各プロセッサは
、互いに他のプロセッサとは独立してかつ非同期でそれ
に関連したメモリと読み取り又は書き込み動作を実行す
ることができる。

システム２００のメモリ装置は、アドレス、データ及び
メモリ制御入力の間でメモリ２０４及び２０８を切り替
えることができる。この機能は、マルチプレクサ制御器
２５０によって部分的に可能とされ、制御器２５０は、
第２図に示されたように、ビンＣＥ及びＧＥ’　とメモ
リ選択ビンＰＳＥＬとに送られる信号を受は取るように
接続される。マルチプレクサ制御器２５０は、アドレス
マルチプレクサ２１２及び２１６とＩ１０マルチプレク
サ２３０との動作を制御するためにビンＰＳＥＬに送ら
れる信号の論理レベルに応答して動作する。ＰｓＥｒ、
ビンに送られた信号が高レベルであるときには、アドレ
スＡとビンＣＥ、ＷＥ及びＤとがメモリ２０４に対して
作用し、一方アドレスＡ′　とビンＣＥ″、ＷＥ’及び
Ｄ′　とがメモリ２０８に対して作用する。ビンＰＳＥ
Ｌに低論理レベルの信号を送ると、′印のあるビンとな
いビンとの機能が切り替えられる。すなわち、アドレス
ＡとビンＧＥ、ＷＥ及びＤとがメモリ２０８に作用し、
一方アドレスＡ″　とビンＣＥ″、ＷＥ’及びＤ′　と
がメモリ２０４に作用するようになる。

システム２００の好ましい特徴としてメモリ切り替え機
能が含まれているが、これは本発明の要旨であるメモリ
間の高速データ転送を与えるものではない。

さらに、本発明によれば、システム２００のメモリ装置
は、メモリ２０４及び２０８内の選択されたメモリセル
間で直接的にデータ転送を行うように制御することがで
きる。すなわち、スタティックメモリ２０４の選択され
た個々のメモリセルはスタティックメモリ２０８の対応
するメモリセルと独特に組み合わされており、メモリ装
置は、一方のメモリの選択されたセルに記憶されたデー
タを他方のメモリの対応するセルに同時に書き込みする
ように制御できる。本発明は、まず、同じサイズのメモ
リ２０４及び２０８について説明し、一方のメモリの各
メモリセルが他方のメモリのメモリセルに対応している
が、これは本発明を容易に理解するためであって本発明
をこれに限定するものではない。

同時のデータ転送（以下、フラッシュ転送と称する）は
、転送イネーブルビンＸＥ及び転送方向ビンＸＤに送ら
れる外部転送制御信号によって制御される。第２図に示
すように、低論理レベルの信号がビンＸＥに送られて転
送を可能にする。

高論理レベル又は低論理レベルの信号をビンＸＤに送る
ことにより、データがメモリ２０４から２０８へあるい
はメモリ２０８から２０４へ各々転送される。本発明の
メモリ装置はこの外部転送制御信号に応答してデータフ
ラッシュ転送を行わせるための転送制御手段を備えてい
る。ここに実施するように、転送制御手段は、転送制御
ブロック２６０及び転送論理ブロック２７０を備えてい
る。

ビンＸＥは転送制御ブロックに接続され、このブロック
は、ビンＧＥ及びＧＥ’　に送られるチップイネーブル
信号を受は取るように接続される。両方のビンＧＥ及び
ＧＥ’　がアサートされないときだけ転送を行うことが
できる。すなわち、転送は、以下に示すプールの式で実
施される条件に基づいて開始される。

ＸＥ　Ｌ　ａｎｄ　ＮＯＴ　（ＧＥ、、−Ｌ）　ａｎｄ
　ＮＯＴ　（ＣＥ’−Ｌ）、　　　（１）ただし、′Ｌ
″表示は、それに関連した信号が低論理レベルのときに
アサートされることを指示する。それゆえ、ＸＥ％ＧＥ
及びＣＥ″　ビンに送られた信号をデコードする際に上
記プールの式（１）で示された論理を実施するための論
理回路が転送制御ブロックに含まれる。フラッシュ転送
を開始するための論理が満たされると、転送制御ブロッ
ク２６０は、フラッシュ転送を開始して制御するための
一連の信号を発生する。ブロック２６０によって発生さ
れた転送制御信号と、ビンＸＤに送られる信号は、転送
論理ブロック２７０へ送られ、このブロックはデータ転
送を実施するように両メモリ内の対応するメモリセルを
制御する。ブロック２７０によって実行される機能につ
いては以下で詳細に述べる。また、転送制御ブロック２
６０はビンＸＰに出力信号を発生する。ビンｘＰは転送
動作中に転送制御ブロックによって低レベルに駆動され
る。それゆえ、ビンｘＰの信号は、フラッシュ転送が行
われている間にプロセッサ２０２及び２０６がメモリ２
０４及び２０８に別々にアクセスするのを禁止するよう
に効果的に使用される。

本発明によれば、第２図に示されたように、各メモリの
メモリセル間でのデータの同時転送は、２つのメモリの
対応するセルが互いに隣接配置されるように共通の集積
回路チップ基体に２つのメモリを製造することによって
達成される。このように、２つのメモリの各メモリセル
は同じチップ上に互いに物理的に一体化される。

第３図は、メモリ２０４及び２０８が一体化されたチッ
プに含まれる例示的な記憶セルを示している。この記憶
セル３００は、メモリ２０４のメモリセル３０２及びメ
モリ２０８のメモリセル３０４を含む。各メモリセル３
０２．３０４は通常の６トランジスタメモリセルとし７
て構成されるのが好ましい。セル３０２は、ＭＯ３ｈラ
ントランジスタ及び３０８を備え、これらトランジスタ
の各ゲート端子は、ワード信号Ｗ（ｎ）を加えることの
できるワードライン３１０に接続される。

信号Ｗ（ｎ）は、メモリ２０４の“′ｍ″本のワードラ
インのうちの１本に送られる”　ｍ　’個の信号（ｌ≦
ｎ５ｍ）の１つであるのが好ましい。トランジスタ３０
６のソース端子はバイアスライン３１２に接続され、こ
のバイアスラインにはバイアス信号Ｂ（Ｊ）を送ること
ができる。同様に、トランジスタ３０８のソース端子は
バイアスライン３１４に接続され、このバイアスライン
にはバイアス信号Ｂ（ｊ）を送ることができる。これら
の信号Ｂ（ｊ）及びＢ（ｊ）はメモリ２０４の°ｌｉｔ
″対のバイアスラインのうちの１つに送られる“ｉ　Ｉ
＋対の信号（ｌ≦ｊ≦ｉ）の１つであるのが好ましい。

また、メモリセル３０２は、フリップフロップ回路を形
成するようにクロス結合されるインバータ回路３１６及
び３１８も備えている。各インバータ回路は２つのトラ
ンジスタ（図示せず）よりなる通常の形式のものである
。２つのインバータ回路は、電源ライン３２０を経て制
御可能な電源電圧源に接続される。セル３０２のインバ
ータ回路に送られる供給電圧はｐｗＲ（ｎ）と示されて
おり、これは以下で詳細に述べるようにフラッシュ転送
を容易にするよう制御可能である。

メモリセル３０４はセル３０２と実質的に同様に構成さ
れ、トランジスタ３３０及び３３２を備えている。これ
らのトランジスタのゲート端子はワードライン３３４に
接続されこのワードラインにはワード信号Ｗ’　　（ｎ
）を加えることができる。トランジスタ３３０及び３３
２の各ソース端子はバイアスライン３３６及び３３８に
接続され、これらのバイアスラインにはバイアス信号Ｂ
′（ｊ）及びＢ’　　（ｊ）を加えることができる。メ
モリ２０４と同様に、メモリ２０８は、”　ｍ　”本の
ワードライン及びｌｉｔ″対のバイアスラインを含む。

メモリセル３０４は、さらに、セル３０２について上記
したのと同様にフリップフロップを形成するようにクロ
ス結合されたインバータ回路３４０及び３４２を含む。

両インバータ回路３４０．３４２は電源ライン３４４に
接続され、この電源ラインには制御可能な電源電圧ＰＷ
Ｒ’　　（ｎ）が加えられる。

ここに実施する本発明の上記転送制御手段は、さらに、
記憶セル３００に２つのＭＯ３転送トランジスタ３５０
及び３５２を備え、これらはメモリセル３０２及び３０
４の各フリップフロップ回路の入力端子と出力端子との
間に接続されている。

これらの転送トランジスタ３５０及び３５２の各ゲート
は転送制御ライン３５４に接続され、このラインには転
送制御信号ＸＦＲ（ｎ）を加えることができる。

第３図に示されるように、各バイアス及びワードライン
は、メモリ２０４及び２０８を形成する集積メモリ構造
体内の隣接記憶セルへ接続するように連続的に示されて
いるが、メモリ構造体内の他のメモリセルヘアクセスす
るように他のバイアス及びワードライン（図示せず）も
設けられることを理解されたい。通常のメモリセル読み
取り及び書き込み動作により、高論理レベル信号Ｗ（ｎ
）をワードライン３１０にアサートしてトランジスタ３
０６及び３０８を導通させることによりセル３０２が読
み取り又は書き込み動作にたいして選択される。ワード
ライン上にこのように信号がアサートされると、適当な
信号Ｂ（ｊ）及びＢ（ｊ）を各々ライン３１２及び３１
４上に駆動することによりデータをセル３０２に書き込
むことができる。例えば、セル３０２に“′０″を書き
込むためには、Ｂ（ｊ）の低レベル及びＢ　（ｊ）の高
レベルを加えると、インバータ回路３１６及び３１８に
よって形成されたフリップフロップがセットされ、“Ｏ
″論理状態が記憶される。高論理レベルのＢ（ｊ）と低
論理レベルのＢ（ｊ）を加えると、セルに′１″が書き
込まれる。両ライン３１２及び３１４は、Ｗ（ｎ）信号
がアサートされる間にセル３０２に記憶されたデータを
読み取るために感知増幅器２３４に接続される。この動
作は良く知られた動作である。

セル３０４に対する通常のメモリ読み取り及び書き込み
動作は、ワード信号Ｗ’（ｎ）及びバイアス信号Ｂ’　
　（ｊ）及びＢ’　　（ｊ）を適当に加えることにより
アナログ形態で実行される。メモリセル３０２及び３０
４に対するこのような通常の読み取り及び書き込み動作
中には、転送制御信号ＸＦＲ（ｎ）がデアサートされ、
これにより、転送トランジスタ３５０及び３５２がオフ
にされ、従って高インピーダンス状態を取るようになる
。

上記したように、記憶セル３００はシステム２００（第
２図）のメモリ２０４及び２０８を形成するセルの一例
である。記憶セル３００の構成から明らかなように、２
つのメモリ２０４及び２０８はこれらが製造される集積
回路チップ上において互いに物理的に一体化されている
。この物理的な一体化により、一方のスタティックメモ
リの各メモリセルに記憶されたデータを他方のメモリの
セルに同時に転送することができる。

メモリ２０４及び２０８を構成する各記憶セル３００に
おいて、これらメモリ間でフラッシュデータ転送を行う
ために一連の動作が必要とされる。この一連の動作を制
御するための論理は、第２図に示す転送制御ブロック２
６０及び転送論理ブロック２７０において実施され、こ
れについては以下で詳細に述べる。

メモリ３０２の各メモリセルに記憶されたデータをメモ
リ３０４のセルにフラッシュ転送するために、次のよう
な一連の動作が実行される。この一連の動作、は例示的
な記憶セル３００について説明するが、メモリ全体のフ
ラッシュ転送を行うために、２つのメモリを構成する記
憶セルの残りの部分についても同じ動作が同時に行われ
ることを理解されたい。

ブー）Ｖ式（１）の論理が満足されたと仮定すれば、デ
ータのフラッシュ転送を行うための第１段階は、転送さ
れているデータを受は取るメモリのメモリセルに送られ
る電力を減少することである。この例では、これにより
、インバータ回路３４０及び３４２への供給電圧Ｐ　Ｗ
　Ｒ’　　（ｎ　）のレベルの下げることが必要とされ
る。供給電圧は、各交差結合されたインバータ回路の出
力インピーダンスが転送トランジスタ３５０及び３５２
の“ｏｎＩ＋抵抗に比べて大きいところのレベルまで減
少される（上記トランジスタは、フラッシュ転送動作の
この段階ではまだ”　ｏ　ｎ　”にされていない）、メ
モリ２０４及び２０８がＣＭＯＳスタティックセルで形
成されるか又は各々プルアップされたＮＭＯＳセルで形
成される場合には、正の供給電圧を負の電源付近のレベ
ルまで下げるかまたは負の電源を上昇させるかのいずれ
かによって供給電圧の減少を行えることに注意されたい
。コニに示す実施例では、供給電圧の減少は正の供給電
圧を減少することによって行うものとする。

第４図は、フラッシュ転送中に発生される種々の信号の
各レベル及び相関関係を示す転送タイミング図である。

このタイミング図は、第４図の底部に時間軸を含み、こ
れに対して種々の信号ＡないしＥのタイミングが描かれ
ている。明らかなように、図Ａは時間し１における両チ
ップイネーブル信号ＧＥ及びＣＥ’のデアサート状態を
示している。図Ｂは、両ＣＥ及びＧＥ’　がデアサート
された後の時間し、における転送イネーブル信号ＸＥの
アサート状態を示している。プール式（１）について前
記したように、両ＣＥ　　Ｌ及びＣＥ’Ｌがデアサート
されそしてＸＥ　　Ｌがアサートされたときに転送が開
始される。第４図の図Ｅは、ＸＥをアサートした直後の
時間し、において信号ｘＰを禁止する上記アクセスのア
サート状態を示している。

電源電圧ＰＷＲ’　　（ｎ）（第４図の図Ｃ）は、時間
し、においてフラッシュ転送を実施する上記第１段階に
基づき減少される０時間ｔ４は時間し３におけるＸＥの
アサート状態から測定して遅延時間ＴＸＰＤだけ遅延さ
れている。この遅延時間ＴＸＰＤの長さは、転送制御ブ
ロック２６０に含まれた時間遅延回路によって決定され
る。

第２の段階として、転送制御信号ＸＦＲ（ｎ）がライン
３５４に送られて、トランジスタ３５０及び３５２を導
通状態にする。これらのトランジスタが導通状態になる
ことにより、セル３０２の・フリップフロップの状態が
セル３０４のフリップフロップを形成するインバータ回
路に送られる。

信号ＸＦＲ（ｎ）のアサート状態は、時間し、における
Ｐ　Ｗ　Ｒ’　　（ｎ　）信号の減少から測定して遅延
時間ＴＸＤの後の時間ｔ、において生じるものとして第
４図に示されている（信号Ｄ）。遅延時間ＴＸＤの幅は
、転送制御ブロック２６０（第２図）に含まれた遅延時
間回路によって制御される。

遅延時間ＴＸＤに対して割り当てられる実際の時間は、
フラッシュ転送中にデータが書き込まれるメモリセルに
送られる電力に対して許容できる最大スリュー率を含む
事柄から実際上決定される。

すなわち、メモリセルの設計上の特定の性質に基づいて
、送信側メモリセルに記憶されたビット値が歪まないよ
うに確保するためには電圧を減少する率を制限すること
が望ましい。

また、集積回路で実施される記憶セルを設計する上で考
慮すべきことは、転送トランジスタが導通状態にされる
ときに、送信側のメモリセルのビット値が妨げを受けな
いように確保することである。従って、転送トランジス
タの幾何学的形状及び／又は転送制御ラインにおける信
号レベルは、記憶されたビット値のこのような妨げを回
避するように選択しなければならない。

第３図を参照すれば、転送の第３の段階は、トランジス
タ３５０及び３５２がまだ導通している間に受信側セル
のフリップフロップインバータ回路に対して電力を復帰
することを必要とする。

これにより、セル３０４のフリップフロップは、セル３
０２のフリップフロップによって記憶されるものと同じ
データ値を記憶するようになる。例えば、セル３０２が
１１１”を記憶していると仮定すれば、トランジスタ３
０６とインバータ回路３１６との間のノードに低論理電
圧が存在し、そしてインバータ回路３１６の出力のノー
ドに高論理電圧が存在する。これらの論理電圧は導通状
態にあるトランジスタ３５０及び３５２を経てセル３０
４のフリップフロップに送られ、その結果インバータ回
路３４０及び３４２によって形成されたフリップフロッ
プに差電圧が印加される。本質的に、トランジスタ３３
０とインバータ回路３４２との間のノードには低論理電
圧が印加され、それゆえインバータ回路３４０の入力及
びインバータ回路３４２の出力にこの低論理電圧が印加
される。

さらに、インバータ回路３４２の入力及びインバータ回
路３４０の出力には高論理電圧が印加される。この差電
圧がこのように印加された状態で、セル３０４のフリッ
プフロップに電力が復帰すると、インバータ回路３４０
及び３４２はそれらの各出力をさらに駆動し、トランジ
スタ３５０及び３５２を経て高及び低論理状態がそれに
係るようになる。

例えば、インバータ回路３４０の入力に送られる低論理
電圧により、この回路はその出力を高レベル状態に駆動
する。同様に、インバータ回路３４２の入力に送られる
高論理、レベルの電圧により、このインバータ回路はそ
の出力を低レベルに駆動する。従ってインバータ回路３
４０及び３４２の動作により、メモリセル３０２のフリ
ップフロップによって得られたものと同じ論理状態が確
立される。

フラッシュ転送の第３の状態に対するタイミングが第４
図のタイミング図に示されている。明らかなように、Ｐ
ＷＲ’　　（ｎ）信号（図Ｃ）の復帰は、時間し、から
遅延時間ＴＸＰＵの後の時間ｔ、において生じる。この
遅延時間ＴＸＰＵの幅は、転送制御ブロック２６０に含
まれた遅延時間回路によって制御される。

フラッシュ転送動作の最後の段階は、ＸＦＲ（ｎ）信号
をデアサートして、トランジスタ３５０及び３５２を非
導通状態にすることである。この最終段階が完了すると
、メモリセル３０４はメモリセル３０２と同じデータを
記憶する。ＸＦＲ（ｎ）（図Ｄ）のデアサート状態が第
４図において時間ｔ、から遅延時間ＴＰＸの後の時間し
、に生じるものとして示されている。このＴＰＸの幅は
転送制御ブロック２６０（第２図）に含まれた遅延時間
回路によって決定される。タイミング図において明らか
なように、メモリアクセス禁止信号ＸＰは、時間し、か
ら遅延時間ＴＸＸ後の時間し。

においてデアサートされる。遅延時間ＴＸＸの幅は、転
送制御ブロック２６０に含まれた時間遅延回路によって
決定される。

メモリ２０４及び２０８（第２図）の各メモリセルを含
む全ての記憶セルにおいて同時に行われる上記した一連
の動作により、メモリ２０４の全てのメモリセルに記憶
されたデータがメモリ２０８の対応するメモリセルに同
時に転送される。

同様の動作を用いてメモリ２０８からメモリ２０４ヘデ
ータを転送することができる。

第５図は、第２図の転送制御ブロック２６０及び転送論
理ブロック２７０の好ましい実施例を示している。ブロ
ック２６０についてはプール式（１）を評価するための
論理を含むプール式評価ブロック５００へＧＥ、ＣＥ’
及びＸＥ倍信号送られる。ブロック５００の出力は遅延
時間回路ブロック５０２と信号ｘＰ論理ブロック５０４
のセット（Ｓ）入力とに接続される。ブロック５００は
、プール式（１）の条件が満足されるときに転送開始信
号を発生する。ＸＰ論理ブロックは、遅延時間回路５０
２の出力＃５に接続されたリセット（Ｒ）入力を何え、
さらに、ＸＰ駆動回路５０６の入力に接続された出力を
備えている。このＸＰ駆動回路５０６の出力は上記した
ｘＰピンに接続される。

遅延時間回路５０２は、出力＃１ないし＃５を含み、転
送開始信号の受信に応答して、所定のシーケンスのタイ
ミング制御信号をその各々の出力に発生する。すなわち
、転送開始信号が加えられた後に各出力＃１ないし＃５
に各タイミング信号が発生される前に所定の時間遅延が
確保される。

これらの所定の時間遅延は第４図のタイミング図に示さ
れて上記された遅延である。より詳細には、遅延時間回
路５０２が転送開始信号を受信するのに続いて、遅延時
間ＴＸＰＤＯ後に出力＃１にタイミング制御信号が発生
される。出力＃１信号から遅延時間ＴＸＤの後に出力＃
２に信号が現われる。出力＃２信号から遅延時間ＴＸＰ
Ｕの後に出力＃３に信号が現われる。さらに、出カ＃３
信号から遅延時間ＴＸＰの後に出力＃４に信号が現われ
る。最後に、出力＃４の信号から遅延時間ＴＸＸの後に
出力＃５に信号が現われる。

遅延時間回路５０２の出力＃１は、ＰＷＲ論理ブロック
５０８のセット（Ｓ）入力に接続され、このブロックの
リセット（Ｒ）入力は回路５０２の出力＃３に接続され
る。遅延時間回路の出力＃２はＸＦＲの論理ブロック５
１０のセット（Ｓ）入力に接続され、このブロック５１
０のリセット（Ｒ）入力は遅延回路の出力＃４に接続さ
れる。

転送論理ブロック２７０は、ＰＷＲ論理ブロック５０８
の出力及びビンＸＤに送られる信号を受信するように接
続された転送方向論理ブロック５２０を備えている。ブ
ロック５２０はデマルチプレクサとして動作し、ビンＸ
Ｄに送られる信号の状態に基づいて、ＰＷＲ論理ブロッ
ク５０８からの出力信号がＰＷＲドライバ回路５２２ま
たはＰＷＲ’　　ドライバ回路５２４のいずれかに送ら
れる。ドライバ回路５゛２２及び５２４の各電源出力Ｐ
ＷＲ及びＰＷＲ’　は、電源ライン（図示せず）により
メモリ２０４及び２０８に各々関連したメモリセルに供
給される。転送論理ブロック２７０は、さらに、ＸＦＲ
ドライバ回路５２６を備え、その入力はＸＦＲ論理ブロ
ック５１０の出力に接続されている。ドライバ回路５２
６からの転送信号ＸＦＲ出力は、制御ライン（図示せず
）を経て前記した目的のために記憶セルに送られる。

ブロック２６０及び２７０の動作について以下に述べる
。シス午ム２００の動作中に、フラッシュ転送動作が行
われないときには、評価ブロック５００によって転送開
始信号が発生されない。

その結果、両電源出力ＰＷＲ及びＰＷＲ’　が、メモリ
２０４及び２０８の各メモリセルに供給される。

評価ブロック５００へ信号が送られてフラッシュ転送を
開始するのに必要な条件が満足されると、このブロック
は転送開始信号を発生し、これはＸＰ論理ブロック５０
４及び遅延時間回路５０８へ送られる。ブロック５０４
は、それに応答して、出力を発生し、ｘＰドライバ回路
５０６がｘＰピンに適当なＸＰ倍信号発生するようにさ
せる。

遅延時間回路は、転送開始信号に応答して、一連の時間
遅延信号を発生し始める。出力＃ｌに発生された信号が
遅延時間ＴＸＰＤの後にＰＷＲ論理ブロック５０８に送
られると、このブロックはそれに応答して信号を発生し
、この信号は転送方向論理ブロック５２０へ送られる。

このブロック５２０は、ビンＸＤに送られた転送方向信
号も供給されるが、ブロック５０８の信号を、フラッシ
ュ転送において受信側メモリに関連したドライバ５２２
又は５２４の一方に供給する。ドライバ回路に信号が送
られるとこの回路はその出力を禁止し、その結果関連メ
モリに送られる電源電圧が減少される。

遅延時間ＴＸＤの後に回路５２０の出力＃２にタイミン
グ信号が発生されると、ＸＦＲ論理ブロック５１０は、
ＸＦＲドライバ５２６に送られる信号を発生し、該ドラ
イバはそれに応答して転送制御信号ＸＦＲを発生する。

前記したように、このＸＦＲ信号はメモリの各記憶セル
内の転送トランジスタを導通状態にする。

遅延時間ＴＸＰＵの後に回路５０２から出力＃３の信号
が発生されると、ＰＷＲ論理ブロック５０８がリセット
し、ドライバ回路５２２又は５２４を禁止状態から非禁
止状態に復帰させる。その結果、電源電圧が受信側メモ
リセルに復帰される。

遅延時間ＴＰＸの後に回路５０２の出力＃４にタイミン
グ信号が発生されると、ＸＦＲ論理ブロックがリセット
し、ＸＦＲドライバ回路５２６がＸＦＲ信号の発生を停
止する。その結果、記憶セルにおける転送トランジスタ
が非導通状態となる。

遅延時間ＴＸＸの後に回路５０２出力＃５にタイミング
信号が発生されると、ＸＰ論理ブロックがリセットされ
、ｘＰドライバはメモリへの通常のアクセスを禁止する
ｘＰ倍信号もはや発生しなくなる。外部で発生されたＸ
Ｅ倍信号、転送の完了時にデアサート状態をとる。

本発明は、送信側メモリの全てのメモリセルに記憶され
た全てのデータを受信側メモリの対応するセルにフラッ
シュ転送することについて以上に説明したが、本発明は
これに限定されるものではない。本発明は、送信側メモ
リの選択されたメモリセルのみが受信側メモリの対応す
る選択されたセルにフラッシュ転送されるようなより一
般的な状態においても実施することができる。本発明に
よれば、これは、送信側及び受信側のメモリをセグメン
ト化して対応するメモリセグメント間でフラッシュ転送
を制御できるようにすることによって達成するのが好ま
しい。本発明のこの特徴が第６図に概略的に示されてお
り、２つのスタティックメモリ６００と６０２との間で
フラッシュ転送動作を制御可能に実行することができる
。

メモリ６００は、メモリセグメント６００−１．６００
−２．６００−３及び６００−４を備え、一方、メモリ
６０２は、これらのメモリセグメントに各々対応するセ
グメント６０２−１，６０２−２．６０２−３及び６０
２−４を備えている。両方向の矢印６０４−１は、メモ
リセグメント対６００−１及び６０２−１の対応するメ
モリセル間のフラッシュ転送をいずれかの方向に実行で
きること、すなわちメモリセグメント６００−■からメ
モリセグメント６０２−１へあるいはメモリセグメント
６０２−１からメモリセグメント６００−１へ実行でき
ることを示している。同様に、両方向の矢印６０４−２
．６０４−３及び６０４−４の各々は、それに接続され
たメモリセグメント間でいずれかの方向にフラッシュ転
送を行えることを示している。

対応するメモリセグメント間でいずれかの方向に行われ
るフラッシュ転送は、他のセグメント間で行われるフラ
ッシュ転送とは独立して実行できるのが好ましい。例え
ば、対応するメモリセグメントの１つ以上の対間でフラ
ッシュ転送を実貸し、その間残りのメモリセグメントの
いずれかの間では転送が行われない。さらに、対応する
メモリセグメントの２つ以上の対間でフラッシュ転送が
行われる場合には、フラッシュ転送が同時に行われ、同
じ方向に行う必要はない。従って、メモリ６００と６０
２との間でのフラッシュ転送の性質は、その転送におい
て実行されるべきメモリセグメント及び転送方向を決定
するユーザ指定条件を示す条件付き転送信号で行えるも
のである。

従って、本発明のさらに別の特徴として、メモリ装置は
、条件付き転送信号に応答して、一方のＲＡＭの選択さ
れたメモリセルに記憶されたデータのみを別のＲＡＭの
対応する選択されたセルにコピーするための手段を備え
ることができる。

ここに実施するように、このような手段は、上記したよ
うにメモリセグメント化フラッシュ転送を実施する処理
システムに対して第７図に示された転送論理の構成を備
えているのが好ましい。この論理は、システム２００（
第２図、第５図）のブロック２６０に類似した機能を実
行する転送制御論理ブロック７００を備えている。この
ブロック７００は、転送を開始するだけでなく、どのメ
モリセグメントを転送すべきかを識別する外部転送制御
入力信号を受は取る。このブロックは、ブロック２６０
について上記したのと同様にＰＷＲ１ＰＷＲ’及びＸＦ
Ｒドライバ回路の動作を制御するための遅延時間回路制
御信号を発生する。又、ブロック７００は転送条件、す
なわちどのメモリセグメントがフラッシュ転送を行うべ
きかを識別する条件付き転送信号も発生する。

この動作の一例として、ブロック７００は、イネーブル
レジスタ７０１及び方向レジスタ７０３を備え、各レジ
スタの各ビット位置は種々のメモリセグメントに対応し
ている。従って、外部転送信号によってイネーブルレジ
スタにロードされる値は、どのメモリセグメントがフラ
ッシュ転送に加わるかを決定し、−力方向レジスタの値
は、それに関連するメモリセグメントに対する転送方向
を決定する。

転送論理ブロック７０２はフラッシュ転送制御を受ける
メモリが分割されるところのＮ個のメモリセグメントに
各々関連した一組のＰＷＲ，ＰＷＲ″及びＸＦＲドライ
バ回路７０４−１．７０４−２１．、、．７０４−Ｎを
備えている。各ドライバ回路７０４−１，７０４−２１
．、、．７０４−Ｎは、ＰＷＲ，ＰＷＲ’　及びＸＦＲ
ドライバ回路を制御するために転送制御ブロック７００
の遅延時間回路及び論理回路によって発生された制御信
号を入カフ０６−１．７０６−２Ｉ／Ｏ０．７０６−Ｎ
を経て受は取る。

転送論理ブロックは、さらに、Ｎ個のメモリセグメント
に各々関連した条件論理ブロック７０８−１ないし７０
８−Ｎ及び転送イネーブル論理ブロック７１０−１ない
し７１０−Ｎを何えている。これらのブロックは、転送
に関連したセグメントを識別する制御信号を受は取るよ
うに接続される。条件論理ブロックは、それに関連した
メモリセグメントがフラッシュ転送に含まれるかどうか
を評価する論理回路を備えており、このような論理回路
はその判断に基づいて出力信号を発生する。イネーブル
レジスタを用いた上記例については、各ブロック７０８
は、関連メモリセグメントに対応するイネーブルレジス
タの位置に記憶されたビット値を少なくとも受は取る。

転送イネーブルブロックは、条件論理ブロック出力信号
とセグメント識別制御信号とを受は取るように接続され
る。各転送イネーブルブロックはそれに関連したドライ
バ回路７０４へ接続され、その関連メモリセグメントが
フラッシュ転送に含まれないときに、入カフ０６に受信
する制御信号の実行を禁止するための信号を発生する論
理回路を備えている。

転送方向制御については、上記した例示的な方向レジス
タ７０３に記憶されたもののような転送方向ビットが、
各回路７０４に含まれた各対のＰＷＲ及びＰＷＲ’　　
ドライバ回路に関連した転送方向論理回路（図示せず）
へ直接送られる（第７図に示さず）。上記方向論理回路
の機能は第５図のブロック５２０について上記したもの
と同じである。

さらに、本発明によれば、複数のプロセッサに関連した
メモリは、これらメモリのメモリセグメントの選択され
た対間でフラッシュ転送を行えるように形成することが
できる。例えば、第８図に示すように、３つのメモリ８
００．８０２及び８０４がマルチプロセッサシステムの
３つの別々のプロセッサに各々組み合わされる。メモリ
８００はセグメント８００−１ないし８００−６にセグ
メント化され、メモリ８０２はセグメント８０２−１な
いし８０２−５にセグメント化されそしてメモリ８０４
はセグメント８０４−１ないし８０４−４にセグメント
化される。第８図の両方向矢印は、フラッシュ転送を行
うことのできるメモリセグメント対を示している。指示
されたメモリセグメント対を形成するようにメモリを製
造することにより、各プロセッサは、メモリセグメント
が他の２つのプロセッサに関連しているその関連メモリ
の選択されたセグメントのフラッシュ転送を行うことが
できる。このような打１￥成は、一つのプロセッサが主
プロセツサでありそして他の２つのプロセッサが特定の
機能を実行する附属プロセッサであるようなシステムに
おいて著しい有用性を発揮することができる。また、第
８図に示されたように、メモリの全てのセグメントを互
いに他のメモリセグメントに関連させて製造する必要が
無いことに注意されたい。

以上、本発明は、２つのメモリの各メモリセルを含むメ
モリ記憶セルを構成するものとして説明したが、本発明
はこれに限定されるものではない。本発明は、３つ以上
のメモリのメモリセルを含む記憶セルで実施することも
でき、適当な制御論理回路を含ませることにより、１つ
のメモリのセルから同じ記憶セルに一体化された他のメ
モリの１つ以上のセルへフラッシュデータ転送を行うこ
とができる 本発明は、フラッシュ転送動作が受信側メモリセルへの
供給電圧を減少する段階を含むように構成された記憶セ
ルを備えたものとして説明したが、本発明はこれに限定
されるものでもない。各記憶セルは受信側メモリセルへ
の供給電力を減少する必要なくフラッシュ転送を行える
ものとして構成することができる。このように構成され
そして２つのメモリセル９０２及び９０４を含む記憶セ
ル９００が第９図に示されている。各メモリセル９０２
．９０４は第３図に示して上記したメモリセル３０２及
び３０４と実質的に同様に構成されるが各インバータ回
路への電源は第９図には示されていない。記憶セル９０
０のメモリセルは、メモリセル３０２及び３０４につい
て上記したのと同様に受信バイアス及びワード信号に接
続される。

記憶セル９００は、全部で８個の転送トランジスタを備
えている。転送トランジスタ９０６．９０８．９１０及
び９１２は、各々、メモリセル９０２及び９０４のノー
ド９１４と９１６との間に直列に接続される。同様に、
転送トランジスタ９２０．９２２．９２４及び９２６は
、各々、メモリセル９０２及び９０４のノード９２８と
９３０との間に直列に接続される。転送トランジスタ９
０６及び９２０はメモリセル９０２に関連しており、そ
れらの各ゲートは転送制御信号ＸＦＲ（ｎ）を受は取る
ように接続される。転送トランジスタ９１２及び９２６
は、メモリセル９０４に関連され、それらの各ゲートは
転送制御信号ＸＦＲ’　　（ｎ）を受は取るように接続
される。さらに、トランジスタ９１０のゲートはメモリ
セル９０２のノード９２８の論理レベル電圧を受は取る
ように接続され、トランジスタ９０８のゲートはメモリ
セル９０４のノード９３０の論理レベル電圧を受は取る
ように接続され、トランジスタ９２２のゲートはメモリ
セル９０４のノード９１６の論理レベル電圧を受は取る
ように接続され、そしてトランジスタ９２４のゲートは
、メモリセル９０２のノード９１４の論理レベル電圧を
受は取るように接続される。アース（又は負の供給電圧
）への経路９４０は、第９図に示すように転送トランジ
スタ間に接続される。記憶セル３００の場合と同様に、
メモリセル９０２及び９０４に各々対応する２つのメモ
リを構成する複数の記憶セル９００は、共通の集積回路
基体に配置されるのが好ましい。

動作に際し、メモリセル９０２によって記憶された論理
値に基づいてノード９１４及び９２８には互いに逆の論
理レベル電圧が各々現われる。

同様に、メモ・リセル９０４のノード９１６及び９３０
には互いに逆の論理レベル電圧が現われる。

その結果、各メモリセルの１つのノードには高論理レベ
ル電圧が現われる。この状態により、２つの転送トラン
ジスタが導通状態にされ、その各々のゲートは、高論理
レベル電圧が現われるノードに接続される。例えば、高
論理レベル電圧がノード９１４及び９３０に現われる場
合には、トランジスタ９０８及び９２４が導通にされる
。記憶セル９００内でフラッシュデータ転送を行うため
に、メモリセルのうちの受信側メモリセルに関連した転
送トランジスタに転送制御信号が送られ、これにより、
これらのトランジスタが導通状態にされる。例えば、メ
モリセル９０４が受信側メモリセルである場合には、転
送制御信号ＸＦＲ’　　（ｎ）が送られ、トランジスタ
９１２及び９２６が導通にされる。この例に続いて、い
ずれかのトランジスタ９１０又は９２４もこのときに、
送信側メモリセル（メモリセル９０２）の高論理レベル
電圧への接続により、導通状態にされねばならない。

従って、例えば、ノード９１４が高論理レベル電圧にあ
る場合には、トランジスタ９２４が導通する。ＸＦＲ’
　　（ｎ）信号が送られることによってトランジスタ９
２６も導通するので、メモリセル９０４のノード９３０
はトランジスタ９２４及び９２６と経路９４０とをへて
低論理レベル電圧源に接続される。その結果、メモリセ
ル９０４のインバータ回路はメモリセル９０２と同じ論
理状態をとり、これはこのメモリセルに記憶されたデジ
タルデータ値に対応するものである。従って、記憶セル
９００のような記憶セルで構成された本発明の装置によ
れば、送信側メモリと受信側メモリとの間のある方向又
は他の方向のフラッシュ転送は、受信側メモリの各セル
に関連した転送トランジスタに転送制御信号を供給する
ことによって行われる。

本発明は、あるメモリのセルから１つ以上のメモリのセ
ルへとデータを変更しない状態で転送するものとして説
明したが、本発明はこれに限定されるものではない。各
記憶セルの各メモリセルを相互接続する回路、例えば、
第２図の転送論理回路２７０は、転送制御信号に含まれ
た論理動作信号に応答して、転送されているデジタルデ
ータに対して論理演算を選択的に実行するだめの論理手
段を含むことができ、上記論理演算の性質は論理信号に
よって決定される。例えば、２メモリシステムの場合に
は、実行することのできる唯一の論理演算が転送されて
いるビットの反転であり、従って、送信側メモリに記憶
されたビットを反転したものが受信側メモリに書き込ま
れる。３つ以上のメモリを有するシステムの場合には、
各記憶セルにおいて実行することのできる組み合わせ演
算の形式に何ら制約が課せられず、２つ以上のメモリの
メモリセルにビットが記憶された状態で論理演算の結果
が別の１つ或いはそれ以上のメモリの各メモリセルに記
憶される。

第４図のタイミング図に示された信号は、アサートされ
たときに、図示されたような論理レベルを有するが、本
発明は、いずれかの信号が正又は負のいずれかの論理レ
ベルにあるときにアサートされるように構成し実施して
も良い。

さらに、所定の時間遅延に基づいて種々の論理ブロック
を駆動するために遅延時間回路が設けられたが、本発明
はこれに限定されるものではない。遅延時間回路を除去
し、その代わりに、それに敵した時間遅延を与えるよう
な回路を含むように各論理ブロックを構成することもで
きる。

従って、本発明は、特許請求の範囲内に網羅された本発
明の種々の変更や修正も包含するものとする。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は公知のデュアルプロセッサシス
テムを示す図、 第２図は、本発明によって構成されたメモリ装置を含む
デュアルプロセッサシステムを示す図、第３図は、本発
明により構成されたメモリ記憶セルを示す図、 第４図は、本発明によるメモリデータ転送動作を説明す
るためのタイミング図、 第５図は、第２図に示された転送制御ブロック及び転送
論理ブロックを詳細に示す図、第６図は、本発明により
２つのセグメント化されたメモリ間で行われるさらに別
のメモリ転送を示す図、 第７図は、２つのメモリのメモリセグメント間で条件付
き転送を行えるようにする転送論理構成を示す図、 第８図は、本発明により３つのセグメント化されたメモ
リ間で行われるさらに別のメモリ転送を示す図、そして 第９図は、本発明の別の実施例により構成されたメモリ
記憶セルを示す図である。 １００．１５０・・・デュアルプロセッサシステム １０２．１０６・・・プロセッサデータ１０４． ・データアドレス ０、 ・アドレスバス ２、 ・データバス 図面の浄書（内容に変更なし） テータノＶヌ アド゛しスバ゛ス 手 続 補 正 書 （方式） ％式％ １、事件の表示 平成１年特許願第１６９７３３号 ３、補正をする者 事件との関係 出 願 人 ４、代 理 人 ５、補正命令の日付 平成１年ｌＯ月３１日