JPH0225922A - Data detector - Google Patents

Abstract

PURPOSE:To process the data of variable length at high speed by detecting a delimiter serving as a segmenting character of the variable length data, etc., via the hardware and outputting the store address of the delimiter. CONSTITUTION:A CPU sets a delimiter at a data designating means 2, the head address of the record stored in a data memory 1 at a read address designating means 4, and the address storing the address of the delimiter in the record at an address store means 3 respectively. Then a delimiter detector inputs a delimiter detections request signal received from, the CPU and reads successively the data out of the head address of the source data stored in the means 3 to detect the delimiter. Thus the delimiter is retrieved out of the record at high speed. When the delimiter is detected, the delimiter address in the record is automatically set at the means 3. In such a way, the processing speed is improved for a variable length record file.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子計算機に係り、特に主記憶装置に格納さ
れた特定データの検出に関する。′〔発明の概要〕 コンピュータでは、メモリの使用効率をよくするために
、データを可変長形式で記憶する場合が多い。可変長デ
ータの終わりには、通常データの終りを示す区切り文字
であるデリミタが格納される。したがって、メモリ内に
格納された複数の可変長データを処理する場合、デリミ
タを検出して個々の可変長データに分離する処理が必要
となる。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to electronic computers, and particularly to detection of specific data stored in a main memory. [Summary of the Invention] Computers often store data in a variable length format in order to improve memory usage efficiency. A delimiter, which is a delimiter character indicating the end of the normal data, is stored at the end of the variable length data. Therefore, when processing a plurality of variable length data stored in memory, it is necessary to detect the delimiter and separate the data into individual variable length data.

従来は、その分離処理をプログラムの実行により行って
おり、複数命令の実行を必要とするために処理速度が遅
かった。本発明は、可変長データの区切り文字であるデ
リミタ等をハードウェアにより検出し、そのデリミタの
格納アドレスを出力するものであり、可変長データの処
理を高速に行うことが可能となる。Conventionally, this separation processing has been performed by executing a program, which required execution of multiple instructions, resulting in slow processing speed. The present invention uses hardware to detect a delimiter or the like that is a delimiter of variable-length data, and outputs the storage address of the delimiter, thereby making it possible to process variable-length data at high speed.

〔従来の技術〕[Conventional technology]

コンピュータによるデータ処理においては、例えば在庫
管理における商品名や、給与管理における従業異名等の
ような可変長データを処理する場合が多い。可変長デー
タは、語長が任意であるので、メモリやファイルに記憶
する場合、データの最後に可変長データの終りを示す区
切り文字（デリミタ）を付加して記憶する。前記商品名
や従業員等の可変長データは、通常ｌレコード内の１フ
イールドとして磁気ディスクやフロッピーディスク等の
外部記憶装置内のファイルに記憶されており、ファイル
の更新時に外部記憶装置から主記憶装置に読み出され、
データ書き換えやソート等の処理を施される。ファイル
のルコードは、通常、複数のフィールドから構成され、
フィールド単゛位で処理を行う場合、デリミタを基に書
き換えるフィールドをレコード内から取り出す処理が必
要となる。In data processing by computers, variable length data is often processed, such as product names in inventory management, employee nicknames in payroll management, and the like. Variable-length data has an arbitrary word length, so when it is stored in a memory or file, a delimiter indicating the end of the variable-length data is added to the end of the data. The variable-length data such as product names and employees is usually stored as one field in a record in a file in an external storage device such as a magnetic disk or floppy disk, and is transferred from the external storage device to the main memory when the file is updated. read out to the device,
Processing such as data rewriting and sorting is performed. A file's code typically consists of multiple fields,
When processing on a field-by-field basis, it is necessary to extract the field to be rewritten from the record based on the delimiter.

従来、デリミタの検出は、デリミタを検出するプログラ
ムを作成し、そのプログラムによりレコードから１ワー
ド（１バイト）づつ読み出しデリミタであるかどうか判
別することによって行っていた。そして、例えばルコー
ド内のデリミタを全て検出し、そのデリミタが格納され
たアドレスをメモリ内の所定領域にセーブしておき、そ
のアドレスを基に各フィールドのデータを読み出しなが
ら処理を行っていた。Conventionally, delimiters have been detected by creating a program for detecting delimiters, and using that program to read each word (one byte) from a record and determine whether or not it is a delimiter. For example, all delimiters in a field code are detected, the addresses where the delimiters are stored are saved in a predetermined area in the memory, and data in each field is read and processed based on the addresses.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述したデリミタを検出するためのプログラムは、複数
ステップの命令から成り、命令の実行による処理時間が
長く問題となっていた。The program for detecting the delimiter described above consists of instructions of multiple steps, and the processing time required for executing the instructions is long.

本発明は、上記従来の問題点に迄み、可変長データに付
加されるデリミタのような特殊データを、高速に検出す
ることにより可変長データ等の処理速度を高めるデータ
検出装置を捉供することを目的とする。The present invention solves the above conventional problems by providing a data detection device that increases the processing speed of variable-length data by quickly detecting special data such as delimiters added to variable-length data. With the goal.

〔問題点を解決するための手段〕[Means for solving problems]

■は複数のデータを記憶するデータ記憶手段、２は検出
すべきデータを指定するデータ指定手段、 ３は該データ指定手段２の指定するデータが格納された
前記データ記憶手段１のアドレスを格納するアドレス格
納手段、 ４は前記データ記憶手段１から読み出すデータのアドレ
スを指定する読み出しアドレス指定手段、５は該読み出
しアドレス指定手段４の指定するアドレスのデータを前
記データ記憶手段１から読み出してそのデータと前記デ
ータ指定手段２の指定するデータとが一致するかどうか
を判別する判別手段、 ６は該判別手段５により前記データ記憶手段ｌから読み
出されたデータと前記データ指定手段２２の指定するデ
ータとが一致した時には、前記読み出しアドレス指定手
段４の指定するアドレスを前記アドレス格納手段３に格
納し、一致しない場合には前記読み出しアドレス指定手
段４の指定するアドレスを変更する制御手段である。2 is a data storage means for storing a plurality of data; 2 is a data specification means for specifying data to be detected; 3 is for storing the address of the data storage means 1 in which the data specified by the data specification means 2 is stored. address storage means; 4 read address designation means for specifying the address of data to be read from the data storage means 1; 5 read data at the address designated by the read address designation means 4 from the data storage means 1; a determining means for determining whether or not the data specified by the data specifying means 2 match; If they match, the address designated by the read address designating means 4 is stored in the address storage means 3, and if they do not match, the address designated by the read address designation means 4 is changed.

〔作　　　用〕[For production]

判別手段５は、読み出しアドレス指定手段４の指定する
アドレスのデータをデータ記憶手段１から読み出し、デ
ータ指定手段２の指定するデータと一致するかどうか判
別し、その判別結果を制御手段６に加える。制御手段６
は、判別手段５からデータ記憶手段１から読み出された
データと、データ指定手段２の指定するデータが一致し
ない旨の判別結果を入力した場合には読み出しアドレス
指定手段４にアドレス変更命令を出力し読み出しアドレ
ス指定手段４のアドレスを変更する。上記動作は、判別
手段５により、データ記憶手段ｌから読み出されたデー
タとデータ指定手段２の指定するデータとが一致される
と判別されるまで繰り返される。The determining means 5 reads the data at the address designated by the read address designating means 4 from the data storage means 1, determines whether it matches the data designated by the data designating means 2, and applies the determination result to the control means 6. Control means 6
outputs an address change command to the read address specifying means 4 when the discriminating means 5 inputs a judgment result indicating that the data read from the data storage means 1 and the data specified by the data specifying means 2 do not match. Then, the address of the read address designating means 4 is changed. The above operation is repeated until the determining means 5 determines that the data read from the data storage means 1 and the data specified by the data specifying means 2 match.

また制御手段６は、判別手段５からデータ記憶手段ｌか
ら読み出されたデータとデータ指定手段２の指定するデ
ータとが一致する旨の判別結果を入力すると、読み出し
アドレス指定手段４の指定するアドレスをアドレス格納
手段３に格納する。When the control means 6 receives a determination result indicating that the data read from the data storage means 1 and the data designated by the data designation means 2 match from the determination means 5, the control means 6 addresses the address designated by the read address designation means 4. is stored in the address storage means 3.

データ指定手段２の指定するデータは、例えばレコード
内の各フィールドを区切る区切り文字、または可変長デ
ータの終了コードであってもよく、ＣＰＵによりデータ
指定手段２にデリミタを、読み出しアドレス指定手段４
にデータ記憶手段ｌ内に格納されたレコードの先頭アド
レスを、アドレス格納手段３に前記レコード内のデリミ
タのアドレスを格納するアドレスをセントすれば、レコ
ード内のデリミタの検索が高速に行われ、デリミタが検
出されると前記アドレス格納手段３にレコード内のデリ
ミタのアドレスが自動的にセットされる。The data specified by the data specifying means 2 may be, for example, a delimiter that separates each field in a record, or an end code of variable length data, and the CPU sets the delimiter to the data specifying means 2 and the read address specifying means 4.
If the start address of the record stored in the data storage means 1 is stored in the address storage means 3, and the address for storing the address of the delimiter in the record is stored in the address storage means 3, the delimiter in the record can be searched at high speed, and the delimiter can be searched at high speed. When detected, the address of the delimiter in the record is automatically set in the address storage means 3.

〔実　　施　　例〕〔Example〕

以下、図面を参照しながら本発明の実施例について説明
する。Embodiments of the present invention will be described below with reference to the drawings.

第２図は、本発明の一実施例であるデリミタ検出装置１
２を適用したコンピュータのシステム構成図である。同
図において、ＣＰＵＩ　１は、デリミタ検出装置Ｉ２、
メモリエ３、ＦＤＣ（フロンビイディスク・コントロー
ラ’）１４、ＣＲＴＣ（ＣＲＴコントローラ）１６、キ
ーボード・コントローラ１８とアドレスバスＡ１データ
バスＤ１コントロールバスＣで接続されている。メモリ
１３は、ＲＯＭ　（リード・オンリ・メモリ）及びＲＡ
Ｍ　（ランダム・アクセス・メモリ）から成る主記憶装
置であり、オペレーティング・システム（Ｏ３）やアプ
リケーション・プログラムが格納されている。ＣＰＵＩ
　１はキーボード１９からキーボード・コントーラ１８
を介して入力されるコマンドデータを解読し、そのコマ
ンドに対応するアプリケーション・プログラムをメモリ
１３から読み出し実行する。フロッピィディスク１５内
には、複数のファイルのデータが記憶されており、ＣＰ
ＵＩＩはフロッピィディスク・コントローラ１８に入出
力命令を出力し、フロンビイディスク・コントローラ１
４を介しフロッピィディスク１５内のファイルのデータ
をメモリ１３に読み出したり、メモリ１３内のデータを
フロッピィディスク１５内のファイルに書き込む、また
、ＣＰＵ１１はＣＲＴコントローラ１６に表示命令を出
力し、メモリ１３内に格納されている表示データをＣＲ
Ｔコントローラ１６を介し、ＣＲＴ　（Ｃａｔｈ−ｏｄ
ｅ　Ｒａｙ　Ｔｕｂｅ）　　１７に表示させる。さらに
、キーボード１９からユーザーがデータ入力を行うと、
キーボード・コントローラ１８を介しキー人力データが
メモリ１３内の所定の領域に格納される。FIG. 2 shows a delimiter detection device 1 which is an embodiment of the present invention.
2 is a system configuration diagram of a computer to which 2 is applied. In the figure, CPU 1 includes delimiter detection device I2,
It is connected to a memory area 3, an FDC (Frombi disk controller) 14, a CRTC (CRT controller) 16, and a keyboard controller 18 via an address bus A1, a data bus D1, and a control bus C. The memory 13 includes ROM (read only memory) and RA
It is a main storage device consisting of M (random access memory), and stores an operating system (O3) and application programs. C.P.U.I.
1 is from keyboard 19 to keyboard controller 18
It decodes the command data inputted via the memory 13, reads out the application program corresponding to the command from the memory 13, and executes it. The floppy disk 15 stores data of a plurality of files.
The UII outputs input/output commands to the floppy disk controller 18, and the UII outputs input/output instructions to the floppy disk controller 18.
4, the CPU 11 reads the data of the file in the floppy disk 15 to the memory 13, writes the data in the memory 13 to the file in the floppy disk 15, and outputs a display command to the CRT controller 16. CR the display data stored in
CRT (Cath-od) via T controller 16.
e Ray Tube) 17. Furthermore, when the user inputs data from the keyboard 19,
Key manual data is stored in a predetermined area in the memory 13 via the keyboard controller 18 .

ＣＰＵＩＩは、メモリ１３内に格納されたキー人力デー
タを読み出し、そのキー人力データを編集する等の処理
を行う。The CPU II reads key manual data stored in the memory 13 and performs processing such as editing the key manual data.

さらに、本発明の一実施例であるデリミタ検出装置１２
は、ＣＰＵＩ　１から入力する制御命令により起動され
、メモリ１３のＣＰＵＩＩの指定するアドレス以降に格
納されたデータを順次検索し指定したデリミタを検出す
る装置である。デリミタ検出装置１２は、ユーザがプロ
グラミングした制御命令により動作する装置であり、ユ
ーザが、検出したデリミタのアドレスを格納するアドレ
ス、デリミタを検出するソースデータの先頭アドレス及
びデリミタを指定する命令を行ってデリミタ検出装Ｗ１
２の動作開始のための制御命令を行うことにより動作す
る。ＣＰＵＩ　１は、デリミタ検出装置１２に検出した
デリミタのアドレスを格納するアドレス、デリミタを検
出するソースデータの先頭アドレス、及び指定デリミタ
をセットした後、デリミタ検出装置１２にデリミタ検出
要求信号を出力しアドレスＡ、データバスＤ、コントロ
ールバスＣを解放する。デリミタ検出装置１２は、上記
デリミタ検出要求信号を入力するとメモリ１３内の前記
ソースデータの先頭アドレスからデータを順次読み出し
、デリミタの検出を行う。そして、デリミタを検出する
と、指定された前記格納アドレスにデリミタの格納され
たアドレスをセットする。そして、アドレスバスＡ、デ
ータバスＤ１コントロールバスＣを解放し、ＣＰＵＩＩ
にデリミタ検出終了信号を出力する。Further, a delimiter detection device 12 which is an embodiment of the present invention
is a device that is activated by a control command input from the CPU 1 and sequentially searches data stored after the address specified by the CPU 13 in the memory 13 to detect a specified delimiter. The delimiter detection device 12 is a device that operates according to control instructions programmed by the user, and when the user issues an instruction to specify the address for storing the address of the detected delimiter, the start address of the source data to detect the delimiter, and the delimiter. Delimiter detection device W1
It operates by issuing a control command for starting the operation in step 2. After setting the address for storing the address of the delimiter detected in the delimiter detection device 12, the start address of the source data for which the delimiter is to be detected, and the specified delimiter, the CPU 1 outputs a delimiter detection request signal to the delimiter detection device 12 and outputs the address. A, data bus D, and control bus C are released. When the delimiter detection request signal is input, the delimiter detection device 12 sequentially reads data from the first address of the source data in the memory 13 and detects a delimiter. When a delimiter is detected, the address where the delimiter is stored is set to the designated storage address. Then, address bus A, data bus D1, and control bus C are released, and CPU II
Outputs the delimiter detection end signal.

第３図は、前記デリミタ検出装置１２の詳しい回路構成
を示すブロック図である。Ｒ側アドレスカウンタ２１は
、データバスＤ、双方向性バスバ・７フア２２を介し入
力されるＣＰＵＩ　１の出力するアドレスデータを初期
値としてセットするカウンタであり、制御回路２３から
カウント信号すが加わる毎に記憶しているアドレスデー
タａｄｄＲを１ずつ増加する。また、Ｗ側アドレスカウ
ンタ２４は、データバスＤ、双方向性パスバッファ２２
を介し入力されるＣＰＵＩ　１の出力するアドレスデー
タを初期値としてセットするカウンタであり、制御回路
２３からカウント信号Ｃが加わる毎に、記憶しているア
ドレスデータａｄｄＷを１づつ増加する。Ｒ側アドレス
カウンタ２１及びＷ側アドレスカウンタ２４の出力する
アドレスデータａ　ｄ　ｄ　Ｒｓアドレスデータａｄｄ
Ｗはマルチプレクサ２５に入力しており、マルチプレク
サ２５は制御回路２３から加わるセレクト信号ｄにより
、前記アドレスデータａｄｄＲ，ａｄｄＷのいずれかを
選択しアドレスバス１４に出力する。また、制御回路２
３からセレクト信号ｄがトライ・ステート・バッファ２
６に加わると、トライ・ステート・バッファ２６のゲー
トが開きＲ側アドレスカウンタ２１の出力するアドレス
データａｄｄＲが双方向性パスバッファ２２に加わる。FIG. 3 is a block diagram showing a detailed circuit configuration of the delimiter detection device 12. The R-side address counter 21 is a counter that sets as an initial value the address data output from the CPUI 1 that is input via the data bus D and the bidirectional bus bar 22, and receives a count signal from the control circuit 23. The stored address data addR is increased by 1 each time. Further, the W side address counter 24 is connected to the data bus D, the bidirectional path buffer 22
This is a counter that sets as an initial value the address data output from the CPU 1 that is input via the control circuit 23, and increases the stored address data addW by 1 each time the count signal C is applied from the control circuit 23. Address data a d d Rs address data add output from the R side address counter 21 and the W side address counter 24
W is input to a multiplexer 25, and the multiplexer 25 selects either of the address data addR or addW in response to a select signal d applied from the control circuit 23 and outputs it to the address bus 14. In addition, the control circuit 2
3 to select signal d from tri-state buffer 2
6, the gate of the tri-state buffer 26 opens and the address data addR output from the R-side address counter 21 is added to the bidirectional path buffer 22.

次に、双方向性パスバッファ２２にはセレクト信号ｅが
加わり前記アドレスデータａｄｄＲがデータバスＤに出
力される。Next, a select signal e is applied to the bidirectional path buffer 22, and the address data addR is output to the data bus D.

デリミタ指定レジスタ２７は、データバスＤ、双方向性
パスバッファ２２を介し入力されるＣＰＵ１ｌの出力す
るデリミタデータＤＤを格納するレジスタであり、格納
しているデリミタデータＤＤを比較回路２９に加える。The delimiter designation register 27 is a register that stores the delimiter data DD output from the CPU 11 that is input via the data bus D and the bidirectional path buffer 22, and adds the stored delimiter data DD to the comparison circuit 29.

さらに、リード・バッファレジスタ２８は、データバス
Ｄ、双方向性パスバッファ２２を介し入力されるメモリ
１３から読み出されたデータＲＤを保持するレジスタで
あり、リード・バッファレジスタ２８の保持するデータ
ＲＤは比較回路２９に加わる。比較回路２９は、デリミ
タ指定レジスタ２７から入力するデリミタデータＤＤと
リード・バッファレジスタ２８から入力するデータＲＤ
とを比較して、一致するかどうか判別する回路であり、
一致した場合には、一致信号ａ０を、また−敗しない場
合には不−敗信号ａ、を制御回路２３に加える。Further, the read buffer register 28 is a register that holds the data RD read from the memory 13 input via the data bus D and the bidirectional path buffer 22, and the read buffer register 28 holds the data RD held by the read buffer register 28. is added to the comparison circuit 29. The comparison circuit 29 compares delimiter data DD input from the delimiter designation register 27 and data RD input from the read buffer register 28.
This is a circuit that compares and determines whether they match.
If they match, a match signal a0 is applied to the control circuit 23, and if there is no loss, a non-defeat signal a is applied to the control circuit 23.

制御回路２３は、一致信号ａ０が加わるとマルチプレク
サ２５、及びトライ・ステート・バッファ２６にセレク
ト信号ｄを双方向性バスバ・７フア２２にセレクト信号
ｅを加える。そして、アドレスデータａｄｄＷの亭旨定
するメモリ１３のアドレスに、アドレスデータａｄｄＲ
の書き込みが終了すると、制御回路２３はカウント信号
ＣをＷ側アドレスカウンタ２４に加え、、Ｗ側アドレス
カウンタ２４をカウントさせアドレスデータａｄｄＷを
１増加させる。セレクト信号ｄがマルチプレクサ２５に
加わることにより、Ｗ側アドレスカウンタ２４の記憶す
るアドレスデータａｄｄＷが、マルチプレクサ２５によ
り選択されアドレスバスＡに出力され、セレクト信号ｄ
がトライ・ステート・バッファ２６にセレクト信号ｅが
双方向性パスバッファ２２に加わることによりＲ側アド
レスカウンタ２１の記憶するアドレスデータａｄｄＲが
、トライ・ステート・バッファ２６、双方向性パスバッ
ファ２２を介しデータバスＤに出力される。When the match signal a0 is added, the control circuit 23 applies a select signal d to the multiplexer 25 and the tri-state buffer 26, and a select signal e to the bidirectional bus bar 7 buffer 22. Then, the address data addR is added to the address of the memory 13 specified by the address data addW.
When writing is completed, the control circuit 23 applies the count signal C to the W-side address counter 24, causes the W-side address counter 24 to count, and increases the address data addW by 1. By applying the select signal d to the multiplexer 25, the address data addW stored in the W-side address counter 24 is selected by the multiplexer 25 and output to the address bus A, and the select signal d
When the select signal e is applied to the tri-state buffer 26 and the bidirectional path buffer 22, the address data addR stored in the R side address counter 21 is transferred via the tri-state buffer 26 and the bidirectional path buffer 22. It is output to data bus D.

そして、ＣＰＵ１１の制御によりアドレスデータａｄｄ
Ｗの指定するメモリ１３のアドレスに、アドレスデータ
ａｄｄＲの書き込みが終了すると、制御回路２３はカウ
ント信号ＣをＷ側アドレスカウンタ２４に加え、Ｗ側ア
ドレスカウンタ２４をカウントさせアドレスデータａｄ
ｄＷを１増加させる。また、制御回路２３は前記データ
ＲＤと前記デリミタデータＤＤが一致しない場合にはカ
ウント信号すをＲ側アドレスカウンタ２１に加え、Ｒ側
アドレスカウンタ２１をカウントさせアドレスデータａ
ｄｄＲを１増加させる。Then, under the control of the CPU 11, the address data add
When writing of the address data addR to the address of the memory 13 specified by W is completed, the control circuit 23 applies a count signal C to the W side address counter 24 to cause the W side address counter 24 to count.
Increase dW by 1. Further, if the data RD and the delimiter data DD do not match, the control circuit 23 applies a count signal S to the R side address counter 21 to cause the R side address counter 21 to count the address data a.
Increase ddR by 1.

次に、以上のように構成されたデリミタ検出装置１２の
動作について説明する。デリミタ検出装置ｆ１２は、ユ
ーザーがプログラムによりデリミタの指定、メモリ内の
デリミタを含む検索するデータの先頭アドレス（リード
アドレス）及びその検索データに含まれるデリミタのア
ドレスを格納するテーブルの先頭アドレス（ライトアド
レス）を指定し、さらにデリミタ検索命令を行うことに
より実行される。Next, the operation of the delimiter detection device 12 configured as above will be explained. The delimiter detection device f12 allows the user to specify a delimiter through a program, the start address (read address) of data to be searched including the delimiter in memory, and the start address (write address) of a table that stores the address of the delimiter included in the search data. ) and then execute a delimiter search command.

すなわち、アプリケーション・プログラムの実行時に、
ＣＰＵＩＩが前記デリミタ検索命令を読み出すと、ＣＰ
ＵＩＩはデータバスＤにデリミタ格納テーブルの先頭ア
ドレス（ライトアドレス）を出力し、デリミタ検出装Ｗ
１２の制御回路２３にデータ書込み要求信号（不図示）
を出力する。That is, when an application program is executed,
When the CPU II reads the delimiter search command, the CPU
The UII outputs the start address (write address) of the delimiter storage table to the data bus D, and the delimiter detection device W
A data write request signal (not shown) is sent to the control circuit 23 of 12.
Output.

制御回路２３は、データ書込み要求信号が加わると、双
方向性パスバッファ２２にセレクト信号ｅを加え、デー
タバスＤからデリミタ格納テーブルの先頭アドレスを入
力し、Ｗ側アドレスカウンタ２４にセットする。When the data write request signal is applied, the control circuit 23 applies a select signal e to the bidirectional path buffer 22, inputs the start address of the delimiter storage table from the data bus D, and sets it in the W side address counter 24.

次にＣＰＵＩＩは、データバスＤにデリミタの検索を行
うデータの先頭アドレスを出力し再びデータ書込み要求
信号をデリミタ検出装置１２の制御回路２３に出力する
。制御回路２３は、データ書込み要求信号が加わると、
前述と同様に、セレクト信号ｅを双方向性パスバッファ
２２に加えデータバスＤから前記先頭アドレスを入力し
、Ｒ側アドレスカウンタ２１にセントする。次に、ＣＰ
Ｕ１ｌはデータバスＤに指定デリミタを出力し、再びデ
リミタ検出装置１２の制御回路２３にデータ書込み要求
信号を出力する。制御回路２３は、データ書込み要求信
号を入力すると、セレクト信号ｅを双方向性パスバッフ
ァ２２に加えデータバスＤから指定デリミタを入力し、
デリミタ指定レジスタ２７にセットする。さらに、ＣＰ
ＵＩ　１はデリミタ検出装置１２の制御回路２３にデリ
ミタ検出要求信号を出力し、データバスＤ、アドレスバ
スＡ１コントロールバスＣを解放し自ら停止する。制御
回路２３は、デリミタ検出要求信号を入力すると、以下
の動作のための制御を行う。Next, the CPU II outputs the start address of the data for which the delimiter is to be searched to the data bus D, and again outputs a data write request signal to the control circuit 23 of the delimiter detection device 12. When the control circuit 23 receives the data write request signal,
In the same way as described above, the select signal e is added to the bidirectional path buffer 22, the start address is input from the data bus D, and the data is sent to the R side address counter 21. Next, C.P.
U1l outputs the designated delimiter to the data bus D, and again outputs a data write request signal to the control circuit 23 of the delimiter detection device 12. When the control circuit 23 receives the data write request signal, it adds the select signal e to the bidirectional path buffer 22 and inputs the specified delimiter from the data bus D.
Set in the delimiter specification register 27. Furthermore, C.P.
The UI 1 outputs a delimiter detection request signal to the control circuit 23 of the delimiter detection device 12, releases the data bus D, address bus A1, and control bus C, and stops itself. When the control circuit 23 receives the delimiter detection request signal, it controls the following operations.

■　セレクト信号ｄをマルチプレクサ２５に加え、マル
チプレクサ２５によりＲ側アドレスカウンタ２１にセッ
トされたアドレスデータａｄｄＲを選択しアドレスバス
Ａに出力する。(2) Add the select signal d to the multiplexer 25, and the multiplexer 25 selects the address data addR set in the R side address counter 21 and outputs it to the address bus A.

■　次に、制御回路２３はメモリ１３にデータの読み出
しのための制御信号を出力し、メモリ１３のアドレスａ
ｄｄＲに格納されたデータをデータバスＤ上に読み出す
。■ Next, the control circuit 23 outputs a control signal for reading data to the memory 13, and the address a of the memory 13 is
The data stored in ddR is read onto data bus D.

■　そして、双方向性パスバッファ２２に制御信号ｅを
加え、データバスＤ上のメモリ１３から読み出されたデ
ータをリードバッファレジスタ２８にセットする。(2) Then, a control signal e is applied to the bidirectional path buffer 22, and the data read from the memory 13 on the data bus D is set in the read buffer register 28.

■　リードバッファレジスタ２８にデータがセットされ
ると、比較回路２９はそのデータをデリミタ指定レジス
タ２７にセットされた指定デリミタと比較する。(2) When data is set in the read buffer register 28, the comparison circuit 29 compares the data with the designated delimiter set in the delimiter designation register 27.

■　そして、比較の結果リードバッファレジスタ２８に
セットされたデータがデリミタ指定レジスタ２７にセッ
トされた指定デリミタと一致しない場合には、比較回路
２９は制御回路２３に不一致信号ａ、を加える。(2) As a result of the comparison, if the data set in the read buffer register 28 does not match the designated delimiter set in the delimiter designation register 27, the comparison circuit 29 applies a mismatch signal a to the control circuit 23.

■　制御回路２３は、不一致信号ａ１が加わると、カウ
ント信号すをＲ側アドレスカウンタ２１に加え、Ｒ側ア
ドレスカウンタ２１をカウントさせアドレスデータａｄ
ｄＲを１増加する。■ When the mismatch signal a1 is added, the control circuit 23 applies a count signal S to the R-side address counter 21, causing the R-side address counter 21 to count.
Increase dR by 1.

上記■〜■の動作は、比較回路２９によりり一ドバソフ
ァレジスタ２８に読み出されたデータとデリミタ指定レ
ジスタ２７に格納された指定デリミタとが一致されると
判別されるまで繰り返される。一方、上記■の動作で比
較回路２９は、リードバッファレジスタ２８に読み出さ
れたデータとデリミタ指定レジスタ２７に格納された指
定デリミタとが一致すると、一致信号ａ０を制御回路２
３に加える。一致信号ａ０が加わると、制御回路２３は
セレクト信号ｄをマルチプレクサ２５及びトライ・ステ
ート・バッファ２６に加え、マルチプレクサ２５により
Ｗ側アドレスカウンタ２４に格納されたアドレスデータ
ａｄｄＷを選択し、アドレスバスＡに出力させ、さらに
、トライ・ステート・バッファ２６を介しＲ側アドレス
カウンタ２１に格納されたアドレスデータのａｄｄＲを
双方向性パスバッファ２２に加える。The above operations ① to ② are repeated until it is determined by the comparison circuit 29 that the data read into the one-domain sofa register 28 and the designated delimiter stored in the delimiter designation register 27 match. On the other hand, when the data read into the read buffer register 28 and the designated delimiter stored in the delimiter designation register 27 match in the operation (2) above, the comparison circuit 29 sends a match signal a0 to the control circuit 29.
Add to 3. When the match signal a0 is applied, the control circuit 23 applies the select signal d to the multiplexer 25 and the tri-state buffer 26, selects the address data addW stored in the W side address counter 24 by the multiplexer 25, and transfers it to the address bus A. Further, addR of the address data stored in the R side address counter 21 is added to the bidirectional path buffer 22 via the tri-state buffer 26.

次に、制御回路２３は、双方向性パスバッファ２２にセ
レクト信号ｅを加え、双方向性パスバッファ２２を介し
データバスＤにアドレスデータａｄｄＲを出力する。さ
らに制御回路２３はメモリ１３にデータ書込みのための
制御信号（不図示）を出力し、アドレスバスＡ上に出力
されたアドレスのａｄｄＷの指定するメモリ１３の領域
に、データバスＤ上に出力されているアドレスデータａ
ｄｄＲを書込む。メモリ１３にアドレスデータａｄｄＲ
を書き込んだ後、制御回路２３はカウント信号ＣをＷ側
アドレスカウンタ２４に加え、そのカウント信号Ｃによ
りＷ側アドレスカウンタ２４はカウントを行い、アドレ
スデータａｄｄＷを１増加させる。Next, the control circuit 23 applies the select signal e to the bidirectional path buffer 22 and outputs the address data addR to the data bus D via the bidirectional path buffer 22. Furthermore, the control circuit 23 outputs a control signal (not shown) for writing data to the memory 13, and outputs the data onto the data bus D to the area of the memory 13 specified by the address addW output onto the address bus A. address data a
Write ddR. Address data addR to memory 13
After writing, the control circuit 23 applies a count signal C to the W-side address counter 24, and the W-side address counter 24 performs counting based on the count signal C, and increases the address data addW by 1.

以上の動作が終了すると、制御回路２３はＣＰＵ１ｌに
対しデリミタ検出終了信号（不図示）を出力しデリミタ
検出装置１２はアドレスバスＡ、データバスＤを解放し
動作を停止する。When the above operations are completed, the control circuit 23 outputs a delimiter detection end signal (not shown) to the CPU 1l, and the delimiter detection device 12 releases the address bus A and data bus D and stops its operation.

このように、本実施例によれば、データ内のデリミタ検
索をハードウェアにより高速に行うことができる。また
、フロッピーディスク内のファイルに対しレコード修正
等を行う場合、メモリ１３上にルコードを読み出した後
、フィールドの区切りコードを指定デリミタとしてデリ
ミタ検索命令を行うようにすれば、高速にルコードをフ
ィールド単位に分割することができる。In this way, according to this embodiment, delimiter searches within data can be performed at high speed using hardware. In addition, when modifying a record of a file on a floppy disk, after reading the code into the memory 13, you can perform a delimiter search command using the field delimiter code as the specified delimiter, and then the code can be quickly read in field units. It can be divided into.

第４図（ａｌ、（ｂ）にその具体例を示す。第４図（ａ
ｌは、メモリ１３内に読み出された２４バイトの可変長
レコード４０の内容であり、各フィールドは区切り文字
“、”によって区切られている。また、その可変長レコ
ードの先頭アドレスはａｄｄＸとなっている。A specific example is shown in Fig. 4 (al, (b)). Fig. 4 (a
l is the content of the 24-byte variable length record 40 read into the memory 13, and each field is separated by a delimiter ",". Further, the start address of the variable length record is addX.

そして、上記可変長レコード４０内の区切り文字（デリ
ミタ）のアドレスを第４図（ｂｌに示す先頭アドレスが
ａｄｄＹである格納テーブル４１に格納する場合、ライ
トアドレスにａｄｄＹを、リードアドレスにａｄｄＸを
、指定デリミタに“を指定して、デリミタ検索命令を実
行すると、デリミタ検出装置１２によりアドレスａｄｄ
Ｙにレコード４０内の第１フィールド４０−１の区切り
文字（デリミタ）のアドレスａｄｄ　１がセントされる
。デリミタ検出装置１２では、ライトアドレスａｄｄＷ
を自動的に＋１しているので、次にリードアドレスａｄ
ｄＲのみを、検出されたデリミタの次のアドレスである
（ａｄｄ１＋１）として再びデリミタ検索命令を実行す
ることにより、デリミタ検出装置１２によって格納テー
ブル４１のアドレス（ａ　ｄ　ｄＷ＋　１）に第２フイ
ールド４０２の区切り文字（デリミタ）のアドレスａｄ
ｄ２が格納される。以後、同様にして第４フィールド４
０−４の区切り文字（デリミタ）の検出まで終了した場
合、格納テーブル４１には第４図（ｂ）に示すように第
１フィールド４０−１〜第４フィールド４０−４までの
区切り文字（デリミタ）のアドレスａｄｄｌ〜ａｄｄ４
が格納される。When storing the address of the delimiter in the variable length record 40 in the storage table 41 whose first address is addY as shown in FIG. When the delimiter search command is executed with " specified as the specified delimiter, the delimiter detection device 12 detects the address add
The address add 1 of the delimiter of the first field 40-1 in the record 40 is placed in Y. In the delimiter detection device 12, the write address addW
Since it automatically increments +1, next read address ad
By executing the delimiter search command again with only dR as the next address of the detected delimiter (add1+1), the delimiter detection device 12 sets the second field 402 to the address (a dd dW+1) of the storage table 41. Delimiter address ad
d2 is stored. Thereafter, in the same manner, the fourth field 4
When the detection of delimiters 0-4 is complete, the storage table 41 contains delimiters (delimiters) from the first field 40-1 to the fourth field 40-4, as shown in FIG. 4(b). ) addresses addl to add4
is stored.

また、デリミタ検出装置１２にデリミタ検出回数指定レ
ジスタを設け、ＣＰＵ１１によりそのデリミタ検出回数
指定レジスタにデリミタの検出回数をセントし、デリミ
タ検出回数レジスタにセントされた回数だけデリミタが
検出されるまで、デリミタキ食出装置１２を動作させる
ようにすることも可能である。デリミタ検出回数レジス
タを設けた場合、デリミタ検出装置１２を１回起動させ
るだけで、ルコード内の全てのフィールドの区切り文字
（デリミタ）のアドレスを検出できるようになり、処理
速度は更に向上する。Further, the delimiter detection device 12 is provided with a delimiter detection number designation register, and the CPU 11 sets the number of delimiter detections in the delimiter detection number designation register. It is also possible to operate the eating device 12. When a delimiter detection count register is provided, the addresses of delimiters (delimiters) of all fields in the code can be detected by activating the delimiter detection device 12 once, and the processing speed is further improved.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明したように、本発明によれば、指定した
データのアドレスを指定したアドレスに格納する処理を
高速に行えるので、以下のような効果が生じる。As described above in detail, according to the present invention, the process of storing specified data at a specified address can be performed at high speed, so that the following effects are produced.

ａ、可変長レコードのフィールドデータの取り出しを高
速に行えるので、可変長レコードファイルの処理速度が
向上する。a. Since field data of variable-length records can be retrieved at high speed, the processing speed of variable-length record files is improved.

ｂ、可変長データの終了コードの検索を高速に行えるの
で、可変長のＢＣＤ等の数値データを用いた数値演算の
処理速度が向上する。b. Since the end code of variable length data can be searched at high speed, the processing speed of numerical calculations using numerical data such as variable length BCD is improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明のブロック図、 第２図は、本発明の一実施例を適用したシステム構成図
、 第３図は、本発明の一実施例のデリミタ検出装置の回路
構成を示すブロック図、 第４図（ａ）、（ｂｌは、上記デリミタ検出装置の動作
を説明する図である。 １・・・データ記憶手段、 ２・・・データ指定手段、 ３・・・アドレス格納手段、 ４・・・読み出しアドレス措定手段、 ５・・・判別手段、 ・制御手段。FIG. 1 is a block diagram of the present invention. FIG. 2 is a system configuration diagram to which an embodiment of the present invention is applied. FIG. 3 is a block diagram showing the circuit configuration of a delimiter detection device according to an embodiment of the present invention. Figures 4(a) and 4(bl) are diagrams for explaining the operation of the delimiter detection device. 1... Data storage means, 2... Data designation means, 3... Address storage means, 4... Read address setting means, 5... Discrimination means, - Control means.

Claims (1)

【特許請求の範囲】 複数のデータを記憶するデータ記憶手段と、検出すべき
データを指定するデータ指定手段と、該データ指定手段
の指定するデータが格納された前記データ記憶手段のア
ドレスを格納するアドレス格納手段と、 前記データ記憶手段から読み出すデータのアドレスを指
定する読み出しアドレス指定手段と、該読み出しアドレ
ス指定手段の指定するアドレスのデータを前記データ記
憶手段から読み出して、そのデータと前記データ指定手
段の指定するデータとが一致するかどうかを判別する判
別手段と、該判別手段により前記データ記憶手段から読
み出されたデータと前記データ指定手段の指定するデー
タとが一致した時には、前記読み出しアドレス指定手段
の指定するアドレスを前記アドレス格納手段に格納し、
一致しない場合には前記読み出しアドレス指定手段の指
定するアドレスを変更する制御手段とを有することを特
徴とするデータ検出装置。[Scope of Claims] Data storage means for storing a plurality of data, data designation means for designating data to be detected, and an address of the data storage means in which the data designated by the data designation means is stored. address storage means; read address designation means for specifying an address of data to be read from the data storage means; and data at an address designated by the read address designation means is read from the data storage means, and the data and the data designation means are read from the data storage means. and when the data read from the data storage means by the determining means match the data specified by the data specifying means, the read address is specified. storing an address designated by the means in the address storage means;
A data detection device comprising: control means for changing the address designated by the read address designation means if the data do not match.