JPH02256287A - 半導体発光装置およびその使用方法 - Google Patents
半導体発光装置およびその使用方法Info
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- JPH02256287A JPH02256287A JP1184800A JP18480089A JPH02256287A JP H02256287 A JPH02256287 A JP H02256287A JP 1184800 A JP1184800 A JP 1184800A JP 18480089 A JP18480089 A JP 18480089A JP H02256287 A JPH02256287 A JP H02256287A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
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- H01S5/227—Buried mesa structure ; Striped active layer
- H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高効率の埋込み形半導体発光装置に関するもの
である。
である。
第8図(a)〜(C)は、従来技術による埋込み形半導
体発光装置の構造例を示す断面図である。同図において
、1は半導体結晶基板、2は発光層3の下方に位置する
下部層(下方クラッド層)、4は発光層3の上方に位置
する上部層(上方クラッド層)、5は上部層4の上方に
位置するキャンプ層である。
体発光装置の構造例を示す断面図である。同図において
、1は半導体結晶基板、2は発光層3の下方に位置する
下部層(下方クラッド層)、4は発光層3の上方に位置
する上部層(上方クラッド層)、5は上部層4の上方に
位置するキャンプ層である。
6および7は発光層3の両側壁に位置する埋込み領域で
ある。8は第1の電極であり、第8図(a)。
ある。8は第1の電極であり、第8図(a)。
(C)ではキャップ層5にその上方からオーム性で接触
し、(blでは上部層4にその上方からオーム性で接触
する。9は第2の電極であり、(81,(blではp形
3n形の導電性半導体基板lにその裏面からオーム性で
接触し、(C)では絶縁性の半導体基板lにその上面か
ら接する下部層2に対してオーム性で接触する。
し、(blでは上部層4にその上方からオーム性で接触
する。9は第2の電極であり、(81,(blではp形
3n形の導電性半導体基板lにその裏面からオーム性で
接触し、(C)では絶縁性の半導体基板lにその上面か
ら接する下部層2に対してオーム性で接触する。
上記の構成において、発光層3はこれを上下から挟む上
部層4および下部層2の双方とヘテロ接合を形成してい
る。すなわち、発光層3のエネルギー禁制帯幅は、発光
層3を上下から挟む上部層4および下部層2のエネルギ
ー禁制帯幅のいずれよりも小さいことを条件とし、この
条件により上部層4と下部層2の多数キャリアである電
子および正孔が順方向パイアメ状態において発光層3に
注入された場合に発光N3内により強く閉じ込められて
、より効率の高い発光が実現される。
部層4および下部層2の双方とヘテロ接合を形成してい
る。すなわち、発光層3のエネルギー禁制帯幅は、発光
層3を上下から挟む上部層4および下部層2のエネルギ
ー禁制帯幅のいずれよりも小さいことを条件とし、この
条件により上部層4と下部層2の多数キャリアである電
子および正孔が順方向パイアメ状態において発光層3に
注入された場合に発光N3内により強く閉じ込められて
、より効率の高い発光が実現される。
上記の発光動作を可能にする順バイアス状態とは、発光
層3を挟んで上下に対向する上部層4および下部層2の
多数キャリアがそれぞれ相対する側に向かって流れるた
めに上部層4と下部層2の中間に位置する発光層3に流
入する状態であり、上記のバイアスの方向における順の
方向は上記の層構成から発光層3を除いた場合の一般的
なホモpn接合における順なる方向と等しく、以下にお
いてはこれを本装置の順バイアス状態と定義する。
層3を挟んで上下に対向する上部層4および下部層2の
多数キャリアがそれぞれ相対する側に向かって流れるた
めに上部層4と下部層2の中間に位置する発光層3に流
入する状態であり、上記のバイアスの方向における順の
方向は上記の層構成から発光層3を除いた場合の一般的
なホモpn接合における順なる方向と等しく、以下にお
いてはこれを本装置の順バイアス状態と定義する。
上記の順バイアス状態におかれた第8図の装置における
第1の電極8と第2の電極9を結びがっ埋込み領域6,
7を通りかつ発光層3を通らない電気力線に沿って電子
、正孔が流れ、この電気ヵ線は装置の発光動作に寄与し
ない埋込み領域6゜7を介する電流の通り道にあたる。
第1の電極8と第2の電極9を結びがっ埋込み領域6,
7を通りかつ発光層3を通らない電気力線に沿って電子
、正孔が流れ、この電気ヵ線は装置の発光動作に寄与し
ない埋込み領域6゜7を介する電流の通り道にあたる。
かがる電気力線上には、第8図(a)の場合、その上方
から表記するとnpnpの積層接合(以下、rn、 p
z n3p積層接合」という)が形成され、(C)の場
合、その上方から表記するとpnpnの積層接合(以下
、rp3n、pi n積層接合」という)が形成され、
これらの積層接合に対するバイアスは上記両積層内のn
t pr pr n接合とn、p、p3 I’m接合
についてはいずれもすべて順方向バイアスとなり、かつ
対称の中心になるpg nt nz p接合に対して
は逆方向バイアスとなる。さらに、(blの場合、上記
と同様に上方から表記すると上部層4を通る場合はpn
pnの積層接合(以下、rp+ nt I)an積層接
合」という)となり、この積層接合に対するバイアスの
方向は(C)の場合に相当することが自明である。
から表記するとnpnpの積層接合(以下、rn、 p
z n3p積層接合」という)が形成され、(C)の場
合、その上方から表記するとpnpnの積層接合(以下
、rp3n、pi n積層接合」という)が形成され、
これらの積層接合に対するバイアスは上記両積層内のn
t pr pr n接合とn、p、p3 I’m接合
についてはいずれもすべて順方向バイアスとなり、かつ
対称の中心になるpg nt nz p接合に対して
は逆方向バイアスとなる。さらに、(blの場合、上記
と同様に上方から表記すると上部層4を通る場合はpn
pnの積層接合(以下、rp+ nt I)an積層接
合」という)となり、この積層接合に対するバイアスの
方向は(C)の場合に相当することが自明である。
以上により上記で表記を区別したpr nz p1n2
p3n積層接合とnt pz nz p積層接合とに印
加さレタ順バイアス(発光動作バイアス)状態は、上記
の両積層接合ともにnpnpの積層接合の中心の接合を
逆バイアスし、外側の2つの接合を順バイアスにしたバ
イアス状態(以下、[npnp接合の順バイアス状IJ
という)として統一して表現できる。
p3n積層接合とnt pz nz p積層接合とに印
加さレタ順バイアス(発光動作バイアス)状態は、上記
の両積層接合ともにnpnpの積層接合の中心の接合を
逆バイアスし、外側の2つの接合を順バイアスにしたバ
イアス状態(以下、[npnp接合の順バイアス状IJ
という)として統一して表現できる。
従来技術による上記のnpnp接合の順バイアス状態に
おけるエネルギーバンドの状態を第5図の(alと(b
lとを比較することにより以下に述べる。
おけるエネルギーバンドの状態を第5図の(alと(b
lとを比較することにより以下に述べる。
図中の10.11および12は伝導帯端、価電子帯端お
よびフェルミ単位であり3n、pは各領域の導電形を意
味する。■、およびV、は接合における順バイアス電圧
および逆バイアス電圧を意味し、13n、Iは接合であ
る。
よびフェルミ単位であり3n、pは各領域の導電形を意
味する。■、およびV、は接合における順バイアス電圧
および逆バイアス電圧を意味し、13n、Iは接合であ
る。
第5図(alは外部からバイアスが印加されていない熱
平衡状態を示しており3npnp接合に電流は流れない
。(blは従来技術による装置における上記npnp接
合の順バイアス状態を示す。ここで、上記npnp接合
構成中の外側部分にあたるn領域(接合■を形成するn
領域)およびn領域(接合■を形成するn領域)は、第
1の電極8および第2の電極9に直接オーム性で接触、
あるいは上記n領域およびn領域に接する同じ導電形の
領域を通じて電極8および9にオーム性で接続されてい
る。従って、上記npnp接合構成中の外側部分にあた
るn ’pH域およびn領域の電位はほぼ電極8および
電極9の電位に等しく、電極8および電極9によってい
わば直接的に決められる。
平衡状態を示しており3npnp接合に電流は流れない
。(blは従来技術による装置における上記npnp接
合の順バイアス状態を示す。ここで、上記npnp接合
構成中の外側部分にあたるn領域(接合■を形成するn
領域)およびn領域(接合■を形成するn領域)は、第
1の電極8および第2の電極9に直接オーム性で接触、
あるいは上記n領域およびn領域に接する同じ導電形の
領域を通じて電極8および9にオーム性で接続されてい
る。従って、上記npnp接合構成中の外側部分にあた
るn ’pH域およびn領域の電位はほぼ電極8および
電極9の電位に等しく、電極8および電極9によってい
わば直接的に決められる。
しかるに、上記npnp接合構成中での内側部分にあた
るn領域およびn領域は、第8図に描かれているように
埋込み領域6,7に対応しており、これらの内側部分の
n領域3n領域の電位は直接的に外部要素によって支配
されておらず、電位としてはいわばフローティングの状
態である。また、これらの埋込み領域6,7の厚さは少
数キャリアの拡散長と同程度であり、ひとたび少数キャ
リアが侵入すると、侵入した側とは反対側の接合まで拡
散により到達する程度の厚さである。
るn領域およびn領域は、第8図に描かれているように
埋込み領域6,7に対応しており、これらの内側部分の
n領域3n領域の電位は直接的に外部要素によって支配
されておらず、電位としてはいわばフローティングの状
態である。また、これらの埋込み領域6,7の厚さは少
数キャリアの拡散長と同程度であり、ひとたび少数キャ
リアが侵入すると、侵入した側とは反対側の接合まで拡
散により到達する程度の厚さである。
従って、従来技術による装置の上記npnp接合の順バ
イアス状態においては、第5図(b)に示されるように
、接合r、mが順方向にバイアスされ、上記npnp接
合構成中の外側部分にあたるn領域から電子が内側の隣
接n領域に注入されて接合■に拡散して達し、さらに接
合■内をドリフトして内側のn1Ji域に到達すること
は避けがたい。また、同時に上記npnp接合構成で反
対側の外側部分にあたるn領域がら正孔が内側の隣接n
領域に注入されて接合Hに拡散して達し、さらに接合■
内をドリフトして内側のp wi域に到達することも避
けがたい。
イアス状態においては、第5図(b)に示されるように
、接合r、mが順方向にバイアスされ、上記npnp接
合構成中の外側部分にあたるn領域から電子が内側の隣
接n領域に注入されて接合■に拡散して達し、さらに接
合■内をドリフトして内側のn1Ji域に到達すること
は避けがたい。また、同時に上記npnp接合構成で反
対側の外側部分にあたるn領域がら正孔が内側の隣接n
領域に注入されて接合Hに拡散して達し、さらに接合■
内をドリフトして内側のp wi域に到達することも避
けがたい。
かかる状態の発光層は、上記npnp接合構成中の内側
部分のn領域およびn領域の電位が上述のごとくフロー
ティングの状態にあることに起因しており、上記npn
p接合に加えられたバイアス電圧は接合Iおよび■の順
方向バイアス電圧にその大部分を分配され、接合■に対
する逆方向バイアス電圧としては僅かしか分配されない
状態である。かかる状態では、装置の発光状態において
npnp接合内の接続■に逆方向バイアスが印加され、
上記埋込み6,7に流れる電流が阻止されているという
状態が失われている。
部分のn領域およびn領域の電位が上述のごとくフロー
ティングの状態にあることに起因しており、上記npn
p接合に加えられたバイアス電圧は接合Iおよび■の順
方向バイアス電圧にその大部分を分配され、接合■に対
する逆方向バイアス電圧としては僅かしか分配されない
状態である。かかる状態では、装置の発光状態において
npnp接合内の接続■に逆方向バイアスが印加され、
上記埋込み6,7に流れる電流が阻止されているという
状態が失われている。
以上、従来の技術による装置における上記npnp接合
の問題点は、順バイアス状態において接合Iおよび■が
順方向にバイアスされることにあり、その原因は上記n
pnp接合構成中の外側部分にあたるn ’pM域およ
びp STA域に隣接する内側p領域およびn領域にお
ける電位のフローティング状態にあることを示した。
の問題点は、順バイアス状態において接合Iおよび■が
順方向にバイアスされることにあり、その原因は上記n
pnp接合構成中の外側部分にあたるn ’pM域およ
びp STA域に隣接する内側p領域およびn領域にお
ける電位のフローティング状態にあることを示した。
本発明はこのような点に漏みてなされたものであり、そ
の目的とするところは、埋込み領域を流れる漏れ電流の
少ない半導体発光装置を提供することにある。本発明の
他の目的は、闇値電流および駆動電流が小さい半導体発
光装置を提供することであり、更に他の目的は、高出力
化が実現できる半導体発光装置を提供することがである
。
の目的とするところは、埋込み領域を流れる漏れ電流の
少ない半導体発光装置を提供することにある。本発明の
他の目的は、闇値電流および駆動電流が小さい半導体発
光装置を提供することであり、更に他の目的は、高出力
化が実現できる半導体発光装置を提供することがである
。
このような課題を解決するために本発明は、半導体基板
上に少なくとも2つの半導体ヘテロ接合に挟まれた発光
層を備え、この発光層の上部層をp形またはn形となし
かつ発光層の下方に位置して基板に接する下部層をn°
形またはp形となすダブルヘテロpn接合領域を持つ半
導体発光装置において、 ダブルヘテロpn接合領域の少なくとも発光層の側壁に
接して形成された埋込み領域と、埋込み領域およびダブ
ルヘテロpn接合領域の双方の領域の上方を覆うキャッ
プ領域と、このキャップ領域にオーム性で接触する第1
の電極と、下部層にオーム性で接触または下部層と低抵
抗で電気的に接続した基板の裏側にオーム性で接触する
第2の電極とを備え、 キャップ領域の導電形をダブルヘテロpn接合領域にお
ける発光層の上部層における導電形と同じくし、第1の
電極と第2の電極の間に印加するバイアスによってダブ
ルヘテロpn接合領域のpn接合が順方向にバイアスさ
れ発光層に電子と正孔と流入して再結合することにより
発光動作し、埋込み領域においてp形およびn形の導電
層が積層せられ、キャップ領域から埋込み領域を介して
下部層に至る経路にp+ nz pz n積層接合ま
たはrl+ pz ns n積層接合が含まれ、p+
nz p3 n積層接合の場合においては、pnz
I)3 n積層におけるp+ nz接合を形成する
n形領域にオーム性またはショットキー障壁性で接続す
る第3電極と、[)+ nz p3 n積層における
p3n接合を形成するp形領域にオーム性またはショッ
トキー障壁性で接続する第4電極とを配設し、 n+ pz nz n積層接合の場合においては3n
11)z rl+ n積層におけるn+ Pz接合を形
成するp形領域にオーム性またはショットキー障壁性で
接続する第3電掻と3n+ 1)2 nz n積層に
おけるn)p接合を形成するn形領域にオーム性または
ショットキー障壁性で接続する第4電掻とを配設する ようにしたものである。
上に少なくとも2つの半導体ヘテロ接合に挟まれた発光
層を備え、この発光層の上部層をp形またはn形となし
かつ発光層の下方に位置して基板に接する下部層をn°
形またはp形となすダブルヘテロpn接合領域を持つ半
導体発光装置において、 ダブルヘテロpn接合領域の少なくとも発光層の側壁に
接して形成された埋込み領域と、埋込み領域およびダブ
ルヘテロpn接合領域の双方の領域の上方を覆うキャッ
プ領域と、このキャップ領域にオーム性で接触する第1
の電極と、下部層にオーム性で接触または下部層と低抵
抗で電気的に接続した基板の裏側にオーム性で接触する
第2の電極とを備え、 キャップ領域の導電形をダブルヘテロpn接合領域にお
ける発光層の上部層における導電形と同じくし、第1の
電極と第2の電極の間に印加するバイアスによってダブ
ルヘテロpn接合領域のpn接合が順方向にバイアスさ
れ発光層に電子と正孔と流入して再結合することにより
発光動作し、埋込み領域においてp形およびn形の導電
層が積層せられ、キャップ領域から埋込み領域を介して
下部層に至る経路にp+ nz pz n積層接合ま
たはrl+ pz ns n積層接合が含まれ、p+
nz p3 n積層接合の場合においては、pnz
I)3 n積層におけるp+ nz接合を形成する
n形領域にオーム性またはショットキー障壁性で接続す
る第3電極と、[)+ nz p3 n積層における
p3n接合を形成するp形領域にオーム性またはショッ
トキー障壁性で接続する第4電極とを配設し、 n+ pz nz n積層接合の場合においては3n
11)z rl+ n積層におけるn+ Pz接合を形
成するp形領域にオーム性またはショットキー障壁性で
接続する第3電掻と3n+ 1)2 nz n積層に
おけるn)p接合を形成するn形領域にオーム性または
ショットキー障壁性で接続する第4電掻とを配設する ようにしたものである。
本発明による半導体発光装置は漏れ電流が極めて小さい
。従って、闇値電流および駆動電流の低減化が実現され
、レーザ発振時の発熱が抑制され、高出力化も可能にな
る。
。従って、闇値電流および駆動電流の低減化が実現され
、レーザ発振時の発熱が抑制され、高出力化も可能にな
る。
第5図を用いて本発明の特徴を述べる。本発明によれば
、第5図(C1においてnpnp接合構成中の外側部分
にあたるn領域およびp領域に隣接する内側のp 91
域およびn領域のいずれもの領域に対して電位を直接的
に与え、この電位は、装置への順バイアスの増加にとも
なって接合1および■が順方向にバイアスされる状態を
抑止する目的の電位である。従って、本発明ではnpn
pもしくはpnpn接合構成中の接合1. IIIの
接合電位を変えることなく接合■に逆方向バイアスを印
加できる。
、第5図(C1においてnpnp接合構成中の外側部分
にあたるn領域およびp領域に隣接する内側のp 91
域およびn領域のいずれもの領域に対して電位を直接的
に与え、この電位は、装置への順バイアスの増加にとも
なって接合1および■が順方向にバイアスされる状態を
抑止する目的の電位である。従って、本発明ではnpn
pもしくはpnpn接合構成中の接合1. IIIの
接合電位を変えることなく接合■に逆方向バイアスを印
加できる。
すなわち、本明細書記載の発明は、接合Iおよび■を形
成する両側の導電体を同電位(以下「ゼロバイアス状態
」という)、つまり第5図(alの状態に近づける特徴
、接合Iおよび■を逆方向バイアス状態にする特徴、ま
たはこれら2つの特徴が組み合わされた特徴を有する。
成する両側の導電体を同電位(以下「ゼロバイアス状態
」という)、つまり第5図(alの状態に近づける特徴
、接合Iおよび■を逆方向バイアス状態にする特徴、ま
たはこれら2つの特徴が組み合わされた特徴を有する。
上記ゼロバイアス状態または逆方向バイアス状態では3
npnp接合構成中の外側部分にあたるn 6M域から
接合内への電子の進入は抑止され、かつnpnp接合構
成中の外側にあたるn領域から接合内への正孔の進入は
抑止されることにより、上記npnp接合の電流はしゃ
断できるという効果を生み出す。
npnp接合構成中の外側部分にあたるn 6M域から
接合内への電子の進入は抑止され、かつnpnp接合構
成中の外側にあたるn領域から接合内への正孔の進入は
抑止されることにより、上記npnp接合の電流はしゃ
断できるという効果を生み出す。
また、電極8と9(第8図参照)に加えられるバイアス
電圧で生ずる上記npnp接合の順バイアス状態におい
て、上記npnp接合構成中の内側部分にあたるn領域
とn領域との電位の相対関係は、第5図(C)に示され
るように、接合Hに逆方向バイアスを人為的に直、接印
加した状態に対応する。
電圧で生ずる上記npnp接合の順バイアス状態におい
て、上記npnp接合構成中の内側部分にあたるn領域
とn領域との電位の相対関係は、第5図(C)に示され
るように、接合Hに逆方向バイアスを人為的に直、接印
加した状態に対応する。
次に、本発明による半導体発光装置の第1の実施例につ
いて説明する。第1図telは、本発明による半導体発
光装置の第1の実施例を示す断面図、第1図(a)〜(
e)は各製造工程における断面を示す断面図であって、
第1図(alはウェハの断面図、第1図(blはメサエ
ッチングが施されたウェハの断面図、第1図(C)は埋
込み成長が施されたウェハの断面図、第1図(dlは埋
込み領域にメサエッチングが施されたウェハの断面図、
第1図(e)は電極形成処理が施されたウェハの断面図
である。
いて説明する。第1図telは、本発明による半導体発
光装置の第1の実施例を示す断面図、第1図(a)〜(
e)は各製造工程における断面を示す断面図であって、
第1図(alはウェハの断面図、第1図(blはメサエ
ッチングが施されたウェハの断面図、第1図(C)は埋
込み成長が施されたウェハの断面図、第1図(dlは埋
込み領域にメサエッチングが施されたウェハの断面図、
第1図(e)は電極形成処理が施されたウェハの断面図
である。
以下、本実施例における埋込み形半導体発光装置の構造
をその製造工程にしたがって説明する。
をその製造工程にしたがって説明する。
まず、第1図(alに示すように、(100)面p形I
nPi板l上に液相エピタキシャル法によってp形1n
P下方クラッド層2、I n G a A s活性層3
3n形!nP上方クラッド層43n形[nPキャンプ層
5を順次形成する。次に、第1図(b)に示すように、
成長面にプラズマCVD法によって窒化シリコン膜13
を形成し、通常のホトリソグラフィ技術により(110
)方向に幅5〜6μmの窒化シリコン膜のストライプを
形成し、半導体層を露出させる。その後、ブロムメタノ
ール等のエツチング液により積層した半導体層を加工す
る。
nPi板l上に液相エピタキシャル法によってp形1n
P下方クラッド層2、I n G a A s活性層3
3n形!nP上方クラッド層43n形[nPキャンプ層
5を順次形成する。次に、第1図(b)に示すように、
成長面にプラズマCVD法によって窒化シリコン膜13
を形成し、通常のホトリソグラフィ技術により(110
)方向に幅5〜6μmの窒化シリコン膜のストライプを
形成し、半導体層を露出させる。その後、ブロムメタノ
ール等のエツチング液により積層した半導体層を加工す
る。
この工程で、活性層3から上方の部分は、異方性エツチ
ングにより、断面形状が逆三角形となる逆メサ状となり
、活性層3から下方の部分は、基板に向かって放物線を
描くような順メサ形状となる。
ングにより、断面形状が逆三角形となる逆メサ状となり
、活性層3から下方の部分は、基板に向かって放物線を
描くような順メサ形状となる。
引き続いて、第1図(C)に示すように、エツチングに
よってメサ形状に加工した部分の側壁にn形InPの電
流ブロック層6. p形1nPの電流閉じ込め層?3
n形!nPキャップ層5を順次成長し、埋込み領域を形
成する。次に、窒化シリコン膜13を除去し、再びSi
O□等からなる絶縁膜14を第1図(dlに示すように
ダブルヘテロpn接合上方部に形成し、この絶縁膜14
をマスクとして埋込み領域6,7を順メサ形状にエツチ
ングする。次に、Sin、等からなる絶縁膜14を再度
形成し、第1図(Ill)に示すように、通常のホトリ
ソグラフィ技術によりコンタクトホールを形成する。
よってメサ形状に加工した部分の側壁にn形InPの電
流ブロック層6. p形1nPの電流閉じ込め層?3
n形!nPキャップ層5を順次成長し、埋込み領域を形
成する。次に、窒化シリコン膜13を除去し、再びSi
O□等からなる絶縁膜14を第1図(dlに示すように
ダブルヘテロpn接合上方部に形成し、この絶縁膜14
をマスクとして埋込み領域6,7を順メサ形状にエツチ
ングする。次に、Sin、等からなる絶縁膜14を再度
形成し、第1図(Ill)に示すように、通常のホトリ
ソグラフィ技術によりコンタクトホールを形成する。
そして、このコンタクトホールを介してn形InPキャ
ップ層5とp形[nP電流閉じ込め層7を結合するA
u / Z n電極15a(第3の電極)ならびにn形
1nP電流ブロック層6とp形InP基板1を結合する
Au/Zn電極15b (第4の電極)を形成する。更
に、第1図(e)に示すように、基板lの裏面を研磨し
てウェハの厚さを約80μmとした後、□基板1の研磨
面にA u / G e / N i電極16を真空蒸
着し、水素雰囲気中420 ”Cで15秒間熱処理して
オーミック電極を形成する。
ップ層5とp形[nP電流閉じ込め層7を結合するA
u / Z n電極15a(第3の電極)ならびにn形
1nP電流ブロック層6とp形InP基板1を結合する
Au/Zn電極15b (第4の電極)を形成する。更
に、第1図(e)に示すように、基板lの裏面を研磨し
てウェハの厚さを約80μmとした後、□基板1の研磨
面にA u / G e / N i電極16を真空蒸
着し、水素雰囲気中420 ”Cで15秒間熱処理して
オーミック電極を形成する。
最後に、襞間により反射端面を形成し、埋込み形半導体
発光装置を完成する。なお、第3の電極15aは第1の
電極8 (第8図参照)に接続されているか、あるいは
キャンプ層5にオーム性またはショットキー障壁性で接
続されており、第4の電極15bは第2の電極16に接
続されているが、あるいは基板1にオーム性またはショ
ットキー障壁性で接続されている。
発光装置を完成する。なお、第3の電極15aは第1の
電極8 (第8図参照)に接続されているか、あるいは
キャンプ層5にオーム性またはショットキー障壁性で接
続されており、第4の電極15bは第2の電極16に接
続されているが、あるいは基板1にオーム性またはショ
ットキー障壁性で接続されている。
第2図は、本実施例において作製した埋込み形半導体発
光装置の埋込み領域におけるエネルギーバンド構造を示
したものである。同図において、■は基板、2は下方ク
ラッド層、5はキャップ層、6は電流ブロック層、7は
電流閉じ込め層、10は伝導帯端、11は価電子帯端で
あり、■は接合である。縦軸はエネルギーポテンシャル
を示し、横軸は寸法を示す。p形InP電流閉じ込め層
7とn形1nP電流ブロック層6とによって形成される
接合■において、電子、正孔の擬フエルミボテンシセル
φ1.φ、に顕著な電圧降下が認められ、空乏層が形成
されていることがわかる。これは、n形InPキャップ
層5とp形1nP電流閉じ込め層7を結合するA u
/ Z n電極15aならびにn形1nP電流ブロック
層6とp形1nP基板1を結合するA u / Z n
電極15bを形成することにより3n形1nPキャップ
層5とp形1nP電流閉じ込め層7とが等電位、またn
形1nP電流閉じ込め層6とp形InP基板lとが等電
位となり、p形1nP電流閉じ込め層7とn形1nP電
流ブロック層6とによって形成される接合が効果的に逆
バイアス状態となり、顕著な電流ブロック効果を有する
ようになるからである。この結果、埋込み領域6,7を
流れる漏れ電流を低減することができ、活性層3に高効
率に電流を注入することが可能となる。
光装置の埋込み領域におけるエネルギーバンド構造を示
したものである。同図において、■は基板、2は下方ク
ラッド層、5はキャップ層、6は電流ブロック層、7は
電流閉じ込め層、10は伝導帯端、11は価電子帯端で
あり、■は接合である。縦軸はエネルギーポテンシャル
を示し、横軸は寸法を示す。p形InP電流閉じ込め層
7とn形1nP電流ブロック層6とによって形成される
接合■において、電子、正孔の擬フエルミボテンシセル
φ1.φ、に顕著な電圧降下が認められ、空乏層が形成
されていることがわかる。これは、n形InPキャップ
層5とp形1nP電流閉じ込め層7を結合するA u
/ Z n電極15aならびにn形1nP電流ブロック
層6とp形1nP基板1を結合するA u / Z n
電極15bを形成することにより3n形1nPキャップ
層5とp形1nP電流閉じ込め層7とが等電位、またn
形1nP電流閉じ込め層6とp形InP基板lとが等電
位となり、p形1nP電流閉じ込め層7とn形1nP電
流ブロック層6とによって形成される接合が効果的に逆
バイアス状態となり、顕著な電流ブロック効果を有する
ようになるからである。この結果、埋込み領域6,7を
流れる漏れ電流を低減することができ、活性層3に高効
率に電流を注入することが可能となる。
第3図は、本発明による半導体発光装置の第2の実施例
を示す断面図である。この実施例の製造工程は、第1図
(diに示すように絶縁膜14をマスクとして埋込み領
域6,7をメサ形状にエツチングする工程まで、つまり
第1図(a)〜第1図(dlの工程までは第1の実施例
と同しであるのでその説明を省略する。埋込み領域6,
7をメサ形状に工・ノチングした後、Sin、等からな
る絶縁膜14を再度形成し、第3図に示すように、通常
のホトリソグラフィ技術によりコンタクトホールを形成
する。そして、このコンタクトホールを介してn形In
Pキャップ層5とp形InP電流閉し込め層7を結合す
るA u / Z n電極15aならびにn形InP電
流ブロック層6とオーム性に接触するAu / Z n
電極15bを形成する。さらに、第3図に示すように、
基板lの裏面を研磨してウェハの厚さを約80μmとし
た後、基板1の研磨面にAu / G e / N i
電橋16を真空蒸着し、水素雰囲気中420℃で15秒
間熱処理してオーミ・ツク電極を形成する。最後に、襞
間により反射端面を形成し、埋込み形半導体発光装置を
完成する。
を示す断面図である。この実施例の製造工程は、第1図
(diに示すように絶縁膜14をマスクとして埋込み領
域6,7をメサ形状にエツチングする工程まで、つまり
第1図(a)〜第1図(dlの工程までは第1の実施例
と同しであるのでその説明を省略する。埋込み領域6,
7をメサ形状に工・ノチングした後、Sin、等からな
る絶縁膜14を再度形成し、第3図に示すように、通常
のホトリソグラフィ技術によりコンタクトホールを形成
する。そして、このコンタクトホールを介してn形In
Pキャップ層5とp形InP電流閉し込め層7を結合す
るA u / Z n電極15aならびにn形InP電
流ブロック層6とオーム性に接触するAu / Z n
電極15bを形成する。さらに、第3図に示すように、
基板lの裏面を研磨してウェハの厚さを約80μmとし
た後、基板1の研磨面にAu / G e / N i
電橋16を真空蒸着し、水素雰囲気中420℃で15秒
間熱処理してオーミ・ツク電極を形成する。最後に、襞
間により反射端面を形成し、埋込み形半導体発光装置を
完成する。
第4図は、第2の実施例において作製した埋込み形半導
体発光装置の埋込み領域6,7におけるエネルギーバン
ド構造を示したものであり、第2図と同一部分又は相当
部分には同一符号が付しである。p形!nP電流閉じ込
め層6とn形1nP電流ブロック層7とによって形成さ
れる接合において、電子、正孔の擬フエルミポテンシャ
ルφ1゜φ2に顕著な電圧降下が認められ、空乏層が形
成されていることがわかる。これは3n形1nPキャッ
プN5とp形1nP電流閉じ込め層7を結合するA u
/ Z n電極15aならびにn形1nP電流ブロッ
ク層6上のA u / Z n電極15bを形成するこ
とにより、ダブルヘテロpn接合に電流を注入するため
の電源とは独立に第2の電源によってn形1nP電流閉
じ込め層6の電位を制御できるため、p形1nP電流閉
じ込め層7とn形InP電流ブロック層6とによって形
成される接合をより効果的に逆バイアス状態とすること
ができ、顕著な電流ブロック効果を実現できるからであ
る。
体発光装置の埋込み領域6,7におけるエネルギーバン
ド構造を示したものであり、第2図と同一部分又は相当
部分には同一符号が付しである。p形!nP電流閉じ込
め層6とn形1nP電流ブロック層7とによって形成さ
れる接合において、電子、正孔の擬フエルミポテンシャ
ルφ1゜φ2に顕著な電圧降下が認められ、空乏層が形
成されていることがわかる。これは3n形1nPキャッ
プN5とp形1nP電流閉じ込め層7を結合するA u
/ Z n電極15aならびにn形1nP電流ブロッ
ク層6上のA u / Z n電極15bを形成するこ
とにより、ダブルヘテロpn接合に電流を注入するため
の電源とは独立に第2の電源によってn形1nP電流閉
じ込め層6の電位を制御できるため、p形1nP電流閉
じ込め層7とn形InP電流ブロック層6とによって形
成される接合をより効果的に逆バイアス状態とすること
ができ、顕著な電流ブロック効果を実現できるからであ
る。
この結果、埋込み領域6.7を流れる漏れ電流を大幅に
低減することができ、活性層3に高効率に電流を注入す
ることが可能となる。
低減することができ、活性層3に高効率に電流を注入す
ることが可能となる。
第6図は、本発明による半導体発光装置の第3の実施例
を示す断面図である。この実施例の製造工程は、第1図
(blに示すように絶縁1!13をマスクとしてダブル
ヘテロ接合領域をエツチングする工程までは第1の実施
例と同じであるので、その説明は省略する。ダブルヘテ
ロ接合領域のエツチングに引き続いて、メサ形状の加工
した部分の側壁にn形1nPの電流プロ・ツク層6、F
eF−プ半絶縁性InP層(1層)16、p形[nPの
電流閉込め層73n形1nPキャップ層5を順次成長し
、埋込み領域を形成する。以下は、再び第1の実施例と
同様の工程を経て、埋込み形半導体発光装置を完成する
。
を示す断面図である。この実施例の製造工程は、第1図
(blに示すように絶縁1!13をマスクとしてダブル
ヘテロ接合領域をエツチングする工程までは第1の実施
例と同じであるので、その説明は省略する。ダブルヘテ
ロ接合領域のエツチングに引き続いて、メサ形状の加工
した部分の側壁にn形1nPの電流プロ・ツク層6、F
eF−プ半絶縁性InP層(1層)16、p形[nPの
電流閉込め層73n形1nPキャップ層5を順次成長し
、埋込み領域を形成する。以下は、再び第1の実施例と
同様の工程を経て、埋込み形半導体発光装置を完成する
。
従来、Feドープ半絶縁性InP層を電流ブロック層に
用いた半導体レーザでは、Feドープ半絶縁性InP層
中に電子と正孔とが同時に注入されると、再結合電流が
流れ、必ずしも高抵抗層として機能しないことが問題と
されてきたが、本半導体発光装置では、Feドープ半絶
縁性InP層の上下に位置するpn接合をゼロバイアス
状態に保っているため、Feドープ半絶縁性InPIi
中へのキャリアの注入が生ぜず、完全な高抵抗層として
機能する。この結果、埋込み領域6,16゜7を流れる
漏れ電流を大幅に低減することができ、活性層3に高効
率の電流を注入することができる。
用いた半導体レーザでは、Feドープ半絶縁性InP層
中に電子と正孔とが同時に注入されると、再結合電流が
流れ、必ずしも高抵抗層として機能しないことが問題と
されてきたが、本半導体発光装置では、Feドープ半絶
縁性InP層の上下に位置するpn接合をゼロバイアス
状態に保っているため、Feドープ半絶縁性InPIi
中へのキャリアの注入が生ぜず、完全な高抵抗層として
機能する。この結果、埋込み領域6,16゜7を流れる
漏れ電流を大幅に低減することができ、活性層3に高効
率の電流を注入することができる。
第7図は、本発明による半導体発光装置の第4の実施例
を示す断面図である。この実施例の製造工程は、第1図
(dlに示すように、絶縁膜14をマスクとして埋込み
領域6.7をメサ状にエツチングする工程まで↓よ第1
の実施例と同じであるのでその説明を省略する。埋込み
領域6,7をメサ状にエツチングした後、Sin、等か
らなる絶縁膜14を再度形成し、通常のホトリソグラフ
ィー技術によりコンタクトホールを形成する。そして、
このコンタクトホールを介して、キャップ115に接続
する電極8.電流ブロック層6と接続する電極tsb、
電流閉込め層7と接続する電極15aを形成する。以下
は、再び第1の実施例と同様の工程を経て、埋込み半導
体発光装置を完成する。
を示す断面図である。この実施例の製造工程は、第1図
(dlに示すように、絶縁膜14をマスクとして埋込み
領域6.7をメサ状にエツチングする工程まで↓よ第1
の実施例と同じであるのでその説明を省略する。埋込み
領域6,7をメサ状にエツチングした後、Sin、等か
らなる絶縁膜14を再度形成し、通常のホトリソグラフ
ィー技術によりコンタクトホールを形成する。そして、
このコンタクトホールを介して、キャップ115に接続
する電極8.電流ブロック層6と接続する電極tsb、
電流閉込め層7と接続する電極15aを形成する。以下
は、再び第1の実施例と同様の工程を経て、埋込み半導
体発光装置を完成する。
半導体発光装置では、電流閉込め層7の電位を独立に制
御できるため、電流ブロック層7と電流閉込め層6とに
よって形成される接合をより効果的に逆バイアス状態と
することができる。この結果、埋込み領域6,7を流れ
る漏れ電流を大幅に低減することができ、活性層3に高
効率に電流を注入することが可能となる。
御できるため、電流ブロック層7と電流閉込め層6とに
よって形成される接合をより効果的に逆バイアス状態と
することができる。この結果、埋込み領域6,7を流れ
る漏れ電流を大幅に低減することができ、活性層3に高
効率に電流を注入することが可能となる。
以上、本発明を実施例に基づき説明したが、本発明は上
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で変更可能であることは言うまでもない。
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で変更可能であることは言うまでもない。
以上説明したように本発明による半導体発光装置におい
ては、pr nz p3 n積層接合の場合において
は、pt ng p3 n積層におけるpI nz
接合を形成するn形領域にオーム性またはショットキー
障壁性で接続する第3電極と、pI nz p1n2p
3n積層における1)3 n接合を形成するp形領域に
オーム性またはショットキー障壁性で接続する第4電極
とを配設し3nI pt n3p積層接合の場合におい
ては3nI pt rl+ 1)積層におけるn1p2
接合を形成するp形領域にオーム性またはショットキー
障壁性で接続する第3電極と3nt Pgn3p積層に
おけるnz p接合を形成するn形領域にオーム性また
はショットキー障壁性で接続する第4電極とを配設する
ようにしたことにより、pI nz接合を形成するn形
領域とpan接合を形成するp形領域との間の接合が完
全な逆バイアス状態となり空乏層が形成されるため、発
光層の上部層h pI”z接合を形成するn形領域1
pin接合を形成するp形領域を介して流れる漏れ電流
およびキャップ領域+ f’t ”を接合を形成する
n形領域1p*fl接合を形成するp形領域を介して流
れる漏れ電流の発生を低減できるという効果がある。
ては、pr nz p3 n積層接合の場合において
は、pt ng p3 n積層におけるpI nz
接合を形成するn形領域にオーム性またはショットキー
障壁性で接続する第3電極と、pI nz p1n2p
3n積層における1)3 n接合を形成するp形領域に
オーム性またはショットキー障壁性で接続する第4電極
とを配設し3nI pt n3p積層接合の場合におい
ては3nI pt rl+ 1)積層におけるn1p2
接合を形成するp形領域にオーム性またはショットキー
障壁性で接続する第3電極と3nt Pgn3p積層に
おけるnz p接合を形成するn形領域にオーム性また
はショットキー障壁性で接続する第4電極とを配設する
ようにしたことにより、pI nz接合を形成するn形
領域とpan接合を形成するp形領域との間の接合が完
全な逆バイアス状態となり空乏層が形成されるため、発
光層の上部層h pI”z接合を形成するn形領域1
pin接合を形成するp形領域を介して流れる漏れ電流
およびキャップ領域+ f’t ”を接合を形成する
n形領域1p*fl接合を形成するp形領域を介して流
れる漏れ電流の発生を低減できるという効果がある。
また、同様に3nI pt接合を形成するp形領域とn
s p接合を形成するn形領域との間の接合が完全な逆
バイアス状態となり空乏層が形成されるため、発光層の
上部層r nI pz接合を形成するp形領域、I’
1ii)接合を形成するn形領域を介して流れる漏れ電
流およびキャップ領域+ nt pt接合を形成する
p形碩域+nz p接合を形成するn形領域を介して流
れる漏れ電流の発生を低減できるという効果がある。
s p接合を形成するn形領域との間の接合が完全な逆
バイアス状態となり空乏層が形成されるため、発光層の
上部層r nI pz接合を形成するp形領域、I’
1ii)接合を形成するn形領域を介して流れる漏れ電
流およびキャップ領域+ nt pt接合を形成する
p形碩域+nz p接合を形成するn形領域を介して流
れる漏れ電流の発生を低減できるという効果がある。
さらに、漏れ電流が極めて小さいため、闇値電流および
駆動電流の低減化を実現でき、高性能の半導体発光装置
を提供できる効果がある。
駆動電流の低減化を実現でき、高性能の半導体発光装置
を提供できる効果がある。
さらに、闇値電流、駆動電流を低減できるため、レーザ
発振時の発熱が抑制され、高出力化も可能になるという
効果が得られる。
発振時の発熱が抑制され、高出力化も可能になるという
効果が得られる。
さらに、埋込み領域中のpI nff1+ p3 n
接合もしくはnI pg r ns p接合をゼロバ
イアス状態にすることにより、埋込み領域中へのキャリ
アの注入を抑制できるため、クラッド層、電流ブロック
層、電流閉込め層を介して流れる漏れ電流、キャップ層
、電流ブロック層、電流閉込め層を経由して流れる漏れ
電流の発生を低減できるという効果がある。
接合もしくはnI pg r ns p接合をゼロバ
イアス状態にすることにより、埋込み領域中へのキャリ
アの注入を抑制できるため、クラッド層、電流ブロック
層、電流閉込め層を介して流れる漏れ電流、キャップ層
、電流ブロック層、電流閉込め層を経由して流れる漏れ
電流の発生を低減できるという効果がある。
第1図(司〜(e)は本発明による半導体発光装置の第
1の実施例の作製手順を示す断面図、第2図は第1図(
elの装置の埋込み領域のエネルギーバンド構造を示す
説明図、第3図は本発明による半導体発光装置の第2の
実施例を示す断面図、第4図は第3図の装置の埋込み領
域のエネルギーパンl構造を示す説明図、第5図は埋込
み領域のエネルギーバンド構造を示す説明図、第6図お
よび第7図は本発明による第3および第4の実施例を示
す断面図、第8図は従来の半導体発光装置を示す断面図
である。 ■・・・p形1nP基板、2・・・p形1nP下方クラ
ット層、3・・・InGaAs活性層、4・・・n形1
0P上方クラッド層、5・・・n形InPキャップ層、
6・・・n形1nP電流ブロック層、7・・・p形1n
P電流閉じ込め層、13・・・窒化シリコン膜、14・
・・絶縁層、15 a、l 5 b−Au/Zn電掻、
16− A u / G e / N i電極。
1の実施例の作製手順を示す断面図、第2図は第1図(
elの装置の埋込み領域のエネルギーバンド構造を示す
説明図、第3図は本発明による半導体発光装置の第2の
実施例を示す断面図、第4図は第3図の装置の埋込み領
域のエネルギーパンl構造を示す説明図、第5図は埋込
み領域のエネルギーバンド構造を示す説明図、第6図お
よび第7図は本発明による第3および第4の実施例を示
す断面図、第8図は従来の半導体発光装置を示す断面図
である。 ■・・・p形1nP基板、2・・・p形1nP下方クラ
ット層、3・・・InGaAs活性層、4・・・n形1
0P上方クラッド層、5・・・n形InPキャップ層、
6・・・n形1nP電流ブロック層、7・・・p形1n
P電流閉じ込め層、13・・・窒化シリコン膜、14・
・・絶縁層、15 a、l 5 b−Au/Zn電掻、
16− A u / G e / N i電極。
Claims (4)
- (1)半導体基板上に少なくとも2つの半導体ヘテロ接
合に挟まれた発光層を備え、この発光層の上部層をp形
またはn形となしかつ前記発光層の下方に位置して前記
基板に接する下部層をn形またはp形となすダブルヘテ
ロpn接合領域を持つ半導体発光装置において、 前記ダブルヘテロpn接合領域の少なくとも前記発光層
の側壁に接して形成された埋込み領域と、前記埋込み領
域および前記ダブルヘテロpn接合領域の双方の領域の
上方を覆うキャップ領域と、このキャップ領域にオーム
性で接触する第1の電極と、前記下部層にオーム性で接
触または前記下部層と低抵抗で電気的に接続した前記基
板の裏側にオーム性で接触する第2の電極とを備え、前
記キャップ領域の導電形を前記ダブルヘテロpn接合領
域における前記発光層の上部層における導電形と同じく
し、第1の電極と第2の電極の間に印加するバイアスに
よって前記ダブルヘテロpn接合領域のpn接合が順方
向にバイアスされ前記発光層に電子と正孔と流入して再
結合することにより発光動作し、前記埋込み領域におい
てp形およびn形の導電層が積層せられ、前記キャップ
領域から前記埋込み領域を介して前記下部層に至る経路
にp_1n_2p_3n積層接合またはn_1p_2n
_3p積層接合が含まれ、 前記p_1n_2p_3n積層接合の場合においては、
前記p_1n_2p_3n積層におけるp_1n_2接
合を形成するn形領域にオーム性またはショットキー障
壁性で接続する第3電極と、前記p_1n_2p_3n
積層におけるp_3n接合を形成するp形領域にオーム
性またはショットキー障壁性で接続する第4電極とを配
設し、 前記n_1p_2n_3p積層接合の場合においては、
前記n_1p_2n_3p積層におけるn_1p_2接
合を形成するp形領域にオーム性またはショットキー障
壁性で接続する第3電極と、前記n_1p_2n_3p
積層におけるn_3p接合を形成するn形領域にオーム
性またはショットキー障壁性で接続する第4電極とを配
設した ことを特徴とする半導体発光装置。 - (2)請求項1記載の半導体発光装置において、p_1
n_2p_3n積層接合の場合においては、第3電極は
第1電極に接続するか又は前記p_1n_2接合を形成
するp形導電層にオーム性またはショットキー障壁性で
接続し、第4電極は第2電極に接続するか又は前記p_
3n接合を形成するn形導電層にオーム性またはショッ
トキー障壁性で接続し、 n_1p_2n_3p積層接合の場合においては、第3
電極は第1電極に接続するか又は前記n_1p_2接合
を形成するn形導電層にオーム性またはショットキー障
壁性で接続し、第4電極は第2電極に接続するか又は前
記n_3p接合を形成するp形導電層にオーム性または
ショットキー障壁性で接続した ことを特徴とする半導体発光装置。 - (3)請求項1又は請求項2記載の半導体発光装置にお
いて、 p_1n_2p_3n積層接合の場合においてはn_2
層とp_3層との間に半絶縁性層が挿入され、n_1p
_2n_3p積層接合の場合においてはp、層とn_3
層との間に半絶縁性層が挿入されたことを特徴とする半
導体発光装置。 - (4)請求項1記載の半導体発光装置において、p_1
n_2p_3n積層接合の場合においては、第3電極の
電位を第1電極の電位に対して高く保ちつつ、第1電極
の電位を第2電極の電位に対して高く与えて発光動作を
させ、 n_1p_2n_3p積層接合の場合においては、第3
電極の電位を第1電極の電位に対して低く保ちつつ、第
1電極の電位を第2電極の電位に対して低く与えて発光
動作をさせる ことを特徴とする半導体発光装置の使用方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63-323662 | 1988-12-23 | ||
JP32366288 | 1988-12-23 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02256287A true JPH02256287A (ja) | 1990-10-17 |
Family
ID=18157211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1184800A Pending JPH02256287A (ja) | 1988-12-23 | 1989-07-19 | 半導体発光装置およびその使用方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02256287A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108886073A (zh) * | 2015-12-24 | 2018-11-23 | 维耶尔公司 | 竖直固态器件 |
US11600743B2 (en) | 2017-03-30 | 2023-03-07 | Vuereal Inc. | High efficient microdevices |
US11721797B2 (en) | 2017-03-30 | 2023-08-08 | Vuereal Inc. | Vertical solid-state devices |
US11721784B2 (en) | 2017-03-30 | 2023-08-08 | Vuereal Inc. | High efficient micro devices |
-
1989
- 1989-07-19 JP JP1184800A patent/JPH02256287A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108886073A (zh) * | 2015-12-24 | 2018-11-23 | 维耶尔公司 | 竖直固态器件 |
US11600743B2 (en) | 2017-03-30 | 2023-03-07 | Vuereal Inc. | High efficient microdevices |
US11721797B2 (en) | 2017-03-30 | 2023-08-08 | Vuereal Inc. | Vertical solid-state devices |
US11721784B2 (en) | 2017-03-30 | 2023-08-08 | Vuereal Inc. | High efficient micro devices |
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