JPH02254833A - Address fault detection method in multiplex signal transmission, and multiplex signal transmission repeater and multiplex signal transmission system using the method - Google Patents
Address fault detection method in multiplex signal transmission, and multiplex signal transmission repeater and multiplex signal transmission system using the methodInfo
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- JPH02254833A JPH02254833A JP1077431A JP7743189A JPH02254833A JP H02254833 A JPH02254833 A JP H02254833A JP 1077431 A JP1077431 A JP 1077431A JP 7743189 A JP7743189 A JP 7743189A JP H02254833 A JPH02254833 A JP H02254833A
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Abstract
Description
【発明の詳細な説明】
Ｃ産業上の利用分野コ
本発明は、多重信号伝送に於けるアドレス異常検出方法
及びこの方法を用いた多重信号伝送用中継器、多重信号
伝送システムに間する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a method for detecting address abnormality in multiplex signal transmission, a repeater for multiplex signal transmission, and a multiplex signal transmission system using this method.
［従来の技術］
従来の多重信号伝送用中継器では、各中！Ｉ器に設けら
れたアドレス設定用のデイツブスイッチなどにより当該
中Ｉｌ器固有のアドレスを設定し、受信機側から多重信
号によって各中継器をボーリングすることにより、中継
器個別の情報の伝送が行なわれる構成とされている。[Prior art] Conventional repeaters for multiplex signal transmission have a By setting a unique address for the intermediate relay unit using a date switch for setting the address installed on the relay unit, and by boring each repeater with multiplexed signals from the receiver side, information for each repeater can be transmitted. It is said that the configuration will be carried out.
第７図は、このような中継器の動作を示すフローチャー
トであり、中継器に電源が通電された場合や中継器内部
のＣＰＵがリセット動作された場合に、まず初期設定が
行なわれる（ステップ１０００）、そして、中継器は受
信機側からポーリングによって伝送されるアドレス信号
の付された多重信号を常時監視しくステップ１００１）
、アドレス信号が伝送されて来た場合には、当該中継器
で設定されたデイツプスイッチの設定アドレスと比較し
くステップ１００２）、同一アドレスである場合には定
められた信号処理動作を行なうようになされている（ス
テップ１００３）。FIG. 7 is a flowchart showing the operation of such a repeater. When the power is applied to the repeater or when the CPU inside the repeater is reset, initial settings are first performed (step 1000). ), and the repeater constantly monitors the multiplexed signal with the address signal transmitted from the receiver side by polling (step 1001).
If an address signal is transmitted, it is compared with the set address of the dip switch set in the repeater (step 1002), and if the address is the same, a predetermined signal processing operation is performed. (Step 1003).
しかしながら、このような構成の中継器では、アドレス
設定部が人為的に破壊された場合や、中継器の取付けら
れた場所における温度、湿度などの環境要因によってア
ドレス設定部のデイツプスイッチなどが腐食して設定ア
ドレスが変動した場合に、当該中継器で設定されたアド
レスが他の中継器の設定アドレスと重複するような場合
が生じる。However, in repeaters with this type of configuration, if the address setting section is destroyed by humans, or due to environmental factors such as temperature and humidity at the location where the repeater is installed, the dip switch of the address setting section may corrode. When the set address changes, the address set at the relay device may overlap with the address set at another relay device.
このような原因で、一つの中継器のアドレスが他の中継
器のアドレスと重複して設定されると、受信機側でこれ
ら二つの中継器を識別することができなくなり、二つの
中継器の制御が重複して誤った中継器で制御が行なわれ
ることになるばかりでなく、制御の終了にともなって中
継器から受信機に返送される多重信号が混信することに
なり、正常な中継器による制御が妨害されることになる
。For this reason, if the address of one repeater is set to overlap with the address of another repeater, the receiver side will not be able to identify these two repeaters, and the address of the two repeaters will be different. Not only will control be duplicated and control will be performed by the wrong repeater, but also the multiplexed signals sent back from the repeater to the receiver when the control ends will cause interference, causing interference between normal repeaters and Control will be disrupted.
従って、このようなアドレス設定部の設定アドレスが変
動した場合にも誤動作を生じることのない多重伝送用中
継器の開発が待たれている。Therefore, there is a need for the development of a multiplex transmission repeater that does not malfunction even when the set address of the address setting section changes.
［発明が解決しようとする課Ｈ］
上記問題点を解決するために提案される本発明は、アド
レス設定部で設定されたアドレスとメモリに記憶された
アドレスとの一致を定期的に判別し、これらのアドレス
が不一致であれば異常信号を出力することにより、設定
されたアドレスの異常を早期に検出する方法を提供する
ことを目的としており、
同時に提案される本発明は、上記アドレス異常検出方法
を使用することにより、信頼性の向上した多重信号伝送
用中継器を提供することを目的としており、
更に、同時に提案される本発明は、上記多重信号伝送用
中継器を使用することにより、信頼性の向上した多重信
号伝送システムを提供することを目的としている。[Problem H to be solved by the invention] The present invention proposed to solve the above problems periodically determines whether the address set in the address setting unit matches the address stored in the memory, The purpose of the present invention is to provide a method for early detecting an abnormality in a set address by outputting an abnormality signal if these addresses do not match. It is an object of the present invention to provide a multiplex signal transmission repeater with improved reliability by using the above-mentioned multiplex signal transmission repeater. The purpose of this invention is to provide a multiplex signal transmission system with improved performance.
ＣｒｌｊＪを解決するための手段］
上記目的を達成するために提案される請求項１に記載の
本発明のアドレス異常検出方法は、多重信号線を介して
受信機に接続された複数の中継器の各々には、中ｗＡ器
固有のアドレスを設定するアドレス設定部と、該アドレ
ス設定部で設定されたアドレスを記憶するメモリとを備
えた構成と成し、上記各中継器の通電時あるいはリセッ
ト時には、各中継器において上記アドレス設定部で設定
されたアドレスを上記メモリに記憶し、その後、定期的
に、上記各中継器において上記アドレス設定部で設定さ
れたアドレスと上記メモリに記憶されたアドレスとの一
致を判別し、不一致であるときにはアドレス異常信号を
出力するようにしており、請求項２に記載の本発明の多
重信号伝送用中継器は、受信機との間で多重信号を送受
する多重信号伝送回路部と、上記多重信号の処理を行な
うＣＰＵと、上記ＣＰＵで処理した信号に応じて、端末
機器へ制御信号を出力するとともに該端末機器からの信
号をＣＰＵに返送するＩ／Ｏポートと、多重信号の伝送
に使用される固有のアドレスを設定するアドレス設定部
と、予め定められた所定の時間だけタイマー信号を出力
した後にタイムアツプするタイマー回路と、電源の通電
時あるいは上記ＣＰｔＪのリセット時に、上記アドレス
設定部で設定されたアドレスを上記Ｉ／Ｏポート及び上
記ＣＰＵを介して記憶するメモリとを備えた、多重信号
伝送用中継器により、上記タイマー回路からタイマー信
号が出力されている期間は、上記多重信号伝送回路部に
入力される多重信号のアドレスと上記メモリに記憶され
たアドレスとの一致を上記ＣＰＵによって判別し、これ
らのアドレスが−致したときには、該ＣＰＵて上記多重
信号に応じた必要な信号処理を行って上記端末機器へ制
御信号の出力を行なうとともに、該端末機器からの信号
を上記ＣＰＵて信号処理して上記多重伝送回路に伝送し
、上記タイマー回路がタイムアツプしたときには、上記
アドレス設定部で設定されたアドレスを上記Ｉ／Ｏポー
トを介して上記ＣＰＵに取り込んで、上記メモリに記憶
されたアドレスとの一致を判別し、これらのアドレスが
一致した場合には、上記タイマー回路を再起動する一方
、これらのアドレスが不一致である場合には上記ＣＰＵ
の信号処理動作を停止する構成とされており、請求項３
に記載の本発明は、上記請求項２に記載した上記アドレ
ス設定部のアドレスと上記メモリに記憶されたアドレス
との不一致によって上記ＣＰＵの信号処理動作が停止し
た場合に、該ＣＰＵから上記Ｉ／Ｏポートを介してアド
レス異常信号を出力する構成とされており、
請求項４に記載の本発明の多重信号伝送システムは、受
信機と中Ｉ！器とを多重信号線で接続して、多重信号に
よって該中継器に接続された端末機器の制御を行なうよ
うにした多重信号伝送システムにおいて、上記中継器は
、受信器との間で多重信号を送受する多重信号伝送回路
部と、上記多重信号の処理を行なうＣＰＵと、上記ＣＰ
Ｕで処理した信号に応じて、端末機器へ制御信号を出力
するとともに該端末機器からの信号をＣＰＵに返送する
Ｉ／Ｏポートと、多重信号の伝送に使用される固有のア
ドレスを設定するアドレス設定部と、電源の通電時ある
いは上記ＣＰＵのリセット時に、上記アドレス設定部で
設定されたアドレスを上記Ｉ／Ｏポート及び上記ＣＰＵ
を介して記憶するメモリとを備えるとともに、上記受信
機は、上記中継器に定期的にアドレス照合信号を送出す
るアドレス照合信号送出回路を備えており、上記受信機
から多重信号が上記中継器に伝送された場合には、該多
重信号のアドレスと上記メモリに記憶されたアドレスと
の一致を上記ＣＰＵによフて判別し、これらのアドレス
が一致したときには、該ＣＰＵで上記多重信号に応じた
必要な信号処理を行って上記端末機器へ制御信号の出力
を行なうとともに、該端末機器からの信号を上記ＣＰＵ
で信号処理して上記多重伝送回路を介して上記受信機に
返信する一方、上記受信機のアドレス照合信号送出回路
からアドレス照合信号が伝送された場合には、上記アド
レス設定部で設定されたアドレスを上記■／Ｏポートを
介して上記ＣＰＵに取り込んで、上記メモリに記憶され
たアドレスとの一致を判別し、これらのアドレスが不一
致である場合には、上記ＣＰＵの信号処理動作を停止す
る構成とされており、
請求項５にに！載の本発明は、上記請求項４に記載の上
記中継器が、上記アドレス設定部のアドレスと上記メモ
リに記憶されたアドレスとの不一致によって上記ＣＰＵ
の信号処理動作が停止した場合に、該ＣＰＵから上記Ｉ
／Ｏポートを介してアドレス異常１８号を出力する構成
とされており、請求項６に記載の本発明は、上記請求項
４に記載の上記受信機が更にアドレス異常表示部を備え
ており、上記中継器が、上記アドレス設定部のアドレス
と上記メモリに記憶されたアドレスとの不一致によって
上記ＣＰＵの信号処理動作が停止した場合に、該ＣＰＵ
から上記多重信号伝送回路部を介して上記受信機にアド
レス異常信号を出力し、該受信機のアドレス異常表示部
で表示する構成とされている。Means for Solving CrljJ] The address anomaly detection method of the present invention according to claim 1, proposed to achieve the above object, detects a plurality of repeaters connected to a receiver via multiple signal lines. Each of the repeaters is configured to include an address setting section for setting an address specific to the intermediate wA device, and a memory for storing the address set by the address setting section, and when the above-mentioned respective repeaters are energized or reset. , stores the address set in the address setting section in each repeater in the memory, and then periodically updates the address set in the address setting section in each repeater with the address stored in the memory. The repeater for multiplex signal transmission of the present invention according to claim 2 is a multiplex signal transmission repeater for transmitting and receiving multiplex signals to and from a receiver. a signal transmission circuit section, a CPU that processes the multiplexed signal, and an I/O port that outputs a control signal to a terminal device according to the signal processed by the CPU and returns a signal from the terminal device to the CPU. , an address setting unit that sets a unique address used for multiplexed signal transmission, a timer circuit that times up after outputting a timer signal for a predetermined period of time, and a timer circuit that times up after outputting a timer signal for a predetermined period of time, and a timer circuit that outputs a timer signal for a predetermined period of time and then times up, and a timer circuit that outputs a timer signal for a predetermined period of time and then times up, and a timer circuit that outputs a timer signal for a predetermined period of time and then times up. At times, a timer signal is output from the timer circuit by a multiplex signal transmission repeater including a memory for storing the address set by the address setting section via the I/O port and the CPU. During the period, the CPU determines whether the address of the multiplexed signal input to the multiplexed signal transmission circuit unit matches the address stored in the memory, and when these addresses match, the CPU transmits the multiplexed signal. It performs necessary signal processing according to the above and outputs a control signal to the terminal equipment, and also processes the signal from the terminal equipment by the CPU and transmits it to the multiplex transmission circuit, and when the timer circuit times out. Sometimes, the address set by the address setting section is taken into the CPU via the I/O port, and it is determined whether the address matches the address stored in the memory, and if these addresses match, While restarting the timer circuit, if these addresses do not match, the CPU
According to claim 3, the signal processing operation is stopped.
According to the present invention, when the signal processing operation of the CPU is stopped due to a mismatch between the address of the address setting section and the address stored in the memory, The multiplex signal transmission system of the present invention according to claim 4 is configured to output an address abnormality signal through the O port, and comprises a receiver and an intermediate I! In a multiplex signal transmission system, the repeater transmits multiplexed signals between the receiver and the receiver in a multiplex signal transmission system in which the terminal equipment connected to the repeater is controlled by the multiplexed signal by connecting the receiver with a multiplexed signal line. a multiplexed signal transmission circuit unit for transmitting and receiving; a CPU for processing the multiplexed signal; and a CPU for processing the multiplexed signal.
An I/O port that outputs a control signal to a terminal device according to the signal processed by the U, and returns the signal from the terminal device to the CPU, and an address that sets a unique address used for transmitting multiplexed signals. When the setting section is turned on or when the CPU is reset, the address set in the address setting section is transferred to the I/O port and the CPU.
The receiver also includes an address verification signal sending circuit that periodically sends out an address verification signal to the repeater, and multiplexed signals from the receiver are sent to the repeater. When the multiplexed signal is transmitted, the CPU determines whether the address of the multiplexed signal matches the address stored in the memory, and when these addresses match, the CPU responds to the multiplexed signal. Performs necessary signal processing and outputs a control signal to the terminal device, and also transmits the signal from the terminal device to the CPU.
When an address verification signal is transmitted from the address verification signal sending circuit of the receiver, the address set in the address setting section is processed and sent back to the receiver via the multiplex transmission circuit. (2) is imported into the CPU via the /O port, and it is determined whether the address matches the address stored in the memory, and if these addresses do not match, the signal processing operation of the CPU is stopped. It is said that, in claim 5! The present invention as set forth in claim 4 is characterized in that the repeater according to claim 4 is configured to control the CPU due to a mismatch between the address of the address setting unit and the address stored in the memory.
When the signal processing operation of the CPU stops, the above I
The receiver is configured to output address abnormality No. 18 through the /O port, and in the present invention according to claim 6, the receiver according to claim 4 further includes an address abnormality display section, When the signal processing operation of the CPU is stopped due to a mismatch between the address of the address setting section and the address stored in the memory, the repeater
The address abnormality signal is output from the address abnormality signal to the receiver via the multiplex signal transmission circuit section, and is displayed on the address abnormality display section of the receiver.
［作用コ
請求項１に記載の本発明では、受信機に多重信号線を介
して接続された各中継器の通電時あるいはリセット時に
、各中継器においてアドレス設定部で設定されたアドレ
スを上記メモリに記憶し、その後、定期的に、各中継器
においてアドレス設定部で設定されたアドレスとメモリ
に記憶されたアドレスとの一致を判別する。そして、そ
の判別の結果これらのアドレスが不一致であるときには
アドレス異常信号を特徴する
請求項２に記載の本発明では、電源の通電時あるいは上
記ＣＰＵのリセット時に、アドレス設定部で設定された
アドレスを上記Ｉ／Ｏポート及び上記ＣＰＵを介してメ
モリに記憶するとともに、タイマー回路を起動する。[Function] In the present invention as set forth in claim 1, when each repeater connected to the receiver via a multiplex signal line is energized or reset, the address set by the address setting section in each repeater is stored in the memory. Thereafter, it is periodically determined whether the address set by the address setting section of each repeater matches the address stored in the memory. In the present invention as set forth in claim 2, in which an address abnormality signal is generated when these addresses do not match as a result of the determination, the address set by the address setting section is set when the power is turned on or when the CPU is reset. The data is stored in the memory via the I/O port and the CPU, and a timer circuit is activated.
このタイマー回ｙδからタイマー信号が出力されている
肋間は、多重信号伝送回路部に入力される多重信号のア
ドレスとメモリに記憶されたアドレスとの一致をＣＰＵ
によって判別し、これらのアドレスが一致した場合には
、ＣＰＵで上記多重信号に応じた必要な信号処理を行っ
て端末機器へ信号の出力を行なうとともに、端末機器か
らの信号をＣＰＵで信号処理して多重伝送回路に伝送す
る。The intercostal space from which the timer signal is output from the timer cycle yδ is used to check whether the address of the multiplexed signal input to the multiplexed signal transmission circuit unit matches the address stored in the memory.
If these addresses match, the CPU performs the necessary signal processing according to the multiplexed signal and outputs the signal to the terminal device, and the CPU also processes the signal from the terminal device. and then transmits it to the multiplex transmission circuit.
そしてタイマー回路がタイムアツプしたときには、アド
レス設定部で設定されたアドレスをＩ／Ｏポートを介し
てＣＰＵに取り込んで、メモリに記憶されているアドレ
スとの比較を行い、これらのアドレスが異なる場合には
ＣＰＵの信号処理動作を特徴する
請求項３に記載の本発明では、アドレス設定部の設定ア
ドレスがメモリに記憶されたアドレスとの不一致によっ
てＣＰＵの信号処理動作が停止した場合に、ＣＰＵから
上記Ｉ／Ｏポートを介してアドレス異常表示灯などを駆
動するためのアドレス異常信号を特徴する
請求項４に記載の本発明では、中継器のｆｌｌＲの通電
時あるいはＣＰＵのリセット時に、アドレス設定部で設
定されたアドレスをＩ／Ｏポート及びＣＰＵを介してメ
モリに記憶する。そして、受信機から多重信号が中継器
に伝送された場合には、多重信号のアドレスとメモリに
記憶されたアドレスとの一致をＣＰＵによって判別し、
これらのアドレスが一致したときには、該ＣＰＵで多重
信号に応した必要な信号処理を行って端末機器へ制御信
号の出力を行なうとともに、該端末機器からの信号をＣ
ＰＵで信号処理して多重伝送回路を介して受信機に返信
する。When the timer circuit times up, the address set in the address setting section is fetched into the CPU via the I/O port and compared with the address stored in the memory. If these addresses differ, In the present invention as set forth in claim 3, characterized in that the signal processing operation of the CPU is In the present invention according to claim 4, which is characterized by an address abnormality signal for driving an address abnormality indicator light or the like via the /O port, the address setting unit can set the The specified address is stored in memory via the I/O port and the CPU. When the multiplexed signal is transmitted from the receiver to the repeater, the CPU determines whether the address of the multiplexed signal matches the address stored in the memory,
When these addresses match, the CPU performs the necessary signal processing according to the multiplexed signal and outputs the control signal to the terminal device, and also outputs the signal from the terminal device to the C
The PU processes the signal and sends it back to the receiver via the multiplex transmission circuit.
一方、受信機のアドレス照合信号送出回路からアドレス
照合信号が伝送された場合には、アドレス設定部で設定
されたアドレスをＩ／Ｏポートを介してＣＰＵに取り込
み、メモリに記憶されたアドレスとの一致を判別する。On the other hand, when an address verification signal is transmitted from the address verification signal sending circuit of the receiver, the address set in the address setting section is fetched into the CPU via the I/O port and is compared with the address stored in the memory. Determine a match.
そして、これらのアドレスが不一致である場合には、Ｃ
ＰＵの信号処理動作を特徴する
請求項５に記載の本発明では、上記請求項４に記載の中
継器のアドレス設定部のアドレスとメモリに記憶された
アドレスとの不一致によってＣＰＵのイ８号処理動作が
停止した場合に、該ＣＰ Ｕ ｂ）らＩ／Ｏポートを介
してアドレス異常信号を出力する。And if these addresses do not match, C
In the present invention according to claim 5, which is characterized by the signal processing operation of the PU, the CPU's No. 8 processing is When the operation stops, the CPU b) outputs an address abnormality signal via the I/O port.
また、請求項６に記載の本発明では、上記請求項４に記
載の中ｗＩ器のアドレス設定部のアドレスとメモリに記
憶されたアドレスとの不一致によってＣＰＵの信号処理
動作が停止した場合に、該ＣＰＵから多重信号伝送回路
部を介して受信機にアドレス異常信号を出力し、該受信
機のアドレス異常表示灯を点灯させる。Further, in the present invention as set forth in claim 6, when the signal processing operation of the CPU is stopped due to a mismatch between the address of the address setting section of the middle wI device as set forth in claim 4 and the address stored in the memory, An address error signal is output from the CPU to the receiver via the multiplex signal transmission circuit section, and an address error indicator light of the receiver is turned on.
［実施例］ 以下に、図面を参照して本発明の詳細な説明する。[Example] The present invention will be described in detail below with reference to the drawings.
第１図は、請求項１に記載の本発明のアドレス異常構出
方法を説明するフローチャートである０図に従って説明
すると、中継器の通電時あるいはリセット時にはステッ
プ１００で初朋設定が行なゎれ、ステップ１０１でアド
レス設定部で設定されたアドレスをメモリに記憶する。FIG. 1 is a flowchart illustrating the address abnormality configuration method of the present invention as set forth in claim 1. To explain according to FIG. In step 101, the address set by the address setting section is stored in the memory.
そしてこれらのアドレスの一致を判別するための時間を
規定するタイマーを起動しくステップ１０２）、ステッ
プ１０４で受信機からのアドレス信号の付された多重信
号の有季を監視している。そして、アドレス信号があれ
ばメモリに記憶されたアドレスと照合しくステップ１０
５）、アドレスが同一であればステップ１０６で必要な
信号処理を行なう、一方、ステップ１０３でタイマーが
タイムアツプすると、ステップ１０７に進んでアドレス
設定部のアドレスの読込を行い、ステップ１０８ではメ
モリに記憶されたアドレスとアドレス設定部のアドレス
との一致を判別する。そして、これらのアドレスが一致
しておれば、ステップ１０２に戻って再びタイマーを起
動するが、ステップ１０Ｂでアドレスが不一致であれば
ステップ１０９に進んでアドレス異常信号を出力する。Then, a timer defining a time for determining whether these addresses match is activated (step 102), and in step 104, the seasonality of the multiplexed signal to which the address signal from the receiver is attached is monitored. Then, if there is an address signal, it is checked against the address stored in the memory in step 10.
5) If the addresses are the same, necessary signal processing is performed in step 106. On the other hand, if the timer times up in step 103, the process proceeds to step 107 to read the address in the address setting section, and in step 108, the address is stored in the memory. It is determined whether the specified address matches the address in the address setting section. If these addresses match, the process returns to step 102 and the timer is activated again, but if the addresses do not match in step 10B, the process proceeds to step 109 and an address abnormality signal is output.
尚、上記説明では、定期的にアドレス設定部で設定され
たアドレスとメモリに記憶されたアドレスとの一致を判
別するためにタイマーを用いている。In the above description, a timer is used to periodically determine whether the address set by the address setting unit matches the address stored in the memory.
次に、第２図は請求項２．３に記載した本発明の多重信
号伝送用中継器の構成をブロック図で示したものであり
、第３図はその動作を示すフローチャートである。Next, FIG. 2 is a block diagram showing the configuration of the multiplex signal transmission repeater according to the present invention as set forth in claim 2.3, and FIG. 3 is a flowchart showing its operation.
まず請求項２に記載した中継器について、その構成を説
明すると、中継器１には受信機との間で端子ＴＩに接続
された多重信号線（不図示）を介して多重信号を送受す
る多重信号伝送回路部１ａと、この多１１ｉ（８号の処
理を行なうＣＰＵ１ｂと、ＣＰＵ１ｂで処理した信号に
応じて、端子Ｔ２に接続された端末機器（不図示）へ制
御信号を出力するとともに該端末機器からの信号をＣＰ
Ｕ１ｂに返送するＩ１０ボー）ＩＣと、多重信号の伝送
に使用される中継器ｌ固有のアドレスを設定するデイツ
プスイッチで構成されたアドレス設定部１ｄと、予め定
められた所定の時間だけタイマー信号を出力した後にタ
イムアツプするタイマー回路１ｅと、電源の通電時ある
いはＣＰＵ１ｂがリセットされたときにアドレス設定部
１ｄで設定されたアドレスをＩ／Ｏポート１ｃ及びＣＰ
Ｕ １ ｂを介して記憶するメモリＩｆとを備えた構成
とされている。First, to explain the configuration of the repeater according to claim 2, the repeater 1 has a multiplex signal line that transmits and receives multiplexed signals to and from the receiver via a multiplexed signal line (not shown) connected to the terminal TI. The signal transmission circuit section 1a, the CPU 1b which performs the processing of this multi-channel 11i (No. CP the signal from the device
An address setting section 1d consisting of an I10 baud IC that sends the signal back to U1b, a dip switch that sets an address unique to the repeater l used for transmitting multiplexed signals, and a timer signal for a predetermined period of time. A timer circuit 1e that times up after outputting , and a timer circuit 1e that outputs the address set in the address setting section 1d when the power is turned on or when the CPU 1b is reset, is sent to the I/O port 1c and the CPU.
The configuration includes a memory If for storing data via U 1 b.
この中継器１の動作を第３図のフローチャートに従って
説明すると、まず、中継器１に電源が通電された場合あ
るいはＣＰＵ１ｂがリセットされた場合に、各部の初期
設定が行なわれ（ステップ２００）、ステップ２０１で
はアドレス設定部１ｄのデイツプスイッチで設定された
アドレスが、／ＯポートｌｃとＣＰＵ１ｂとを通じてメ
モリ１ｆｌこシ己憶される。The operation of this repeater 1 will be explained according to the flowchart in FIG. 3. First, when power is supplied to the repeater 1 or when the CPU 1b is reset, initial settings of each part are performed (step 200), and step At 201, the address set by the dip switch of the address setting section 1d is stored in the memory 1fl through the /O port lc and the CPU 1b.
そして、ステップ２０２でタイマー回路１ｅが起動され
た後、ステップ２０３と２０４でタイマー回路１ｅのタ
イムアツプと受信機（不図示）からのアドレス信号の１
７された多ｒｆＬ信号の有無を監視している。After the timer circuit 1e is activated in step 202, steps 203 and 204 determine the time-up of the timer circuit 1e and the address signal from the receiver (not shown).
The presence or absence of multiple rfL signals is monitored.
多重信号が伝送されたときには、伝送されたアドレス信
号とメモリＩｆに記憶されたアドレスとの照合がＣＰＵ
１ｂで行なわれ、これらのアドレスが同一であればステ
ップ２０６で必要な信号処理が行なわれるが、これらの
アドレスが同一でなければ、ステップ２０５からステッ
プ２０３に戻って再びタイマー回路１ｅのタイムアツプ
と多重信号の有無を監視する。When a multiplexed signal is transmitted, the CPU checks the transmitted address signal and the address stored in the memory If.
1b, and if these addresses are the same, the necessary signal processing is performed in step 206, but if these addresses are not the same, the process returns from step 205 to step 203 and the time-up and multiplexing of the timer circuit 1e are performed again. Monitor the presence or absence of a signal.
そして、タイマー回路１ｅがタイムアツプするとステッ
プ２０７に進んでアドレス設定部１ｄのデイツプスイッ
チで設定されたアドレスをＩ１０ボー）ｌｃを介してＣ
ＰｔＪｌｂに取り込み、ＣＰＵ１ｂでこのアドレスとメ
モリ１ｆに記憶されているアドレスとの一致が判別され
る（ステップ２０８）。これらのアドレスが一致してい
る場合には、ステップ２０２に戻って再びタイマー回Ｎ
Ｉ ｅが起動されるが、これらのアドレスが不一致で
あるときは、ＣＰＵ１ｂの信号処理動作を停止する。When the timer circuit 1e times up, the process proceeds to step 207, and the address set by the dip switch of the address setting section 1d is transferred to the
PtJlb, and the CPU 1b determines whether this address matches the address stored in the memory 1f (step 208). If these addresses match, the process returns to step 202 and the timer count N is repeated.
Ie is activated, but if these addresses do not match, the signal processing operation of the CPU 1b is stopped.
従って、このような構成の中継器１では、アドレス設定
部１ｄのデイツプスイッチが人為的に破壊された場合や
、周囲の環境要因でデイツプスイッチが腐食して設定さ
れたアドレスが異常になった場合にはＣＰＵ１ｂの動作
が停止されるので、他の正常な中ｉ器の動作を妨害する
ことを防止できる。Therefore, in the repeater 1 having such a configuration, if the dip switch of the address setting section 1d is destroyed artificially, or if the dip switch corrodes due to surrounding environmental factors, the set address becomes abnormal. In this case, the operation of the CPU 1b is stopped, so that it can be prevented from interfering with the normal operation of other intermediate devices.
次に、請求項３に記載の多重信号伝送用中！！器の構成
は、上記第２図に示した中１１１１のＩ／Ｏポートｌｃ
に、更に、アドレス異常信号を出力するためのアドレス
異常信号出力端子Ｔ３を段けに構成とされており、第３
図のフローチャートにおいて、ステップ２０８でアドレ
ス設定部１ｄのデイツプスイッチで設定されたアドレス
とメモリ１ｆに記憶されているアドレスとの一致が判別
されて、これらのアドレスが不一致であればステップ２
０９で、 Ｉ／Ｏポートｌｃからアドレス異常信号をア
ドレス異常信号出力端子Ｔ３に出力する。Next, the medium for multiplex signal transmission according to claim 3! ! The configuration of the device is the I/O port lc of the middle 1111 shown in Figure 2 above.
Furthermore, an address abnormality signal output terminal T3 for outputting an address abnormality signal is configured in a third stage.
In the flowchart shown in the figure, it is determined in step 208 whether the address set by the dip switch of the address setting section 1d matches the address stored in the memory 1f, and if these addresses do not match, the process proceeds to step 2.
At step 09, the address abnormality signal is output from the I/O port lc to the address abnormality signal output terminal T3.
従って、アドレス異常信号出力端子Ｔ３に異常表示灯を
接続しておくことにより、信号処理動作の停止した中継
器ｌを直ちに知ることができる。尚、この構成では、ア
ドレス異常信号を中！！器１の外部に出力するものとし
ているが、このような構成に限らず、中ｗ！Ａ器内部に
設けた異常表示灯を点灯させる構成も可能である。Therefore, by connecting an abnormality indicator light to the address abnormality signal output terminal T3, it is possible to immediately know which repeater l has stopped its signal processing operation. In addition, in this configuration, the address abnormal signal is not transmitted! ! Although the output is assumed to be external to the device 1, it is not limited to this configuration. A configuration in which an abnormality indicator light provided inside unit A is turned on is also possible.
第４図は、請求項４に記載した本発明の多重信号伝送シ
ステムの構成を示す図であり、図において受信８１３は
従来の受信機部３ａに、定期的にアドレス照合信号を多
重信号線に出力するアドレス照合信号送出回路３ｂを付
加した構成とされている。そして、この受信機３の多重
信号は多重信号線ｌ及び分岐器４・・を介して各中継器
２・・に配線接続され、各中継器２には端末機器である
感知器あるいはセンサーＳが取り付けられている。FIG. 4 is a diagram showing the configuration of a multiplex signal transmission system of the present invention as set forth in claim 4. In the figure, a receiver 813 periodically sends an address verification signal to a conventional receiver section 3a on a multiplex signal line. It has a configuration in which an output address verification signal sending circuit 3b is added. The multiplexed signal from the receiver 3 is wire-connected to each repeater 2 via a multiplex signal line l and a branch 4, and each repeater 2 is equipped with a terminal device such as a sensor or a sensor S. installed.
また、第４ａ図は、このシステムに使用される中！！器
２の構成を示したブロック図である。この中Ｉ！器２に
は受信機との間で端子Ｔ３に接続された多重信号線（不
図示）を介して多重信号を送受する多重信号伝送回路部
２ａと、この多重信号の処理を行なうＣＰＵ２ｂと、Ｃ
ＰＵ２ｂで処理した信号に応じて、端子Ｔ４に接続され
た端末機器（不図示）へ制御信号を出力するとともに該
端末機器からの信号をＣＰＵ２ｂに返送する［１０ボー
）２Ｃと、多重信号の伝送に使用される中１！１２固有
のアドレスを設定するデイツプスイッチで構成されたア
ドレス設定部２ｄと、電源の通電時あるいはＣＰＵ２ｂ
がリセットされたときにアドレス設定部２ｄて設定され
たアドレスをＩ１０ボー）２ｃ及びＣＰＵ２ｂを介して
記憶するメモリ２ｅとを備えた構成とされている。Also, Figure 4a is used in this system! ! 2 is a block diagram showing the configuration of a device 2. FIG. I in this! The device 2 includes a multiplex signal transmission circuit section 2a that transmits and receives multiplexed signals to and from the receiver via a multiplexed signal line (not shown) connected to a terminal T3, a CPU 2b that processes the multiplexed signals, and a CPU 2b that processes the multiplexed signals.
2C outputs a control signal to a terminal device (not shown) connected to the terminal T4 according to the signal processed by the PU2b and returns the signal from the terminal device to the CPU2b (10 baud), and transmits multiplexed signals. There is an address setting section 2d consisting of a dip switch that sets a unique address for the Naka1!12 used in
The configuration includes a memory 2e for storing the address set by the address setting section 2d via the I10 baud) 2c and the CPU 2b.
この多重信号伝送システムＡでは、受信機３のアドレス
照合信号送出回路３ｂから定期的に伝送されるアドレス
照合信号によって各中継器２がアドレス照合動作を行な
う点が上記請求項２．３に記載した多重信号伝送用中継
器ｌと異なっており、これにともなって、中！！器２に
はタイマー回路が不要となっている。In this multiplex signal transmission system A, as described in claim 2.3 above, each repeater 2 performs an address verification operation based on an address verification signal periodically transmitted from the address verification signal sending circuit 3b of the receiver 3. It is different from the repeater l for multiplex signal transmission, and along with this, the medium! ! The device 2 does not require a timer circuit.
このシステムの動作を説明すると、中継器２では電源の
通電時あるいはＣＰＵ２ｂのリセット時に、アドレス設
定部２ｄで設定されたアドレスをＩ／Ｏポート２ｃ及び
ＣＰＵ２ｂを介してメモリ２ｅに記憶する。To explain the operation of this system, in the repeater 2, when the power is turned on or when the CPU 2b is reset, the address set by the address setting section 2d is stored in the memory 2e via the I/O port 2c and the CPU 2b.
そして、受信機３からアドレスの付された多重信号が中
継′器２に伝送された場合には、多重信号のアドレスと
中＄１！！２のメモリ２ｅに記憶されたアドレスとをＣ
ＰＵ２ｂで照合し、これらのアドレスが同一であれば、
ＣＰＵ２ｂで多重１ｇ号に応じた必要な信号処理を行い
、端子Ｔ４に接続された端末機器（不図示）へ制御信号
の出力を行なうとともに、該端末機器からの信号をＣＰ
Ｕ２ｂで信号処理して多重伝送回路２ａを介して受信機
３に返信する。Then, when the multiplexed signal with the address attached is transmitted from the receiver 3 to the repeater 2, the address of the multiplexed signal and $1! ! 2 and the address stored in the memory 2e of C
Check with PU2b and if these addresses are the same,
The CPU 2b performs the necessary signal processing according to the multiplex number 1g, outputs a control signal to the terminal device (not shown) connected to the terminal T4, and outputs the signal from the terminal device to the CP.
The signal is processed by U2b and sent back to the receiver 3 via the multiplex transmission circuit 2a.
ところが、受信機３のアドレス照合信号送出回路３ｂか
らアドレス照合信号が送出された場合には、中継器２の
アドレス設定部２ｄで設定されたアドレスをＩ／Ｏポー
ト２ｃを介してＣＰＵ２ｂに取り込んで、メモリ２ｅに
記憶されたアドレスとの一致を判別し、これらのアドレ
スが一致しているときは他の中継器２・・のアドレス照
合操作に移るが、これらのアドレスが不一致である場合
には、ＣＰＵ２ｂの信号処理動作を停止する。つまり、
中継器２のアドレス設定部２ｄで設定されたアドレスと
メモリ２ｅに記憶されたアドレスとが一致しない中継器
２は、ＣＰＵ２ｂの信号処理動作が停止するので、他の
正常な中継器２・・に対する信号伝送を妨害することが
なくなる。However, when an address verification signal is sent from the address verification signal sending circuit 3b of the receiver 3, the address set by the address setting section 2d of the repeater 2 is taken into the CPU 2b via the I/O port 2c. , it is determined whether the addresses match the addresses stored in the memory 2e, and if these addresses match, the process moves on to the address matching operation of other repeaters 2, etc., but if these addresses do not match, then , stops the signal processing operation of the CPU 2b. In other words,
If the address set in the address setting unit 2d of the repeater 2 does not match the address stored in the memory 2e, the signal processing operation of the CPU 2b will stop, so the repeater 2 will not be able to respond to other normal repeaters 2... No more interference with signal transmission.
次に、第５図及び第５ａ図は、請求項５に記載した多重
信号伝送システムＢの構成図及び中継器２の構成図であ
り、中継器２に更にアドレス異常信号出力端子Ｔ５を設
けた点が、上記請求項４に記載したシステム八と異なっ
ており、他の部分は同一であるので同一の符号を付して
その説明を省略する。このシステムＢでは、受信機３か
ら伝送されるアドレス照合信号によって、中継器２でア
ドレスの一致の判別を行った結果、不一致であればＣＰ
Ｕ２ｂの信号処理動作が停止するとともに、Ｉ／Ｏポー
ト２ｃからアドレス異常信号をアドレス異常信号出力端
子Ｔ５に出力する。従って、このアドレス異常信号出力
端子Ｔ５に異常表示灯などを接続することにより、アド
レス異常の発生した中継器２を容易に識別できることに
なる。Next, FIGS. 5 and 5a are a configuration diagram of the multiplex signal transmission system B and a configuration diagram of the repeater 2 according to claim 5, and the repeater 2 is further provided with an address abnormality signal output terminal T5. This is different from the system 8 described in claim 4 above, and the other parts are the same, so the same reference numerals are given and the explanation thereof will be omitted. In this system B, the repeater 2 determines whether the addresses match based on the address matching signal transmitted from the receiver 3, and if there is a mismatch, the CP
At the same time as the signal processing operation of U2b is stopped, an address abnormality signal is output from the I/O port 2c to the address abnormality signal output terminal T5. Therefore, by connecting an abnormality indicator light or the like to this address abnormality signal output terminal T5, the repeater 2 in which the address abnormality has occurred can be easily identified.
次に、第６図及び第６ａ図は、請求項６に記載した多重
信号伝送システムＣの構成図及び中継器２の構成図であ
り、受信機３にアドレス異常表示部３Ｃを更に設けた点
が、上記請求項４に記載したシステムＡと異なっており
、他の部分は同一であるので同一の符号を付してその説
明を省略している。このシステムＣでは、受ｆｓｓ３か
ら伝送されるアドレス照合信号によって、中継器２てア
ドレスの一致の判別を行った結果、不一致であればＣＰ
Ｕ２ｂの信号処理動作が停止するとともに、ＣＰＵ２ｂ
から多重信号伝送回路部２ａを通じ、多重信号線ｌを介
してアドレス異常信号を受信機３に伝送し、受信機３の
アドレス異常表示部３Ｃでアドレスの異常を表示する構
成とされている。Next, FIG. 6 and FIG. 6a are a configuration diagram of the multiplex signal transmission system C and a configuration diagram of the repeater 2 according to claim 6, and show that the receiver 3 is further provided with an address abnormality display section 3C. However, the system A is different from the system A described in claim 4, and the other parts are the same, so the same reference numerals are given and the explanation thereof is omitted. In this system C, the repeater 2 determines whether the addresses match based on the address matching signal transmitted from the receiving fss3, and if there is a mismatch, the CP
When the signal processing operation of U2b stops, CPU2b
The address abnormality signal is transmitted from the receiver 3 to the receiver 3 via the multiplex signal transmission circuit 2a and the multiplex signal line 1, and the address abnormality display section 3C of the receiver 3 displays the address abnormality.
従って、本システムＣでは、アドレス異常の発生した中
継器２を受信機３側で容易に知ることが可能となる。Therefore, in this system C, it becomes possible for the receiver 3 to easily know which repeater 2 has an address error.
［発明の効果］
請求項】に記載の本発明によれば、中継器のアドレス設
定部の異常を容易に判別することの可能な多１信号伝送
に於けるアドレス異常検出方法を提供することができる
。[Effects of the Invention] According to the present invention as set forth in Claims, it is possible to provide an address abnormality detection method in multi-signal transmission that can easily determine an abnormality in the address setting section of a repeater. can.
請求項２に記載の本発明によれば、請求項１に記載した
アドレス異常検出方法を使用することにより、信頼性の
向上した多重信号伝送用中継器を提供することができる
。According to the present invention as set forth in claim 2, by using the address abnormality detection method set forth in claim 1, it is possible to provide a repeater for multiplex signal transmission with improved reliability.
請求項３に記載の本発明によれば、請求項２に記載した
中継器に更に異常表示灯を設けることにより、アドレス
異常の発生した中継器を容易に知ることのできる多重信
号伝送用中継器を提供できる。According to the present invention as set forth in claim 3, the repeater as set forth in claim 2 is further provided with an abnormality indicator light, thereby providing a repeater for multiplex signal transmission in which a repeater in which an address error has occurred can be easily known. can be provided.
請求項４に記載の本発明によれば、受信機からの信号に
よって中継器のアドレス異常の検出を行なうので、中継
器の構成を簡略化し信頼性の向上した多重信号伝送シス
テムを提供できる。According to the present invention as set forth in claim 4, address abnormality in the repeater is detected by the signal from the receiver, so it is possible to provide a multiplex signal transmission system with simplified structure of the repeater and improved reliability.
請求項５に記載の本発明によれば、請求項４に記載のシ
ステムの中継器に、更にアドレス異常表示灯を設けるこ
とが可能であり、アドレス異常の発生した中！Ｉ器を容
易に知ることのできるので、信頼性の向上した多重信号
伝送システムを提供できる。According to the present invention as set forth in claim 5, it is possible to further provide an address abnormality indicator light in the repeater of the system as set forth in claim 4. Since the I-device can be easily known, a multiplex signal transmission system with improved reliability can be provided.
また、請求項６に記載の本発明によれば、受信機に設け
たアドレス異常表示部により、アドレス異常の発生した
中ｌ！器を受信機側で容易に知ることのできるので、信
頼性の向上した多重信号伝送システムが提供できる。Further, according to the present invention as set forth in claim 6, the address abnormality display section provided in the receiver displays the address abnormality display section when an address abnormality has occurred. Since the receiver can easily know the receiver side, a multiplex signal transmission system with improved reliability can be provided.
４、 ［！！ｆｆ面の簡単な説明
第１図は請求項１に記載の本発明の詳細な説明するフロ
ーチャート、第２２は請求項２に記載の多重信号伝送用
中継器の構成を示したブロック図、第３図はその動作を
説明するフローチャート、第４図及び第４ａ図は請求項
４に記載の多重信号伝送システムの構成図及びその中継
器の構成を示すブロック図、第５図及び第５ａ図は請求
項５に記載の多重信号伝送システムの構成図及びその中
継器の構成を示すブロック図、第６図及び第６ａ図は請
求項６に記載の多重信号伝送システムの構成図及びその
中継器の構成を示すブロック図、第７図は従来の多重信
号伝送に於ける信号処理動作を説明するフローチャート
である。4, [! ! Brief explanation of the ff aspect FIG. 1 is a flowchart for explaining the present invention in detail according to claim 1, FIG. 22 is a block diagram showing the configuration of a repeater for multiplex signal transmission according to claim 2, and FIG. 4 and 4a are block diagrams showing the configuration of a multiplex signal transmission system and a repeater thereof, and FIGS. 5 and 5a are block diagrams showing the structure of the multiplex signal transmission system according to claim 4. 6 and 6a are block diagrams showing the configuration of the multiplex signal transmission system according to claim 5 and the configuration of its repeaters, and FIGS. 6 and 6a are block diagrams showing the configuration of the multiplex signal transmission system and the configuration of its repeaters according to claim 6 FIG. 7 is a flowchart illustrating signal processing operations in conventional multiplexed signal transmission.
［符号の説明］ １ａ＋２ａ・・・多重信号伝送回路部 ｌｂ、２ｂ・・・ＣＰＵ １ｃ、 ２ｃ ・・・Ｉ／Ｏポート ｌｄ、２ｄ・・・アドレス設定部 １ｅ・・・タイマー回路 Ｉｆ、２ １、 ２ − ３ ・ ・ ψ ３ ｂ ・ ・ ｃ １ ｅ・・・メモリ ・・多重信号伝送用中継器 受信機 ・アドレス照合信号送出回路 ・アドレス異常表示部[Explanation of symbols] 1a+2a...Multiple signal transmission circuit section lb, 2b...CPU 1c, 2c...I/O port ld, 2d...address setting section 1e...Timer circuit If, 2 1, 2- ３ ・ ・ ψ ３ b ・・ c 1 e...Memory ・Repeater for multiplex signal transmission Receiving machine ・Address verification signal sending circuit ・Address error display section
Claims (6)
継器の各々には、中継器固有のアドレスを設定するアド
レス設定部と、該アドレス設定部で設定されたアドレス
を記憶するメモリとを備えた構成と成し、 上記各中継器の通電時あるいはリセット時には、各中継
器において上記アドレス設定部で設定されたアドレスを
上記メモリに記憶し、 その後、定期的に、上記各中継器において上記アドレス
設定部で設定されたアドレスと上記メモリに記憶された
アドレスとの一致を判別し、 不一致であるときにはアドレス異常信号を出力するよう
にしたことを特徴とする、多重信号伝送に於けるアドレ
ス異常検出方法。(1) Each of the plurality of repeaters connected to the receiver via multiple signal lines includes an address setting section for setting an address unique to the repeater, and a memory for storing the address set by the address setting section. When each repeater is energized or reset, the address set in the address setting section of each repeater is stored in the memory, and then periodically In multiplexed signal transmission, it is determined whether the address set in the address setting section matches the address stored in the memory, and if they do not match, an address abnormality signal is output. Address anomaly detection method.
回路部と、 上記多重信号の処理を行なうＣＰＵと、 上記ＣＰＵで処理した信号に応じて、端末機器へ制御信
号を出力するとともに該端末機器からの信号をＣＰＵに
返送するＩ／Ｏポートと、 多重信号の伝送に使用される固有のアドレスを設定する
アドレス設定部と、 予め定められた所定の時間だけタイマー信号を出力した
後にタイムアップするタイマー回路と、電源の通電時あ
るいは上記ＣＰＵのリセット時に、上記アドレス設定部
で設定されたアドレスを上記Ｉ／Ｏポート及び上記ＣＰ
Ｕを介して記憶するメモリとを備えた、多重信号伝送用
中継器であって、上記タイマー回路からタイマー信号が
出力されている期間は、上記多重信号伝送回路部に入力
される多重信号のアドレスと上記メモリに記憶されたア
ドレスとの一致を上記ＣＰＵによって判別し、これらの
アドレスが一致したときには、該ＣＰＵで上記多重信号
に応じた必要な信号処理を行って上記端末機器へ制御信
号の出力を行なうとともに、該端末機器からの信号を上
記ＣＰＵで信号処理して上記多重伝送回路に伝送し、 上記タイマー回路がタイムアップしたときには、上記ア
ドレス設定部で設定されたアドレスを上記Ｉ／Ｏポート
を介して上記ＣＰＵに取り込んで、上記メモリに記憶さ
れたアドレスとの一致を判別し、これらのアドレスが一
致した場合には、上記タイマー回路を再起動する一方、 これらのアドレスが不一致である場合には上記ＣＰＵの
信号処理動作を停止する構成にしたことを特徴とする、
多重信号伝送用中継器。(2) A multiplex signal transmission circuit unit that transmits and receives multiplexed signals to and from the receiver, a CPU that processes the multiplexed signal, and outputs control signals to terminal equipment according to the signals processed by the CPU. An I/O port that returns signals from the terminal device to the CPU, an address setting section that sets a unique address used for transmitting multiplexed signals, and a timer signal that outputs a timer signal for a predetermined period of time. A timer circuit that times up, and when the power is turned on or the CPU is reset, the address set in the address setting section is transferred to the I/O port and the CPU.
A repeater for multiplex signal transmission, which is equipped with a memory for storing data via U, and during a period when the timer signal is output from the timer circuit, the address of the multiplex signal input to the multiplex signal transmission circuit section is The CPU determines if the address matches the address stored in the memory, and when these addresses match, the CPU performs necessary signal processing according to the multiplexed signal and outputs a control signal to the terminal device. At the same time, the CPU processes the signal from the terminal device and transmits it to the multiplex transmission circuit, and when the timer circuit times out, the address set in the address setting section is transferred to the I/O port. is loaded into the CPU via the CPU and determines whether the address matches the address stored in the memory, and if these addresses match, restarts the timer circuit, while if these addresses do not match. is characterized in that it is configured to stop the signal processing operation of the CPU,
Repeater for multiplex signal transmission.
憶されたアドレスとの不一致によって上記ＣＰＵの信号
処理動作が停止した場合に、該ＣＰＵから上記Ｉ／Ｏポ
ートを介してアドレス異常信号を出力する構成にしたこ
とを特徴とする、請求項２に記載の多重信号伝送用中継
器。(3) When the signal processing operation of the CPU is stopped due to a mismatch between the address of the address setting section and the address stored in the memory, an address abnormality signal is output from the CPU via the I/O port. The multiplex signal transmission repeater according to claim 2, characterized in that the repeater has the following configuration.
信号によって該中継器に接続された端末機器の制御を行
なうようにした多重信号伝送システムにおいて、 上記中継器は、 受信器との間で多重信号を送受する多重信号伝送回路部
と、上記多重信号の処理を行なうＣＰＵと、上記ＣＰＵ
で処理した信号に応じて、端末機器へ制御信号を出力す
るとともに該端末機器からの信号をＣＰＵに返送するＩ
／Ｏポートと、多重信号の伝送に使用される固有のアド
レスを設定するアドレス設定部と、電源の通電時あるい
は上記ＣＰＵのリセット時に、上記アドレス設定部で設
定されたアドレスを上記Ｉ／Ｏポート及び上記ＣＰＵを
介して記憶するメモリとを備えるとともに、上記受信機
は、上記中継器に定期的にアドレス照合信号を送出する
アドレス照合信号送出回路を備えており、 上記受信機から多重信号が上記中継器に伝送された場合
には、該多重信号のアドレスと上記メモリに記憶された
アドレスとの一致を上記ＣＰＵによって判別し、これら
のアドレスが一致したときには、該ＣＰＵで上記多重信
号に応じた必要な信号処理を行って上記端末機器へ制御
信号の出力を行なうとともに、該端末機器からの信号を
上記ＣＰＵで信号処理して上記多重伝送回路を介して上
記受信機に返信する一方、 上記受信機のアドレス照合信号送出回路からアドレス照
合信号が伝送された場合には、上記アドレス設定部で設
定されたアドレスを上記Ｉ／Ｏポートを介して上記ＣＰ
Ｕに取り込んで、上記メモリに記憶されたアドレスとの
一致を判別し、これらのアドレスが不一致である場合に
は、上記ＣＰＵの信号処理動作を停止する構成にしたこ
とを特徴とする、多重信号伝送システム。(4) In a multiplex signal transmission system in which a receiver and a repeater are connected by a multiplex signal line and terminal equipment connected to the repeater is controlled by the multiplex signal, the repeater is a receiver. a multiplex signal transmission circuit unit that transmits and receives multiplexed signals between the CPU, a CPU that processes the multiplexed signal, and the CPU that processes the multiplexed signal;
An I that outputs a control signal to the terminal device according to the processed signal and returns the signal from the terminal device to the CPU.
/O port, and an address setting section for setting a unique address used for multiplexed signal transmission, and when the power is turned on or the CPU is reset, the address set by the address setting section is set to the I/O port. and a memory for storing data via the CPU, and the receiver also includes an address verification signal sending circuit that periodically sends out an address verification signal to the repeater, and the receiver transmits the multiplexed signal to the repeater. When the multiplexed signal is transmitted to a repeater, the CPU determines whether the address of the multiplexed signal matches the address stored in the memory, and when these addresses match, the CPU determines whether the address of the multiplexed signal matches the address stored in the memory. Performs necessary signal processing and outputs a control signal to the terminal device, and also processes the signal from the terminal device in the CPU and returns it to the receiver via the multiplex transmission circuit. When an address verification signal is transmitted from the address verification signal sending circuit of the machine, the address set in the address setting section is transmitted to the CP via the I/O port.
A multiplexed signal, characterized in that the multiplexed signal is fetched into the CPU, and it is determined whether the address matches the address stored in the memory, and if these addresses do not match, the signal processing operation of the CPU is stopped. transmission system.
上記メモリに記憶されたアドレスとの不一致によって上
記ＣＰＵの信号処理動作が停止した場合に、該ＣＰＵか
ら上記Ｉ／Ｏポートを介してアドレス異常信号を出力す
る構成にしたことを特徴とする、請求項４に記載の多重
信号伝送システム。(5) When the signal processing operation of the CPU is stopped due to a mismatch between the address in the address setting section and the address stored in the memory, the repeater transmits an address from the CPU through the I/O port. The multiplex signal transmission system according to claim 4, characterized in that the system is configured to output an abnormal signal.
り、 上記中継器が、上記アドレス設定部のアドレスと上記メ
モリに記憶されたアドレスとの不一致によって上記ＣＰ
Ｕの信号処理動作が停止した場合に、該ＣＰＵから上記
多重信号伝送回路部を介して上記受信機にアドレス異常
信号を出力し、該受信機のアドレス異常表示部で表示さ
せる構成にしたことを特徴とする、請求項４に記載の多
重信号伝送システム。(6) The receiver further includes an address abnormality display unit, and the repeater detects the CP due to a mismatch between the address in the address setting unit and the address stored in the memory.
When the signal processing operation of U is stopped, the CPU outputs an address abnormality signal to the receiver via the multiplex signal transmission circuit, and the address abnormality signal is displayed on the address abnormality display section of the receiver. The multiplex signal transmission system according to claim 4, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077431A JPH02254833A (en) | 1989-03-28 | 1989-03-28 | Address fault detection method in multiplex signal transmission, and multiplex signal transmission repeater and multiplex signal transmission system using the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077431A JPH02254833A (en) | 1989-03-28 | 1989-03-28 | Address fault detection method in multiplex signal transmission, and multiplex signal transmission repeater and multiplex signal transmission system using the method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02254833A true JPH02254833A (en) | 1990-10-15 |
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ID=13633814
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1077431A Pending JPH02254833A (en) | 1989-03-28 | 1989-03-28 | Address fault detection method in multiplex signal transmission, and multiplex signal transmission repeater and multiplex signal transmission system using the method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02254833A (en) |
-
1989
- 1989-03-28 JP JP1077431A patent/JPH02254833A/en active Pending
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