JPH0225347A

JPH0225347A - Data density conversion control circuit

Info

Publication number: JPH0225347A
Application number: JP17673888A
Authority: JP
Inventors: Yoshihiro Ogawa; 小川　義広
Original assignee: Niigata Fuji Xerox Manufacturing Co Ltd
Current assignee: Niigata Fuji Xerox Manufacturing Co Ltd
Priority date: 1988-07-15
Filing date: 1988-07-15
Publication date: 1990-01-26
Anticipated expiration: 2012-12-10
Also published as: JP2690508B2

Abstract

PURPOSE:To control the conversion of image data density using hardware and make possible the acceleration of printing speed of a printer by providing an image data transfer section, a counter group, the first and second clock control devices, a data control/composition device and a shift register. CONSTITUTION:If a SEF signal from a data writing section 7 is HIGH, a transfer clock pulse is entered into a base-N counter 2, a base-(N+1) counter 3 and a base-(N+2) counter, and the counter 2 generates a carry signal with the N-1st clock pulse and the counter 3 generates the carry signal with the Nth clock pulse. The carry output is entered into a clock control circuit 5 to control the clock pulse to be connected to a shift register 8 and data B is retained by a data control circuit 6 without being transferred to the shift register 8, if the Nth clock pulse is generated. With the N+1st clock pulse, the N+1st data C and data B retained by the control circuit 6 are ORed by a data composition circuit 9.

Description

【発明の詳細な説明】（産業上の利用分野）本発明はプリント出力イメージのドツト密度変換による
画像の縮小に関し、特に任意のパルス列ごとにデータを
間引いた密度変換制御に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to image reduction by dot density conversion of a printed output image, and particularly to density conversion control in which data is thinned out for each arbitrary pulse train.

（従来の技術）従来、プリント出力イメージのドツト密度変換による画
像縮小はプログラムによるものであった。(Prior Art) Conventionally, image reduction by dot density conversion of a printout image has been done by a program.

（発明が解決しようとする課題）上述した従来のドツト密度変換はプログラム処理による
ものであるため、処理時間が長くかかり、プリンタの印
字速度を低下させるという欠点がある。(Problems to be Solved by the Invention) Since the conventional dot density conversion described above is based on program processing, it has the disadvantage that it takes a long time and reduces the printing speed of the printer.

本発明の目的は、画像データをハードウェアでデータ密
度変換制御することにより上記欠点を除去し、プリンタ
の印字速度を低下することかないように構成したデータ
密度変換制御回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a data density conversion control circuit that eliminates the above-mentioned drawbacks by performing data density conversion control of image data using hardware, and is configured so as not to reduce the printing speed of a printer.

（課題を解決するための手段）本発明によるデータ密度変換制御回路は画像データ転送
部と、カウンタ群と、第１のクロック制御手段と、デー
タ制御・合成手段と、シフトレジスタと、第２のクロッ
ク制御手段とを具備して構成したものである。(Means for Solving the Problems) A data density conversion control circuit according to the present invention includes an image data transfer section, a counter group, a first clock control means, a data control/synthesis means, a shift register, a second This configuration includes clock control means.

画像データ転送部は、画像データを転送するためのもの
である。The image data transfer unit is for transferring image data.

カウンタ群はそれぞれＮ進、Ｎ＋１進、Ｎ−）２進のカ
ウンタを備えて任意のデータ数ごとに画像データを間引
くクロックを生成するためのものである。The counter groups each include N-ary, N+1-ary, and N-) binary counters, and are used to generate a clock for thinning out image data every arbitrary number of data.

第１のクロック制御手段は、カウンタ群に対してデータ
を間引くクロックを供給するためのものである。The first clock control means is for supplying a clock for thinning data to the counter group.

データ制御・合成手段は、カウンタ群のクロック出力に
より画像データ転送部から送出された画像データを任意
のデータ数ごとに間引くためのものである。The data control/synthesizing means is for thinning out the image data sent from the image data transfer section into arbitrary data numbers based on the clock output of the counter group.

シフトレジスタは、データ制御・合成手段より間引かれ
て出力されたデータを順次、記憶しておくためのもので
ある。The shift register is used to sequentially store data thinned out and output from the data control/synthesizing means.

第２のクロック制御手段は、シフトレジスタに対して上
記間引かれたデータに対応したクロックを供給するため
のものである。The second clock control means is for supplying a clock corresponding to the thinned out data to the shift register.

（実施例）次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.

第１図は、本発明によるデータ密度変換制御回路の一実
施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of a data density conversion control circuit according to the present invention.

第１図において、１は画像データ転送部、２はＮ進カウ
ンタ、３はＮ＋１進カウンタ、４はＮ＋２進カウンタ、
５はクロック制御回路、６はデータ制御回路、７はデー
タ書込み部、８はシフトレジスタ群、９はデータ合成回
路、１０はクロック制御回路である。また、クロック制
御回路５において、５１はフリラグフロップ、５２はＡ
ＮＤゲートである。In FIG. 1, 1 is an image data transfer unit, 2 is an N-ary counter, 3 is an N+1-ary counter, 4 is an N+2-ary counter,
5 is a clock control circuit, 6 is a data control circuit, 7 is a data writing section, 8 is a shift register group, 9 is a data synthesis circuit, and 10 is a clock control circuit. Further, in the clock control circuit 5, 51 is a free lag flop, 52 is an A
It is an ND gate.

第２図は、第１図に示すデータ密度変換制御回路の各部
の動作管示すタイムチャートである。FIG. 2 is a time chart showing the operation of each part of the data density conversion control circuit shown in FIG.

第３図は、密度変換によって画像縮小された出力イメー
ジを示す説明図である。FIG. 3 is an explanatory diagram showing an output image reduced in size by density conversion.

本発明によるデータ密度変換制御回路は、データ転送部
より送られてくる画像データを任意のデータ数ごとに間
引いて制御するものである。The data density conversion control circuit according to the present invention controls the image data sent from the data transfer section by thinning it into arbitrary data numbers.

第３図において、（ａ）は変換前画像データ、（ロ）は
変換画像データである。In FIG. 3, (a) is image data before conversion, and (b) is converted image data.

以下、第１図〜第３図に従りて説明する。The explanation will be given below with reference to FIGS. 1 to 3.

任意のデータ数ごとにデータを間引くために、データ書
込み部７よりＮ進カウンタ２、Ｎ＋１進カウンタ３、な
らびにＮ＋２進カウンタ４へそれぞれ所望の値を書込む
。同時に、データ転送部１より画像データをデータ制御
部６へ入力し、画像転送りロックをクロック制御回路５
゜１０へそれぞれ入力する。In order to thin out data every arbitrary number of data, the data writing section 7 writes desired values into the N-ary counter 2, the N+1-ary counter 3, and the N+2-ary counter 4, respectively. At the same time, image data is input from the data transfer unit 1 to the data control unit 6, and the image transfer is locked by the clock control circuit 5.
Enter each into ゜10.

次に、第２図に示すようにデータ書込み部７よりのＳＥ
Ｌ信号を制御することによって、ＳＥＬ信号が高レベル
のときには転送りロックはそれぞれＮ進カウンタ２．Ｎ
＋１進カウンタ３、ならびにＮ＋２進カウンタに入力さ
れ、Ｎ−１番目のクロックでＮ進カウンタ２はキャリー
信号を発生し、またＮ番目のクロックでＮ＋１進カウン
タ３はキャリー信号を発生する。Next, as shown in FIG.
By controlling the L signal, when the SEL signal is high level, the transfer lock is applied to each N-ary counter 2. N
The signal is input to the +1-base counter 3 and the N+2-base counter, and the N-base counter 2 generates a carry signal at the N-1st clock, and the N+1-base counter 3 generates a carry signal at the Nth clock.

そこで、キャリー出力がクロック制御回路５に入力され
、シフトレジスタ８に接続されるクロックがタイムチャ
ートに示される期間Ｔの間に制御され、Ｎ番目のクロッ
クではデータＢはシフトレジスタ８へ転送されない。Therefore, the carry output is input to the clock control circuit 5, and the clock connected to the shift register 8 is controlled during the period T shown in the time chart, and data B is not transferred to the shift register 8 at the Nth clock.

Ｎ進カウンタ２のキャリー信号によりＮ番目のクロック
で転送されるべきデータＢがデータ制御回路６に保持さ
れる。次のＮ＋１番目のクロックパルスにおいて、Ｎ＋
１番目に送られてくるデータＣと、データ制御回路６に
保持しておいたデータＢとがデータ合成回路９によって
ＯＲ演算される。Data B to be transferred at the Nth clock is held in the data control circuit 6 by the carry signal of the N-ary counter 2. At the next N+1 clock pulse, N+
Data C sent first and data B held in data control circuit 6 are ORed by data synthesis circuit 9.

上記によってデータＢ十Ｃがシフトレジスタ８に送られ
、データは間引かれたことになる。As a result of the above, data B1C is sent to the shift register 8, and the data is thinned out.

これによって、元の画像データは第３図に示すように縮
ノドされて出力される。As a result, the original image data is reduced and output as shown in FIG.

ＳＥＬ信号が低レベルのときには、転送りロックはＮ進
カウンタ２、Ｎ＋１進カウンタ３、およびＮ＋２進カウ
ンタ４のいずれにも供給されないので、データは間引か
れない。従って〜転送りロックに同期した画像データの
みがシフトレジスタ群８に供給され、密度変換されてい
ないデータが転送される。When the SEL signal is at a low level, the transfer lock is not supplied to any of the N-ary counter 2, the N+1-ary counter 3, and the N+2-ary counter 4, so that data is not thinned out. Therefore, only image data synchronized with the transfer lock is supplied to the shift register group 8, and data that has not been density-converted is transferred.

（発明の効果）以上説明したように本発明は、画像データをハードウェ
アでデータ密度変換制御することによって、プリンタの
印字速度を高速化できると云う効果がある。(Effects of the Invention) As described above, the present invention has the advantage that the printing speed of the printer can be increased by controlling data density conversion of image data using hardware.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明によるデータ密度変換制御回路の一実
施例を示すブロック図である。第２図は、第１図の各部の信号を示すタイムチャートで
ある。第３図は、本発明による画像データ密度変換の効果を示
す説明図である。ト・・画像データ転送部２・・・Ｎ進カウンタ３・・・Ｎ＋１進カウンタ４・・・Ｎ＋２進カウンタ５・・・クロック制御回路６・・・データ制御回路７・・・データ書込４部８・・・シフトレジスタ９・・・データ合成回路１０・・・クロック制御回路５１・・・フリラグフロップ５２・・・ＡＮＤゲートFIG. 1 is a block diagram showing one embodiment of a data density conversion control circuit according to the present invention. FIG. 2 is a time chart showing signals of each part in FIG. 1. FIG. 3 is an explanatory diagram showing the effect of image data density conversion according to the present invention. Image data transfer unit 2...N-ary counter 3...N+1-ary counter 4...N+2-ary counter 5...Clock control circuit 6...Data control circuit 7...Data writing 4 Section 8...Shift register 9...Data synthesis circuit 10...Clock control circuit 51...Free lag flop 52...AND gate

Claims

【特許請求の範囲】[Claims]

画像データを転送するための画像データ転送部と、それ
ぞれＮ進、Ｎ＋１進、およびＮ＋２進のカウンタを備え
て任意のデータ数ごとに前記画像データを間引くクロッ
クを生成するためのカウンタ群と、前記カウンタ群に対
して前記データを間引くクロックを供給するための第１
のクロック制御手段と、前記カウンタ群のクロック出力
により前記画像データ転送部から送出された前記画像デ
ータを前記任意のデータ数ごとに間引くためのデータ制
御・合成手段と、前記データ制御・合成手段より間引か
れて出力されたデータを順次、記憶しておくためのシフ
トレジスタと、前記シフトレジスタに対して前記間引か
れたデータに対応したクロックを供給するための第２の
クロック制御手段とを具備して構成したことを特徴とす
るデータ密度変換制御回路。an image data transfer unit for transferring image data; a group of counters each including N-ary, N+1-ary, and N+2-ary counters for generating a clock for thinning out the image data every arbitrary number of data; A first clock for supplying a clock for thinning out the data to the counter group.
a clock control means, a data control/synthesis means for thinning out the image data sent from the image data transfer unit according to the clock output of the counter group into the arbitrary number of data; A shift register for sequentially storing thinned and output data; and a second clock control means for supplying the shift register with a clock corresponding to the thinned out data. A data density conversion control circuit comprising: