JPH02246091A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02246091A JPH02246091A JP1065361A JP6536189A JPH02246091A JP H02246091 A JPH02246091 A JP H02246091A JP 1065361 A JP1065361 A JP 1065361A JP 6536189 A JP6536189 A JP 6536189A JP H02246091 A JPH02246091 A JP H02246091A
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- Japan
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- sense amplifier
- lines
- cell array
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- sense
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体記憶装置特にそのチップ面積を節減するための分
割配線に関し、 データバス幅の節減およびセンスアンプ駆動信号線幅の
節減を目的とし、 複数のワード線とビット線、各ビット線に設けられるセ
ンスアンプの列、および各センスアンプ列に平行に走る
データバス線を有する半導体記憶装置において、データ
バス線をセンスアンプ列方向で分割して、独立な複数群
とし、各群をセンスアンプ列と直交する方向でセルアレ
イ上またはセルアレイとセンスアンプ上を延びる第２の
データバスに接続した構成とする。
割配線に関し、 データバス幅の節減およびセンスアンプ駆動信号線幅の
節減を目的とし、 複数のワード線とビット線、各ビット線に設けられるセ
ンスアンプの列、および各センスアンプ列に平行に走る
データバス線を有する半導体記憶装置において、データ
バス線をセンスアンプ列方向で分割して、独立な複数群
とし、各群をセンスアンプ列と直交する方向でセルアレ
イ上またはセルアレイとセンスアンプ上を延びる第２の
データバスに接続した構成とする。
（産業上の利用分野〕
本発明は、半導体記憶装置特にそのチップ面積を節減す
るための分割配線に関する。
るための分割配線に関する。
近年の半導体記憶装置においては、ビット容量の増大に
伴ない、各部の所要面積の縮減が望まれている。所要面
積の縮減には微細化が有効であるが、効率的な配線も重
要である。
伴ない、各部の所要面積の縮減が望まれている。所要面
積の縮減には微細化が有効であるが、効率的な配線も重
要である。
（従来の技術〕
半導体記憶装置ではワード線、ビット線、データバス、
センスアンプ駆動線、コラム選択線、電源線など多数の
配線を使用する、大容量メモリになる程これらの配線の
数は膨大になり、−層には収まらなくて多層化されてい
る。
センスアンプ駆動線、コラム選択線、電源線など多数の
配線を使用する、大容量メモリになる程これらの配線の
数は膨大になり、−層には収まらなくて多層化されてい
る。
第５図に従来例を示す、縦方向に走っているＷＬはワー
ド線、横方向に走っているＢＬ、ＢＬはビット線で、こ
れらは多数あり、そして各ワード線とビット線の交点に
メモリセルＭＣが配設される。一対のビット線ＢＬ、Ｂ
ＬとそのメモリセルＭＣ，線ＳＡなどをブロックＭＱＱ
、 ＭＱＩ 、 −・・・・・で示すと、これらは多数
縦方向に並び（Ｍ ００ 。
ド線、横方向に走っているＢＬ、ＢＬはビット線で、こ
れらは多数あり、そして各ワード線とビット線の交点に
メモリセルＭＣが配設される。一対のビット線ＢＬ、Ｂ
ＬとそのメモリセルＭＣ，線ＳＡなどをブロックＭＱＱ
、 ＭＱＩ 、 −・・・・・で示すと、これらは多数
縦方向に並び（Ｍ ００ 。
Ｍｏ１．・・・・・・）、かつ同じものが横方向にも並
ぶ（Ｍ ｏｏとＭＩＯなど）。これらは同じ構成なので
、図ではＭ ００とＭＩＯのみ詳細に示し、他は省略し
である。縦方向に並ぶセンスアンプＳＡの列と平行にデ
ータバスＤＢ２．ＤＢ３が走り、コラムゲー）Ｇ２，０
３によりビット線ＢＬ、ＢＬはデータバスＤＢ２ 、Ｄ
Ｂ３の対応する対へ接続される。このメモリは４ビット
同時読出し型で、例えばＭ ＤＯ’＝Ｍ ０３の４ブロ
ツクのＢＬ、 ＢＬが８本のデータバスＤＢ２の対応す
る線へ、コラムゲートを通して接続する。データバスＤ
Ｂ２に読出されたデータはデータラッチＤＬにラッチさ
れ、ゲー）Ｇ１を経て、横方向に走る８本のデータバス
ＤＢ、を通して外部へ取出される。
ぶ（Ｍ ｏｏとＭＩＯなど）。これらは同じ構成なので
、図ではＭ ００とＭＩＯのみ詳細に示し、他は省略し
である。縦方向に並ぶセンスアンプＳＡの列と平行にデ
ータバスＤＢ２．ＤＢ３が走り、コラムゲー）Ｇ２，０
３によりビット線ＢＬ、ＢＬはデータバスＤＢ２ 、Ｄ
Ｂ３の対応する対へ接続される。このメモリは４ビット
同時読出し型で、例えばＭ ＤＯ’＝Ｍ ０３の４ブロ
ツクのＢＬ、 ＢＬが８本のデータバスＤＢ２の対応す
る線へ、コラムゲートを通して接続する。データバスＤ
Ｂ２に読出されたデータはデータラッチＤＬにラッチさ
れ、ゲー）Ｇ１を経て、横方向に走る８本のデータバス
ＤＢ、を通して外部へ取出される。
縦方向に走る線Ｊ、、７２はセンスアンプ駆動信号線で
、Ｅ！はゲー）ＧＩＯを介して電源Ｖｃｅ線へ接続され
、Ｉ１２はゲー）０口を介して電源Ｖｓｓ線へ接続され
、センスアンプの動作／不動作・を制御する。ゲー）Ｇ
４とＧ６ 、Ｇ６とＧ７はカットゲート、Ｑｌ とＧ２
およびＧ３とＧ４はビット線ＢＬ、Ｂ工の短絡用（リセ
ット用）トランジスタ、１５とｆｆｉ？、は該トランジ
スタのオン／オフ用信号線ｉ６．ｉｏは、ビットライン
、シッート用の電源線である。他のブロックについても
同様である。Ｘデコーダ１０はワード線選択を行ない、
Ｙデコーダ２０はビット線選択、本例では４対ずつの選
択を行なう、ＤＲはゲートのドライバである。
、Ｅ！はゲー）ＧＩＯを介して電源Ｖｃｅ線へ接続され
、Ｉ１２はゲー）０口を介して電源Ｖｓｓ線へ接続され
、センスアンプの動作／不動作・を制御する。ゲー）Ｇ
４とＧ６ 、Ｇ６とＧ７はカットゲート、Ｑｌ とＧ２
およびＧ３とＧ４はビット線ＢＬ、Ｂ工の短絡用（リセ
ット用）トランジスタ、１５とｆｆｉ？、は該トランジ
スタのオン／オフ用信号線ｉ６．ｉｏは、ビットライン
、シッート用の電源線である。他のブロックについても
同様である。Ｘデコーダ１０はワード線選択を行ない、
Ｙデコーダ２０はビット線選択、本例では４対ずつの選
択を行なう、ＤＲはゲートのドライバである。
メモリセルはセンスアンプの左、右にあるが、左側のメ
モリセルを選択するときは右側のカットゲートＧ６ 、
Ｇ７で右側のメモリセル群を切離し、右側のメモリセル
を選択するときは左側のカットゲートで左側のメモリセ
ル群を切離す。
モリセルを選択するときは右側のカットゲートＧ６ 、
Ｇ７で右側のメモリセル群を切離し、右側のメモリセル
を選択するときは左側のカットゲートで左側のメモリセ
ル群を切離す。
一般にビット線は、多結晶シリコン及び基板に形成した
拡散層で構成する。ワード線は、メモリセルのトランジ
スタのゲートと共に多結晶シリコンで構成し、抵抗を下
げるために金属（アルミ）配線で裏打ちする。セルは、
スタック型の場合、多結晶シリコン２層で構成する。な
お本例のメモリはポリシリコン４層、アルミ２層、拡散
層を入れて７層の配線である。縦方向に走るデータバス
ＤＢ２ 、ＤＢ３等と、横方向に走るコラム選択線１３
．１４等はアルミ２層配線め１層目と２層目を使用し、
コラム選択線１３．１４などは左、右のブロックＭ ｏ
ｏとＭ 、１０等で共用して、所要面積の縮減を図うて
いる。
拡散層で構成する。ワード線は、メモリセルのトランジ
スタのゲートと共に多結晶シリコンで構成し、抵抗を下
げるために金属（アルミ）配線で裏打ちする。セルは、
スタック型の場合、多結晶シリコン２層で構成する。な
お本例のメモリはポリシリコン４層、アルミ２層、拡散
層を入れて７層の配線である。縦方向に走るデータバス
ＤＢ２ 、ＤＢ３等と、横方向に走るコラム選択線１３
．１４等はアルミ２層配線め１層目と２層目を使用し、
コラム選択線１３．１４などは左、右のブロックＭ ｏ
ｏとＭ 、１０等で共用して、所要面積の縮減を図うて
いる。
しかしながら第５図の半導体記憶装置では、センスアン
プ列と平行に走るデータバスＤＢ２．ＤＢ３が各８本（
４対）からなり、ピッチを３μｍとしても４対×２×３
μｍ−２４μｍを必要とする。大容量例えば１６ＭＤＲ
ＡＩ’ｌでは第４図に示すように、ＩＭのセルブロック
を１６個並設し、各ブロックは２にセンスアンプ列とそ
れを挾んでその左右に置かれる５１２にセルブロックで
構成する。２４μｍ幅のデータバスも１６組あれば全体
では２４μｍＸ１６−３８４μｍとなり、所要面積がか
なり大きくなる。
プ列と平行に走るデータバスＤＢ２．ＤＢ３が各８本（
４対）からなり、ピッチを３μｍとしても４対×２×３
μｍ−２４μｍを必要とする。大容量例えば１６ＭＤＲ
ＡＩ’ｌでは第４図に示すように、ＩＭのセルブロック
を１６個並設し、各ブロックは２にセンスアンプ列とそ
れを挾んでその左右に置かれる５１２にセルブロックで
構成する。２４μｍ幅のデータバスも１６組あれば全体
では２４μｍＸ１６−３８４μｍとなり、所要面積がか
なり大きくなる。
またセンスアンプは、センスアンプ列方向に走る一対の
線（センスアンプ駆動信号線）とゲートを通して電源ｖ
ｃｃＳｖｓｓへ接続されるが、２に個のセンスアンプの
列では鎖線を流れる電流が大になり、配線における電流
密度を考慮すれば、線幅は４０μｍ程度になる。それが
第４図では１６対あるから全体では４０μｍＸ２Ｘ１６
−１２８０μｍとなり、かなりの面積を必要とする。
線（センスアンプ駆動信号線）とゲートを通して電源ｖ
ｃｃＳｖｓｓへ接続されるが、２に個のセンスアンプの
列では鎖線を流れる電流が大になり、配線における電流
密度を考慮すれば、線幅は４０μｍ程度になる。それが
第４図では１６対あるから全体では４０μｍＸ２Ｘ１６
−１２８０μｍとなり、かなりの面積を必要とする。
本発明はか＼る点を改善しようとするもので、データバ
ス幅の節減およびセンスアンプ駆動信号線幅の節減を目
的とするものである。
ス幅の節減およびセンスアンプ駆動信号線幅の節減を目
的とするものである。
第１図に示すように本発明ではセンスアンプ列に平行に
走るデータバスベアを分割して独立な複数群ＤＢ ２１
とＤＢ２２ ＜ ＤＢ３１ とＤＢ３２にする。これ
らのデータバスＤＢ２１ 、ＤＢ３１ ＊ＤＢ ２２
、ＤＢ ３２は、横方向（センスアンプ列と直交する方
向）でセルアレイ上またはセルアレイとセンスアンプ上
を延びる配線（第２のデータバス）Ｉｌ目・ ＩＩ２・
１２１・ １２２に接続して、外部とのデータの入出
力を行なうようにする。
走るデータバスベアを分割して独立な複数群ＤＢ ２１
とＤＢ２２ ＜ ＤＢ３１ とＤＢ３２にする。これ
らのデータバスＤＢ２１ 、ＤＢ３１ ＊ＤＢ ２２
、ＤＢ ３２は、横方向（センスアンプ列と直交する方
向）でセルアレイ上またはセルアレイとセンスアンプ上
を延びる配線（第２のデータバス）Ｉｌ目・ ＩＩ２・
１２１・ １２２に接続して、外部とのデータの入出
力を行なうようにする。
またセンスアンプ列方向に走るセンスアンプ駆動信号線
１１ 、ｚ２はその複数箇所で、横方向配線１３１・
１３２・ ｌ１４１・ １４２により電源Ｖ ｓｓ、
Ｖ ｃｃへ接続する０例えばセンスアンプ列が２に個の
センスアンプを含むなら、各ＩＫ個の２群に分け、各群
のセンスアンプ駆動信号線ｔｒｔ と１２を配線ｌ１３
１ と１３２．ｌ１４１と１４２により電源Ｖ ｓｓ、
Ｖ ｃｃへ接続する。
１１ 、ｚ２はその複数箇所で、横方向配線１３１・
１３２・ ｌ１４１・ １４２により電源Ｖ ｓｓ、
Ｖ ｃｃへ接続する０例えばセンスアンプ列が２に個の
センスアンプを含むなら、各ＩＫ個の２群に分け、各群
のセンスアンプ駆動信号線ｔｒｔ と１２を配線ｌ１３
１ と１３２．ｌ１４１と１４２により電源Ｖ ｓｓ、
Ｖ ｃｃへ接続する。
このようにすると、データバス幅の低減が可能である０
例えばこのメモリが第５図のように４ビット同時読出し
型で、データバスＤＢ２ 、ＤＢ３は各８本からなると
き、これを第１図のように２分してＤＢ ２．とＤ’Ｂ
２２ 、 ＤＢ ３１とＤＢ ３２にすると、各々は
２ビツトを受持てばよいから、これらＤＢ２１ 、ＤＢ
２２ 、・・・・・・は各４本でよい。
例えばこのメモリが第５図のように４ビット同時読出し
型で、データバスＤＢ２ 、ＤＢ３は各８本からなると
き、これを第１図のように２分してＤＢ ２．とＤ’Ｂ
２２ 、 ＤＢ ３１とＤＢ ３２にすると、各々は
２ビツトを受持てばよいから、これらＤＢ２１ 、ＤＢ
２２ 、・・・・・・は各４本でよい。
これにより、所要面積を１／２にすることができる。
またセンスアンプ駆動信号線１１．１２の線幅の低減が
可能である０例えばセンスアンプ列を２分して各々はＩ
Ｋ個のセンスアンプを含むだけにすると、２に個のセン
スアンプの場合に比べて信号線１．．１２を流れる電流
は半減するから、線幅も半分でよい、これにより、所要
面積の半減が可能である。
可能である０例えばセンスアンプ列を２分して各々はＩ
Ｋ個のセンスアンプを含むだけにすると、２に個のセン
スアンプの場合に比べて信号線１．．１２を流れる電流
は半減するから、線幅も半分でよい、これにより、所要
面積の半減が可能である。
センスアンプ駆動信号線は分割して各々を独立にし、そ
の独立な各部分をそれぞれの横方向配線より給電するよ
うにしても、あるいは図示のように分割せず、複数箇所
から給電するようにしてもよく、効果は同様である。
の独立な各部分をそれぞれの横方向配線より給電するよ
うにしても、あるいは図示のように分割せず、複数箇所
から給電するようにしてもよく、効果は同様である。
第２図に本発明の実施例を示す。全図を通してそうであ
るが、他の図と同様な部分には同じ符号が付しである。
るが、他の図と同様な部分には同じ符号が付しである。
このメモリも第４図の１６ＭＤＲＡＭであり、センスア
ンプ列は２に個のセンスアンプを有するが、本例ではこ
れを２分して各ＩＫ個のセンスアンプの列２つにしてい
る。やはり４ビット同時読出し型なのでデータバスは８
本（４対）必要であるが、２分するので各々は４本（２
対）でよい。
ンプ列は２に個のセンスアンプを有するが、本例ではこ
れを２分して各ＩＫ個のセンスアンプの列２つにしてい
る。やはり４ビット同時読出し型なのでデータバスは８
本（４対）必要であるが、２分するので各々は４本（２
対）でよい。
第２のデータバス１１１．ｊ＋２１・ ｊ！１２・１２
２はセレクタ３０で開閉されるスイッチＳＷを介してデ
ータラッチＤＬ１〜ＤＬ４に接続され、これより図示し
ない回路を通して外部と接続する。
２はセレクタ３０で開閉されるスイッチＳＷを介してデ
ータラッチＤＬ１〜ＤＬ４に接続され、これより図示し
ない回路を通して外部と接続する。
この第２図の左側のセンスアンプ列が動作するとき右側
のセンスアンプ列は動作せず、右側のセンスアンプ列が
動作するとき左側のセンスアンプ列は動作しないから、
左、右のセンスアンプ列で交互にデータラッチＤＬを使
用することができ、データランチの共用が可能である。
のセンスアンプ列は動作せず、右側のセンスアンプ列が
動作するとき左側のセンスアンプ列は動作しないから、
左、右のセンスアンプ列で交互にデータラッチＤＬを使
用することができ、データランチの共用が可能である。
左、右のセンスアンプ列のセンスアンプ駆動信号線１．
．１２は横方向配線１１３１．１３２゜１４１・ １４
２とゲートＧｌｌ・ＧＩＯを通して電源Ｖ ｓｓ、
Ｖ ｃｃ線へ接続する。横方向配線（１３１等）は複数
本あってセンスアンプ駆動信号線ｉ１゜１２を各々複数
個所から給電するので、該信号線＃、、７２の幅は複数
分の１でよい。
．１２は横方向配線１１３１．１３２゜１４１・ １４
２とゲートＧｌｌ・ＧＩＯを通して電源Ｖ ｓｓ、
Ｖ ｃｃ線へ接続する。横方向配線（１３１等）は複数
本あってセンスアンプ駆動信号線ｉ１゜１２を各々複数
個所から給電するので、該信号線＃、、７２の幅は複数
分の１でよい。
こうして１６ＭＤＲＡＭでセンスアンプ列方向で２分割
の場合、データバス幅で３８４／２−１９２μｍのまた
センスアンプ駆動信号線幅で１２８０／２−６４０μｍ
の節減が可能である。
の場合、データバス幅で３８４／２−１９２μｍのまた
センスアンプ駆動信号線幅で１２８０／２−６４０μｍ
の節減が可能である。
第３図に、１６個のセンスアンプを１組とした場合の各
種横方向配線のレイアウトを示す。ＳＡ。
種横方向配線のレイアウトを示す。ＳＡ。
〜５Ａ１６は該１６個のセンスアンプ、ＢＬ１〜ＢＬ１
６はこれらのセンスアンプが接続する１６対のビット線
である。ＣＩ、Ｃ２，・・・・・・はコラム選択線、Ｇ
２１ ＊ ０２２ ＋・・・・・・はコラム選択ゲー
トで、第２図ではｌＶ３．Ｇ２．Ｇ３で示したものであ
る。ＤＢａ、ＤＢｂは４本のデータバスＤＢ２１゜・・
・・・・の各対を示す。
６はこれらのセンスアンプが接続する１６対のビット線
である。ＣＩ、Ｃ２，・・・・・・はコラム選択線、Ｇ
２１ ＊ ０２２ ＋・・・・・・はコラム選択ゲー
トで、第２図ではｌＶ３．Ｇ２．Ｇ３で示したものであ
る。ＤＢａ、ＤＢｂは４本のデータバスＤＢ２１゜・・
・・・・の各対を示す。
コラム選択線ＣＩ、 Ｃ２，・・・・・・は１本で２対
のビット線を対応するデータバス対ＤＢａ、ＤＢｂへ接
続し、図示しない他の１６個のセンスアンプ列のそれと
合わせて４ビット間時読出し／書込みを行なう。本例で
はコラム選択線Ｃ１はビット線対ＢＬＩとＢＬ３をデー
タバス対ＤＢａ、ＤＢｂへ接続し、コラム選択線Ｃ２は
ビット線対ＢＬ２とＢＬ４をデータバス対ＤＢａ、ＤＢ
ｂへ接続し、以下これに準する。
のビット線を対応するデータバス対ＤＢａ、ＤＢｂへ接
続し、図示しない他の１６個のセンスアンプ列のそれと
合わせて４ビット間時読出し／書込みを行なう。本例で
はコラム選択線Ｃ１はビット線対ＢＬＩとＢＬ３をデー
タバス対ＤＢａ、ＤＢｂへ接続し、コラム選択線Ｃ２は
ビット線対ＢＬ２とＢＬ４をデータバス対ＤＢａ、ＤＢ
ｂへ接続し、以下これに準する。
１個のセンスアンプ上を１本の横方向配線（コラム選択
線）が走るとすると、１６個のセンスアンプでは１６本
の横方向配線が走ることになるが、コラム選択線は１本
で２ビ７ト線対を扱うから８本でよく、残り８本分のス
ペースが余る。そこで本例ではコラム選択線は上に４本
０１〜Ｃ４、下に４本０５〜Ｃ８とり、中央の８本分を
あけ、この部分に電源ライン又は他の信号線（第２図の
！３１など）とデータバスＤＢｃ（これは第２図のｌ目
など）を配設する。
線）が走るとすると、１６個のセンスアンプでは１６本
の横方向配線が走ることになるが、コラム選択線は１本
で２ビ７ト線対を扱うから８本でよく、残り８本分のス
ペースが余る。そこで本例ではコラム選択線は上に４本
０１〜Ｃ４、下に４本０５〜Ｃ８とり、中央の８本分を
あけ、この部分に電源ライン又は他の信号線（第２図の
！３１など）とデータバスＤＢｃ（これは第２図のｌ目
など）を配設する。
以上説明したように本発明によれば、センスアンプ列と
平行に走るデータバスの幅の節減およびセンスアンプ列
方向に走るセンスアンプ駆動信号線の幅の節減ができ、
特に大容量メモリにおいて大きな所要面積低減効果が得
られる。
平行に走るデータバスの幅の節減およびセンスアンプ列
方向に走るセンスアンプ駆動信号線の幅の節減ができ、
特に大容量メモリにおいて大きな所要面積低減効果が得
られる。
第１図は本発明の原理説明図、
第２図は本発明の詳細な説明図、
第３図は各種横方向配線のレイアウトを示す説明図、
第４図は１６ＭＤＲＡＭの概要説明図、第５図は従来例
の説明図である。 第１図でＷＬはワード線、ＢＬはビット線、ＳＡはセン
スアンプ、ＭＣはメモリセル、ＤＢはデータバス、ｊ’
１１１１１’２１＋ ・・・・・・は第２データバス、
ｇ、、ｚ２はセンスアンプ駆動信号線、１３１゜Ｉｔ３
２．・・・・・・は複数の配線である。 箪１図
の説明図である。 第１図でＷＬはワード線、ＢＬはビット線、ＳＡはセン
スアンプ、ＭＣはメモリセル、ＤＢはデータバス、ｊ’
１１１１１’２１＋ ・・・・・・は第２データバス、
ｇ、、ｚ２はセンスアンプ駆動信号線、１３１゜Ｉｔ３
２．・・・・・・は複数の配線である。 箪１図
Claims (1)
- 【特許請求の範囲】 １、複数のワード線とビット線、各ビット線に設けられ
るセンスアンプの列、および各センスアンプ列に平行に
走るデータバス線を有する半導体記憶装置において、 行選択回路で選択される同一行選択線を有するセルアレ
イにつながったセンスアンプ列においては、データバス
線をセンスアンプ列方向で分割して、独立な複数群とし
、各群をセンスアンプ列と直交する方向でセルアレイ上
またはセルアレイとセンスアンプ上を延びる第２のデー
タバスに接続したことを特徴とする半導体記憶装置。 ２、複数のワード線とビット線、各ビット線に設けられ
るセンスアンプの列、および各センスアンプ列に平行に
走るデータバス線を有する半導体記憶装置において、 行選択回路で選択される同一行選択線を有するセルアレ
イにつながったセンスアンプ列においては、センスアン
プ列と直交する方向でセルアレイ上またはセルアレイと
センスアンプ上を延びる複数の配線を通して、センスア
ンプ列方向に走るセンスアンプ駆動信号線をその複数箇
所で電源に接続してなることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065361A JP3060458B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065361A JP3060458B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246091A true JPH02246091A (ja) | 1990-10-01 |
| JP3060458B2 JP3060458B2 (ja) | 2000-07-10 |
Family
ID=13284746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065361A Expired - Lifetime JP3060458B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060458B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943253A (en) * | 1997-04-15 | 1999-08-24 | Fujitsu Limited | Semiconductor memory device with efficient layout |
| US6625082B2 (en) | 1995-10-04 | 2003-09-23 | Kabushiki Kaisha Toshiba | Test circuit for testing semiconductor memory |
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| Publication number | Publication date |
|---|---|
| JP3060458B2 (ja) | 2000-07-10 |
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