JPH02239324A - シフト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明はデータ処理の分野、より詳細に言えば、シフト
を行った場合のデータのオーバーフローによっ手、デー
タの精度の喪失があったか否かを決めるための、浮動小
数点付きの算術演算のデータ処理に間する． Ｂ．従来の技術 データ処理技術の分野におい手、複数ビットのパイナリ
・データをシフトレ、または循環シフト（　ｃｉｒｃｕ
ｌｅｒ　ｓｈｉｆｔ　）する手段を有するデータ処理シ
ステムがあることは良く知られている。データのシフト
動作は、通常、乗算、または除算のような算術演算を行
う時に必要であり、他方、データの循環は、通常、デー
タ・フィールドの抜取り、または挿入のようなデータ・
フィールドの加工に使用される． 一般に、データ・フィールドの処理動作におい手、小さ
なデータ・フィールドが、より大きなデータ・フィール
ド中にシフトされる．そのような動作に使用されるマル
チブレクサの幅は、通常、シフト・レインジ（シフトの
大きさ）に依存しており、オーバーフローは、シフトさ
れるデータのオア論理動作に基づいて決められる。

本発明に従っ手、マルチブレクサの幅は、シフト・レイ
ンジではなく、入力データ・ビットの数に基づいており
、オーバーフローは、データ信号ではなく、制御信号を
オア論理処理することによって決定される． Ｃ．発明が解決しようとする問題点 本発明の目的は、データ・ビットの喪失を検出する手段
を含む新規なデータ・シフト装置を提供することにある
． 本発明の他の目的は、使用されるスイッチ構造の幅が、
シフト・レインジではなく、入力データ・ビットの数に
従って動作するシフト装置を提供することにある． 本発明の他の目的は、データ・ビットの喪失が、データ
信号によって検出されるのではなく、制御信号をオア論
理処理することによって検出されるシフト装置を提供す
ることにある。

Ｄ．問題点を解決するための手段 本発明に従っ手、小さなデータ・フィールドは、より大
きなデータ・フィールド中にシフトされる。

スイッチ構造は、小さなデータ・フィールド中のビット
の数に従っている．データ・ビットの喪失は、小さなデ
ータ・フィールドを、より大きなデータ・フィールドに
シフトするために使用される制御信号をオア論理処理す
ることによって検出される。

Ｅ．実施例 本発明は、乗算及び浮動小数点のアプリケーションのた
めの「挿入データ・フィールド動作」に適用される。こ
のタイプの動作におい手、ｎビットの小さなデータ・フ
ィールドが、ｎビットのｍ倍のような大きなデータ・フ
ィールドの中の任意の位置に挿入される。例えば、ｎ＝
１６ビットのデータ・フィールドが、ｎビットのｍ倍の
フィールド＝１６ビットの４個のフィールド＝６４ビッ
ト・フィールドの任意の位置に挿入される。この場合、
１６ビットのデータ・フィールドである第１のフィール
ド中の「１」のビットが、６４ビットのデータ・フィー
ルドである第２のデータ・フィールドヘシフトされたか
否かの決定を行わなければならない．これは、オーバー
フローの間で、「１」ビットが喪失したか否か、そし手
、若し、喪失しているならば、再挿入されなければなら
ないことを決定するためのＩ　ＥＥＥ浮動小数点の基準
を満足させるために行われる。

本発明の装置は、２つのレベルのスイッチ構造が設けら
れ、そのスイッチ構造の幅は、第２のデータ・フィール
ドの幅であるシフト・レインジに基づくものとは異なっ
手、小さなデータ・フィールドの幅に基づいている。

データ・ビットが喪失したか否かの決定は、同じデータ
・ビットである４番目毎のデータ・ビットを表わす制御
信号を才ア論理処理することによって行われる。

「入力」の数（小さいデータ・フィールドの入力数）は
、シフト段に許容された数であり、そしてシフト段は見
掛け上、同じスイッチで構成される。６４ビット・フィ
ールド（０ビット位置乃至６３ビット位置）中にシフト
する１６個のビット（０ビット位置乃至１５ビット位置
）がある。０から６３までのシフトの大きさがある（す
べてのデータのオーバーフローよりも大きい数）。

第２のレベルは細かいシフト、即ち０，１、２、８を行
い、そし手、第１のレベルは粗いシフト、即ち０，４、
８、１２、１６、２０、２４、２ａ、３２、３６、４０
、４４、４８、５２、５６及び６０を行う。この長い数
字のリストは、１６個の通路を持つスイッチが第１のレ
ベルに対して必要であるように見える．何故ならば、こ
の長い数字のリストは、第１のレベルの通常の出力が、
１６の異なった場所から来ることが出来るように見える
からである．然しながら、若し、「代表的な」Ｂｎが来
る位置についての正確な計算があるとすれば、それはビ
ット入力位置（ｎ　　Ｓｌ）である．この場合、Ｓ１は
、第１のレベルのシフトの大きさを表わす，Ｓｌは、０
、４、８、１２、１６、２０、．．．６０（このように
定義された）ｔ−持っているから、接続されるべき入力
ビットは、ビット入力位置（ｎ）、ビット入力位置（ｎ
−４）、ビット入力位置（ｎ−８）、ビット入力位置（
ｎ−１２）、ビット入力位置（　ｎ．　−　１　６　）
、ビット入力位置（ｎ−２０＞、．．．ビット入力位置
（ｎ−６０）である．第１の入力は、１５よりも大きく
ないビット入力位置、即ちビット入力位置（１５）から
来るものとし、第２の入力は、ピット入力位置（１５−
４）＝（１１　）から来るものとし、第３の入力は、ピ
ット入力位置（７）から来るものとし、第４の入力は、
ビット入力位置（３）から来るものとし、そし手、第５
の入力は、ビット入力位置（−１）から来るものと仮定
し手、若し、４入力以上の通路を見つけようとする試み
があれば、そのような試みは失敗する．実際上、そのよ
うなビット入力位置は無く、通常、ワードはゼロにより
伸長される．従っ手、ビット入力位置（−１）の「値」
はＯである。併し、この構造におい手、０位置の入力は
、段の出力と、その入力（または、第１のレベルのため
のグランド）との間の開回路と等価であり、そし手、開
回路を得るための最も簡単な方法はデバイスを省略する
ことである． 第２図を参照すると、１６個のビット位置、即ちビット
位置Ｏ乃至ビット位置１６を持つ第１のデータ・フィー
ルド２を、６４個のビット位置、即ちビット位置０乃至
ビット位置６３の第２のデータ・フィールド４中に挿入
することが出来ることを示している．ビット位置６４乃
至７９，の１６個のオーバーフロー・ビット位置がある
。ビット位置６４乃至７９の中に、データ・ビットの喪
失を表示する「１」ビットがあるか否かを、オア・ゲー
ト８が検出する．第２図の場合、入力データ・フィール
ド、即ち第１のデータ・フィールド２は、第２のデータ
・フィールド４の０乃至１５ビット位置中に挿入される
ので、それは、ビット位置６４乃至７９の中は、すべて
「０」であり、オア・ゲートはデータの喪失がないこと
を示す「０」出力を与える． 第３図は、入力データ・フィールド２が、第２のデータ
・フィールド４中の中間の位置に１６回のシフトによっ
て挿入されていることを示す図である．この場合も、ビ
ット位置６４乃至７９にデータのオーバーフローは無い
から、オア・ゲート８は、データの喪失が無いことを表
わす「０」出力を与える． 第４図は、データ・フィールド２が、６８回のシフトに
よって挿入された結果、オーバーフロー・データ・フィ
ールド６のビット位置６４乃至７９にオーバーフローが
発生されたことを示す図である。この場合、オーバーフ
ロー・データ・フィールド６の中に、若し、少なくとも
１つのパイナリ「１」があれば、それは、才ア・ゲート
８によって検出され、オア・ゲート８は、データの喪失
を表示する「１」出力を発生する． 第ＩＡ図及び第ＩＢ図は、本発明のシフト回路の細部の
ブロック図を示し、貼り合せることによって第１図全体
のブロック図となる．入力レジスタ２は、データをシフ
トする第１のレベルのスイツチ構造１０を含み、そし手
、第２のデータ・フィールド４（第２図乃至第４図）に
対し手、ｎ＝１６個の制御信号を与えるデコーダ１２の
制御の下で、ビット位置ＡＯ乃至Ａ１５で構成される入
力データ・フィールドを与える．第１のレベルのスイッ
チ構造１０からのデータ出力は、デコーダ１６によって
与えられるｍ＝４個の制御信号によって制御される第２
のレベルのスイッチ構造１４に与えられる。

第１のレベルのスイッチ構造１０は、スイッチ構造１０
の各スイッチから出力される信号を選択するためのｍ個
の制御入力を持つ入力データ・スイッチＳ　Ｏ乃至８１
６７で構成している。入力データ・スイッチＳ　Ｏ乃至
Ｓ１６３は、ｍ×ｎ個のとット位置の第２データ・フィ
ールド４を構成し、そし手、ｍ個のスイッチ５６４乃至
Ｓ１７１は、オーバーフロー・データ・フィールド６を
構成する． 第２のレベルのスイッチ構造１４は、１つのデータ出力
を選択するために、ｍ個の制御入力を持つｍ×ｎ個の入
力データ・スイッチＳ　Ｏ乃至８２６４で構成されてい
る。ｍ×ｎ個のスイッチＳ２０乃至Ｓ　　６３は、スイ
ッチ構造１０のスイッチＳ１０乃至８１６３から所定の
数のデータ入力を受け取る。

１つのオーバーフロー・スイッチ８２６４はスイツチ構
造１０のスイッチＳ　　６１乃至Ｓ１６４からのデータ
入力を受け取り、そし手、オーバーフローが存在すると
きは常に、データ・ビットの喪失があったか否かの表示
を与える．即ち、「１」データ・ビットが第１のレベル
のスイッチ構造１０中にオーバーフローした時は常に、
５２６４の出力に「１」が与えられる。この点に閲して
は後述する。

シフト・レインジは、出力が６４ビットであり、入力が
１６ビットであることに基礎を置いているから、第１の
レベル及び第２のレベルのスイッチ構造１０及び１４は
、各スイッチ位置の所で４回路スイッチを含んでいる．
これは、第１のレベル及び第２のレベルの各スイッチ構
造における各スイツチに使用されるトランジスタの数を
少なくすることが出来る． 第１のレベルのスイッチ構造１０中のｍ番目のスイッチ
、即ちｍ番目毎のスイッチは、同じデー夕入力を持って
いるが、異なった制御入力を持つでいる。これは、以下
に説明する回路動作に関連し手、第７図を参照して詳細
に説明する。例えば、Ｓ　Ｏ及びＳ　４は同じデータ入
力を持ち、Ｓ１１及びＳ　５は同じデータ入力を持ち、
Ｓ１３２及びＳ１３６は同じデータ入力を持ち、以下同
様に、Ｓ　　５９及びＳ１６３まで同じデータ入力を持
っている．異なった制傅信号を持つこのデータの繰り返
しは、異なった制御信号によっ手、入力データがスイッ
チ構造１０中に入力される位置を決める．デコーダ１２
は、スイッチＳ　Ｏ乃至８１６３に印加されるデータ入
力を制御する制御信号Ｃ１０乃至Ｃ　　６０を与え、そ
し手、制御信号Ｃ１５２乃至Ｃ　　６０は、スイッチＳ
　　６４乃至Ｓ１６７に印加されるデータ入力も制御す
る。スイッチ８１６４乃至８１６７における４番目毎の
データ・ビットを表ねす制御信号のオア論理動作は、デ
ータ・ビットの喪失を検出する。これは、第８図を参照
して後述する。

２つのレベルのスイッチ構造１０及び１４は、０乃至６
３のシフトを与える。第１のレベルにおいては、４ビッ
トの歩進でＯ乃至６０回のシフト／Ｉ！環があり、第２
のレベルにおいては、１ビットの歩道でＯ乃至３回のシ
フトがある。例えば、若し、０のシフトがあれば、制御
信号Ｃ１０及びＣ　２　０がオンになり、ＡＯ乃至Ａ１
５が、出力０乃至出力１５に現われる。若し、シフト５
があれば、制御信号Ｃ１４及びＣ２１がオンになり、Ａ
Ｏ乃至Ａ１５が、出力５乃至出力２０に現われる等々、
以下、制御信号Ｃ６０及びＣ２６３がオンになり、出力
６３にＡＯが現われるまで同様であり、そして出力６４
が、Ａ１乃至Ａ１５から「１」のオーバーフローがある
か否かを表示する。この詳細は以下に説明する． 第５図は、スイッチ構造１０の８１６３と、スイッチ構
造１４の５２６３との細部を示す図である．本発明に用
いられるスイッチは、ＭＯＳトランジスタで構成されて
いる実施例を示しているけれども、本発明は、例えばパ
イボーラ・トランジスタのような他のトランジスタや、
リレーや、ＬＥＤにより制御されるホト・コンダクタ等
でも達成出来ることは注意を要する。この２つのレベル
のスイッチは、出力ワードにビット６３を与える。従っ
手、この回路は、Ｉ＝６３−ｊのように、データ入力Ａ
，と、第１段の制御ラインＣ１ｊに接続されでいる。図
示されたビット（ビット６３）は、夫々制御ラインＣ１
６０、Ｃ１５６、Ｃ１５２及びＣ１４８によって選択さ
れるＡ３、Ａ７、Ａ１１及びＡ１５によって発生されて
いる。この選択は、ＮＭＯＳトランジスタ４６、４８、
５０、５２、５４、５６、５８及び６０によって与えら
れる。ＮＭＯＳトランジスタ４６、４８、５０及び５２
のソースは、接地されており、それらのトランジスタの
ゲートは、夫々ＡＡＡ　　及びＡ１．に接続さ３′　　
　７ゝ　　　１１ れている．ＮＭＯＳトランジスタ５４、５６、５８及び
６０のソースは、ＮＭＯＳトランジスタ４６、４８、５
０及び５２のドレインへ接続されており、ＮＭＯＳ｝ラ
ンジスタ５４、５６、５８及び６０のゲートは、制御ラ
インＣ１６０、Ｃ１５６、Ｃ１５２及びＣ１４８に接続
されている。ＮＭＯＳトランジスタ５４、５６、５８及
び６０のドレインは、共通に接続されており、第１のレ
ベルのスイッチの出力Ｂ６３を構成している。

第２のレベルのスイッチも同様に接続されており、異な
っているのは、異なった制御ラインの機能から生じる相
異が主たるものである。第２のレベルは、どのＣ２０，
Ｃ２１、Ｃ２２及びＣ　２　３がオンであるかに従っ手
、０か、１か、２か、３の大きさのシフトを与える。こ
の段におけるスイッチ動作は、４個のＮＭＯＳ｝ランジ
スタ６２、６４、６６及び６８によって与えられ、これ
らのトランジスタの夫々のゲートは、Ｃ２３、Ｃ　２　
２、Ｃ２１及びＣ　２　０に接続され、これらのトラン
ジスタの夫々のソースは、第１段の出力Ｂ６０，Ｂ６１
、Ｂ６２及びＢ６３に接続されている。ＮＭＯＳトラン
ジスタ６２、６４、６６及び６８のドレインは、ＰＭＯ
Ｓ｝ランジスタ７０のドレインに共通に接続されている
．ＰＭＯＳトランジスタ７０のソースは、電源電圧ｖＤ
Ｄに接続され、ゲートは接地されている。出力は、ＰＭ
ＯＳ｝ランジスタ７０のドレインからの出力が印加され
るインバータ７２を介して与えられる。

ＰＭＯＳデバイス７０は、常時オンになっていることは
注意を要する。第２のレベルのスイッチ・デバイス６２
、６４、６６、６８と、第１のレベルの入力デバイス５
４、５６、５８、６０か、または、第１のレベルの入力
デバイス４６、４８、５０、５２（そし手、同じ第１の
レベルのスイッチ及びＢ６２、Ｂ６１及びＢ６０からの
入力デバイス）とを通る導電路が無い場合、ＰＭＯＳデ
バイス７０は、インバータ６２の入力を高位レベルにす
るので、出力６３に０出力を与える．上述したような導
電路が存在する時、そのような導電路は、ＰＭＯＳデバ
イス７０よりも優先するので、インパータの入力は引き
降ろされ手、出力６３に１出力を与える．上述のスイッ
チング・ネットワークにおい手、シフトの大きさｎに対
する導電路は、入力データＡ　　　が高位である場合に
のみ存在（６３−ｎ） レ、従っ手、出力データは、Ａ（６３−ｎ）となる。例
えば、ｎ＝５６の場合を考えてみる。この場合、制御ラ
インＣ　　５６及びＣ２０はオンになり、デパイス６８
及び５６をオンに転じる。従っ手、インパータ７２の入
力は、Ａ７によって制御され、そして出力６３からの出
力は、Ａ７と同じ値になる。

第６図は、出力０を発生するために、上述と同じスイッ
チ配列を示している。前と同じように、第２のレベルの
スイッチは第１のレベルの入力Ｂｎを選択する．この場
合のｎは出力ビット位置の数値（ここでは０）からシフ
トの大きさ（ここでは０、１、２、３）を差し引いた値
である．０（Ｃ２０によって選択される）を除い手、す
べてのシフトの大きさに対し手、この入力は存在せず、
そし手、適用される通常の拡張（　ｅｘｔｅｎｓｉｏｎ
　）によって０である．このシフト装置におい手、ゼロ
の入力の効果は、導電路を与えないから、この場合、第
２のレベルのスイッチは、ソース及びゲート（デバイス
３４、３６及び３８）が単純に接地される．同様に、第
１のレベルにおい手、Ｃ１０以外のすべての制御によっ
て制御されるスイッチ通路は、非存在のビット位置（Ａ
　　　，Ａ　　　　．．）（−４）　　（−８）’ からデータを受け取り、従っ手、これらのスイッチ（２
ａ、３０、３２）のゲートは接地されているが、入力デ
バイス（１８、２０、２２、２４）は、通常通りに接続
されている。

第７図はスイッチ構造１０の中間のビット位置の２つの
スイッチＳ　　３２及び８１３６と、スイツチ構造１４
の中間のビット位置の２つのスイッチＳ２３２及びＳ２
３６との細部を示す図である．これらのスイッチは、第
５図及び第６図に示したスイッチで説明した動作と同じ
ように動作する。スイッチＳ　　３２及び８１３６は４
ビット位置が、１つずれて置き換えられており、同じデ
ータ入力ＡＯ、Ａ４、Ａ８、Ａ１２を持っているが、異
なった制御信号を持っていることには注意を要する．制
御ラインＣ　　３２、Ｃ　　２ａ、Ｃ　　２４及びＣ１
２０は、Ｓ　　３２を制御し、Ｃ１３６、Ｃ１３２、Ｃ
　　２ａ及びＣ　　２４は、Ｓ１３６を制御する。

第８図は、第１のスイッチ機構１０のオーバーフロー・
フィールドのスイッチＳ　　６４，Ｓ１６５、５　　６
６及びＳ１６７と、第２のスイッチ機構１４のオーバー
フロー・スイッチ８２６４との細部を示す図であり、ス
イッチ機構１４のオーバーフロー・スイッチ８２６４は
、オーバーフローがあった場合、データ・ビットが失わ
れたか否かを決定するために、４番目毎のデータ・ビッ
トを表示する制御信号に対して効果的にオア論理動作を
行う．この動作を言い換えれば、スイッチＳ　　６４乃
至８１６７の中に、オーバーフローしたビットの中に「
１」ビシトが存在したか否かを決めることである．上述
の説明から、第１のレベルのスイッチに対し手、４番目
毎の４回路スイッチは、同じ４つのデータ・ラインを共
用していることには注意を払う必要がある．従っ手、Ｓ
　Ｏはデータ入力Ａ。、ＡＡ及びＡ　を持ち、Ｓ１４は
データ入力ライ４’８１２ ンＡＡＡ及びＡ１２を持ち、そし手、一般的０′　　４
１　　８ に言えば、Ｓ　ｓ　４　ｎは、同じデータ入力ラインを
持っている。この事実は、データのオーバーフローを検
出するために必要なハードウエアを少なくするだめに利
用されている（出力位置６４乃至７９中に１つ、または
それ以上のゼロでないビットをシフトする場合に）。第
８図の構造（この構造はビット位置６４乃至７９中にシ
フトされるゼロでないすべてのビットを、１個の「オー
バーフロー」ビット（出力６４）に纏める才ア論理動作
を含んでいる）は、第９図を参照するとよく理解するこ
とが出来る。第９図は、シフト構造の拡張を示す図であ
り、以下の説明では、出力６５乃至７９を含むすべての
ビットを含んでいるかのようにして説明されている。こ
の図は説明の目的で示したものであっ手、実際には使用
されないことには注意を要する。

第９図におい手、８１６４は、自身の制御線と、データ
入力ビットの位置を持っている。デバイス７４及び７６
によって制御された通路が、絶対に発生しない６４のシ
フトのために付勢された時だけ、デバイス７６はそのゲ
ートが接地されることは注意を要する。同様に、８１６
８のデバイス１５０及び１５２は、これらのデバイスを
含む通路が絶対に発生しない６８、または６４の大きさ
のシフトに対して付勢された時だけ、それらのゲートが
接地される．オーバーフロー状態を決定する場合、ゼロ
でないビットは、オーバーフロー領域６４乃至７９にシ
フトされたことを決めることだけが必要である。これは
、第９図に示した出力Ｂ６４を、Ｂ８８、及びＢ７２、
８７６（図示せず）へ直接に配線することによっ手、極
めて簡単に行うことが出来る。若し、ゼロでないビット
が、第１段のスイッチによって位置６４か、位置６８か
、位置７２か、または位置７６の何れかにシフトされた
ならば、この複合ノード（Ｂ６４として続けられる）は
、アースへ電流を流す． Ｓ　８４及び８１６８の４つの入力は共通なので、入力
デバイスは第１０図に示されたように共用される。この
回路は第９図の回路と同じ機能を遂行するが、Ｓ１６８
、Ｓ１７２及びＳ１７６の回路は省略されている．これ
を達成するためには、特に、各スイッチ（デバイス７６
、８０、８４、８８）は、対応する通路が２つの制御状
態の下で閉じられねばならない事実を与えるために、２
つの並列デバイスを持つような、より複雑なスイッチ構
造を必要とする．この場合に内在する物理的な構造の不
規則性は、第１１図の構造によって回避することが出来
る．ここで、第１０図の２つの並列の制御スイッチは、
スイッチの値が適当な複数制御状態の１つのスイッチに
よって省略される．この回路に内在するコストの問題は
、僅かな制御ラインを付加することだけである．第１１
図におい手、前置き制御のすア回路用の配線か、または
付加的なデコーダの出力用の配線として余分な制御配線
を必要とすることがあり得ることは注意を要する．第８
図の残りのスイッチＳ　　６５、Ｓ１６６及び８１６７
の動作は、入力される異なったデータ・ビットに対する
相異を除い手、上述した回路動作と同じである．このス
イッチ構造は、６７の位置を越えた位置を設けることな
く、上述したような４個の４回路スイッチで構成され、
その出力は、出力ワードの位置８４．．．７９の中に、
第１段のスイッチがゼロでないビットをシフトレたか否
か？反映する単一のオア出力信号Ｂ６４を発生する。

８２６４は上述のスイッチと同じように動作し、その出
力は、出力６４に出力する．即ち、第１段から、オーバ
フロー領域（６４乃至７９）中にシフトされたデータを
出力６４に出力するか（デパイス１００は常にオン）、
または、Ｂ６１、Ｂ６２、或はＢ６３から第２段にシフ
ト入力するデータをオア演算して出力６４に出力する。

従っ手、例えば第２段のシフト装置が、２ビット、また
は３ビット（Ｃ２またはＣ２３）だけシフトレたとすれ
ば、ゼロでないデータが、Ｂ６２からオーバーフロー領
域に伝播する。

オーバーフローの中に「１」があるか否かを決めるため
に、１６個すべての入力ビットＡ。乃至Ａ１．がテスト
される。

Ｓ　　６４はＡ。、Ａ４、Ａ８及びＡ１■のデータ入力
を持ち、Ｓ　　６５はＡ１、Ａ５、Ａ９及びＡ１３のデ
ー夕入力を持ち、Ｓ　　６６はＡ２、Ａ６、Ａ１ｏ及び
Ａ１４のデータ入力を持ち、そし手、Ｓ　６７はＡ３、
Ａ７、Ａ　及びＡ１．のデータ入力を持っている．各ス
イツチは、Ｃ　　５２、Ｃ１５６及びＣ１６０によって
制御され、決定を遂行する。８１６４の動作は既に説明
した通りであり、Ｓ　　６５、Ｓ１６６及びＳ１６７■ の動作は、８１６４の動作と同じである．８１６４はＮ
ＭＯＳ｝ランジスタ７４、７６、７８、８０、８２、８
４、８６及び８８で構成されている゛。トランジスタ７
４、７８、８２及び８６のソース電極は、接地されてお
り、それらのトランジスタのゲート電極は、Ａｏ５Ａ４
、Ａ８及びＡ１２に接続されている．これらのトランジ
スタのドレイン電極は、トランジスタ７６、８０、８４
及び８８のソース電極に接続されている．トランジスタ
７６のゲート電極は接地されており、トランジスタ８０
のゲート電極は０１６０に接続されている。

オア・ゲート９０は、Ｃ１５６及びＣ１６０の入力を持
ち、そしてＣ　５６、または０１６０の出力は、トラン
ジスタ８４のゲート電極に印加される．オア・ゲート９
２はＣ　５２、Ｃ１５６及びＣ１６０からの入力を持ち
、そし手、Ｃ，５２、またはＣ１５６、または０１６０
の出力はトランジスタ８０のゲート電極に印加される。

一対のトランジスタ７４及び７６は、トランジスタ７６
のゲートが接地されているので、常にオフ状態にある。

一対のトランジスタ７８及び８０は、トランジスタ８０
のゲートに接続されたＣ１６０がオンであり、且つピッ
ト位置Ａ４における「１」のオーバーフローを表示する
トランジスタ７８のＡ４がオンである時にだけ才ンであ
る．上述のことが生じた場合、トランジスタ７８のソー
ス電極の接地電位は、導通したトランジスタ７８及び８
０を通って８６４に通過する。

一対のトランジスタ８２及び８４は、トランジスタ８４
のゲートの０１５６、または０１６０がオンであり、且
つビット位置Ａ８における「１」のオーパーフローを表
示するトランジスタ８２のゲートのＡ８がオンである時
にだけオンである。上述のことが生じた場合、トランジ
スタ８２のソース電極の接地電位は、導通したトランジ
スタ８２及び８４′ｆ：通って８６４に通過する。一対
のトランジスタ８６及び８８は、トランジスタ８８のゲ
ート電極のＣ　　５２、または０１５６、または０１６
０がオンであり、且つビット位置Ａ１２における「１」
のオーバーフローを表示するトランジスタ８６のゲート
のＡ１２がオンである時にだけオンである。これが生じ
た場合、トランジスタ８６のソース電極の接地電位は、
導通したトランジスタ８６及び８８を通って８６４に通
過する。Ｓ１６４、Ｓ１６５、Ｓ１６６、または８１６
７の何れかがオン状態になっ手、一対のトランジスタを
通して接地電位が８６４に印加されたことは、入力デー
タ・ビットＡｏ乃至Ａ１５の「１」が、オーバーフロー
し、このデータ・ビットは失われたことを表わしている
。

Ｓ２６４はＮＭＯＳトランジスタ９４、９６、９８及び
１００と、ＰＭＯＳ｝ランジスタ１０２と、インパータ
１０４とオア・ゲート１０６及び１０８とを含んでいる
。トランジスタ１０２は、そのゲート電極が■ＤＤに接
続されているので、オンにバイアスされている．■ＤＤ
はインバータ１０４によって反転され、そして出力６４
の「０」出力は、喪失データ・ビットが無いことを表示
している。

トランジスタ１００のゲート電極は■ＤＤに接続され、
そのソース電極はＳ　　６４、Ｓ１６５、Ｓ１６６、ま
たは５１６７に接続され、そのドレイン電極はＢ６４に
接続されている。若し、Ｂ６４が、「１」データ・ビッ
トの喪失が無いことを表示する接地電位以上の電位であ
れば、トランジスター００はオフにバイアスされる．他
方、若し、Ｂ６４が、「１」データ・ビットの喪失を表
示する接地電位にあれば、トランジスター００はオンに
転じ、そし手、接地電位がトランジスター０２のドレイ
ン電極に印加され、このトランジスタをオフにパイアス
し、そし手、インバーター０４が出力６４におけるデー
タ・ビットの喪失を表示する「１」の接地電位に反転す
る． トランジスタ９４、９６及び９８のソース電極は、Ｓ　
６１、Ｓ１６２、Ｓ１６３の出力であるＢ６１、Ｂ６２
及びＢ６３（第４図）に接続されている。トランジスタ
９４のゲート電極はＣ２３に接続されている。オア・ゲ
ート１０６はＣ２２及びＣ２３の入力を持ち、トランジ
スタ９８のゲート電極に０　２、またはＣ２３の出力を
与える。オア・ゲート１０８は、Ｃ２１または、Ｃ２２
、またはＣ２３からの入力を持ち、トランジスタ９８の
ゲート電極に、Ｃ　１または、Ｃ１２、またはＣ，３の
出力を与える。若し、データ入力Ｂ６１、Ｂ６２、ある
いはＢ６３の何れかが、接地電位であり、闇連したトラ
ンジスタの制御信号がオンであれば、これは、「１」デ
ータ・ビットの喪失を表しており、そし手、関連したト
ランジスタがオンに転じ、そし手、接地電位は、「１」
データ・ビットの喪失を表示する呂力６４に「１」を与
えるために、インバーター０４によって反転される。

第１２図及び第１３図は、どのようにしてスケール・フ
ァクタ信号Ｓ。ＸＳ１、Ｓ２、Ｓ３、Ｓ４及びＳ５が、
第１及び第２のデコーダによっ手、部分的にデコードさ
れるかを示す回路図であり、この回路は、スイッチ構造
１０及び１４におけるシフト、または循環シフトの大き
さを制御するための第１のグループの制御信号と、第２
のグループの制御信号を与える。第１のデコーダは、ス
ケール・ファクタＳ２、Ｓ　　Ｓ及びＳ５をデコードし
、第１のレベルのス３ゝ　　　４ イツチ構造１０におけるシフト、または循環シフトの大
きさを制御する制御信号ｎ＝１６のＣ１０、Ｃ　４、Ｃ
８、．．．Ｃ５６、０１６０の第１の制御信号の組を与
える。第２のデコーダはＳ。及びＳ　ｔ　ｔ’デコード
し、第２のレベルのスイッチ構造１４におけるシフト、
または循環シフトの大きさを制御する制御信号ｍ＝４の
Ｃ　　Ｏ，　Ｃ　　１、Ｃ２２、Ｃ２３の第２の制御信
号の組を与える。合計のシフト、または循環シフトは、
第１のレベルのスイッチ構造１０及び第２のレベルのス
イッチ構造１４において発生されたシフト、または循環
シフトの合計である。スイッチ構造１０は第２のレベル
であり得るし、スイッチ構造１４は第１のレベルであり
得る。何れの場合でも、シフトの合計の大きさは、各ス
イッチ構造からの循環シフトの合計である． 第１２図は、スケール・ファクタＳ２、Ｓ３、Ｓ４及び
Ｓ５をデコードすることによっ手、スケール・ファクタ
信号を部分的にデコードする第１のデコーダ１２を示す
図である．これらの信号の補数は、インバーター１０、
］１２、１１４、１１６及び１１８によって与えられる
。Ｓ２、Ｓ３、Ｓ４及びＳによって発生されるコードは
、制御信号Ｃ１０、Ｃ　４、Ｃ１８、Ｃ１５６、Ｃ１６
０ｔ発生するために、アンド・ゲート１１８、１２０、
１２２、１２４及び１２６によってデコードされる。制
御信号ＣＯ、Ｃ　１６、Ｃ１２０、Ｃ１２４、Ｃ１２ａ
等からＣ１５２までを発生するために用いられるアンド
・ゲートは、上述の説明及び第１２図から容易に類推可
能だから図示しない。

第１３図は、Ｓ　ｏ　，　Ｓ　ｉをデコードすることに
よっ手、スケール・ファクタ信号を部分的にデコードす
る第２のデコーダ１６を示している。これらの信号の補
数は、インバーター２ａ及び１３０によって与えられる
。Ｓｏ，Ｓ１によって発生されたコードは、アンド・ゲ
ート１３２、１３４、１３６及び１３８によってデコー
ドされ、第２のレベルのスイッチ構造１４におけるシフ
ト、または循環シフトの大きさを制御するための制御信
号Ｃ２０、Ｃ２１、Ｃ２２、Ｃ２３の第２のグループを
与える。

シフト装置は、１ビット位置の最小のシフトの大きさで
説明してきた。本発明の基本的原理は、最小のシフトの
大きさが、２の幕乗、即ち２°である場合に一般化する
ことが出来る。以下の説明におい手、シフトは、「ａ」
最上位ビット、「ｂ」中間ビット及びｒｃＪａ下位ビッ
トの３つのサブ・フィールドに分割される数として仮定
されている。この拡張は、すべてのシフトの大きさが２
°で乗算されることを除いて第４図と同じである第１４
Ａ図及び第１４Ｂ図に示されている． 第１４Ａ図及び第１４Ｂ図から判るように、低位のシフ
ト距離コード（ｃ）を添加することが出来、そし手、ス
イッチ構造は、２°ベースのシフト装置として動作する
ことが出来る。この２°のシフト動作は、ビット・レベ
ルのシフト装置によって遂行することが出来るから、こ
れ以上の説明はしない． 各レベルで与えられたシフトの大きさは、２°で乗算さ
れる。特に、Ｓ１ｑへのデータ入力は、Ｉ（ｑ）、Ｉ（
ｑ−２）、Ｉ　（　ｑ−２．２ｂ０）、ｂ＋ｃ １　（　ｑ−３．２ｂ０）である。上述したように、レ
インジＯ，，，Ｍ−１中のデータのみが、スイッチ構造
における入力である。オア回路の数は、ｎ及び２ｂ＋０
よりも小さい数に限られる。同様に、第１のレベルのス
イッチの幅は、２ａよりも小さく、そして少なくとも（
　ｎ．／２ｂ０）の上限に限定されている。同様に、第
２のレベルはＳｑ：Ｓ１ｑ，Ｓ　１　（　ｑ　　２　Ｃ
）、Ｓｌ（ｑ　　２．２°）、Ｓ　１　（　ｑ　３　．
２°）を含むように修正される。

オーバーフロー・スイッチ（第１のレベルにおい手、Ｓ
　ｍ．．．５２ｍ＋２°）は、入力及び出力を才ア論理
動作することにより、または第８図乃至第１１図に示し
た態様の制御ラインによっ手、形成される単純なシフト
装置から修正される。

Ｆ．発明の効果 本発明によっ手、マルチブレクサの幅は、シフト・レイ
ンジではなく、入力データ・ビットの数に基いており、
オーバーフローは、データ信号ではなく、制御信号な才
ア論理動作することによって決定される。

【図面の簡単な説明】

第ＩＡ図及び第ＩＢ図は本発明に従ったシフト及びデー
タ・オーバーフロー検出システムのブロック図、第２図
は０のシフトを説明するための本発明のシフト装置のブ
ロック図、第３図は１６のシフトを説明するためのシフ
ト循環装置のブロック図、第４図は６３のシフトを説明
する本発明の装置のブロック図、第５図及び第６図は第
ＩＡ図及び第ＩＢ図に示されたスイッチ構造の高位ピッ
ト位置及び低位ビット位置の回路図、第７図は第ＩＡ図
及び第ＩＢ図に示された４ピット位置によって分離され
た中間的スイッチ構造の回路図、第８図は第ＩＡ図及び
第ＩＢ図に示されたデータ・オーバーフロー検出回路の
回路図、第９図、第１０図及び第１１図は第８図のデー
タ・オーバーフロー検出回路の機能を説明するための回
路図、第１２図は第１のレベルのスイッチング構造の制
御信号を与えるために使用されるデコーダのブロック図
、第１３図は第２のレベルのスイッチング構造の制御信
号を与えるために使用されるデコーダのブロック図、第
１４Ａ図及び第１４Ｂ図はシフト及びデータ・オーバー
フロー検出システムのブロック図である。 ２・・・・第１のデータ・フィールド、４・・・・第２
のデータ・フィールド、８・・・・オア・ゲート、１０
・・・・第１のレベルのスイッチ構造、１２、１６・・
・・デコーダ、１４・自・第２のレベルのスイッチ構造
。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代　理　人　　弁理士　　山　　本　　仁　　朗（外１
名） 第６ｒ！Ａ 第５図 第１１図 手続補 正　書（方式） 平成２年　３月１１５′″日 特許庁艮官　吉　田　文　毅　殿 １．事件の表示 平成１年　特許願　第２９９８９３号 ２，発明の名称 シフト回路 ３，補正をする者 小件との関係　　特許出願人 住所　アメリカ合衆国１０５０４、ニューヨーク州アー
モンク（番地なし） 名称　インターナショナル・ビジネス・マシーンズ・コ
ーポレーシ１ン ６．補正の対象 明ｔＩＡ書の図面の簡単な説明の掴 ７．補正の内容 （１）明細書の第４３ページ第２行目に「第ＩＡ図」と
あるのを，『第１図は、第ＩＡ図と第ＩＢ図の組合せを
示す図、第ＩＡ図』と補正する。 《２》明細書の第４４ページ第１行目に「第１４Ａ図」
とあるのを、ｒ第＋４図は、第１４Ａ図と第１４Ｂ図の
組合せを示す図、ｆｊＳｌ　ｄＡ図」と補正する。 ４，代理人

Claims (4)

【特許請求の範囲】
1. （１）ｍを整数として、ｎビットの第１のデータ・フィ
   ールドをｍビットの第２のデータ・フィールドにシフト
   するシフト回路において、 （ａ）ｂを整数として、０から２＾ｂ−１までの範囲内
   で、シフトの第１の大きさを表わす２＾ｂ個の制御信号
   を与えるために、ｂ個のスケール・ファクタ信号をデコ
   ードする手段と、 （ｂ）ａを整数として、０から（２＾ａ−１）×２＾ｂ
   までの範囲内で、シフトの第２の大きさを表わす２＾ａ
   個の制御信号を与えるために、ａ個のスケール・ファク
   タ信号をデコードする手段と、 （ｃ）ｉの下限を２＾ａとし、ｉの上限をｎ／２＾ｂと
   して、各スイッチが、上記第１のデータ・フィールドの
   所定の入力ビットを受け取るための１個のデータ入力と
   、上記各スイッチの出力として、上記所定の入力ビット
   の１つを選択するための上記２＾ａ個の制御信号のうち
   の所定の制御信号を受け取るための１個の制御入力とを
   持つている、第１のスイッチ・レベルのｍ個のデータ・
   スイッチと、（ｄ）各スイッチが、上記第１のスイッチ
   ・レベルの上記データ・スイッチから所定の出力を受け
   取るための上記２ｂ個のデータ入力と、上記各スイッチ
   の出力として、上記第１のスイッチ・レベルの上記デー
   タ・スイッチから上記所定の出力の１つを選択するため
   に、上記２＾ｂ個の制御信号の所定の１つを受け取るた
   めの２＾ｂ個の制御信号とを持つている、第２のスイッ
   チ・レベルのｍ個のデータ・スイッチとを具備する、 シフト回路。
2. （２）ｍを整数として、ｎビットのｍ倍の第２のデータ
   ・フィールド中にｎビットの第１のデータ・フィールド
   をシフトした時、データビットの喪失があつたか否かを
   決定する装置を含むシフト回路において、 （ａ）ｓを整数として、シフトの第１の大きさを表わす
   ｍ個の制御信号と、シフトの第２の大きさを表わすｎ個
   の制御信号とを与えるために、ｓ個のスケール・ファク
   タ信号をデコードする手段と、（ａ−１）上記ｍ個の制
   御信号及びｎ個の制御信号によつて特定されるシフトの
   合計の大きさは、上記シフト回路のシフトの全体の大き
   さを特定することと、 （ｂ）各スイッチが、上記第１のデータ・フィールドの
   所定の入力ビットを受け取るためのｍ個のデータ入力と
   、上記各スイッチの出力として、上記所定の入力ビット
   の１つを選択するための上記ｎ個の制御信号の所定の制
   御信号を受け取るためのｍ個の制御入力とを持つている
   、第１のスイッチ・レベルのｍ×ｎ個のデータ・スイッ
   チと、（ｃ）各スイッチが、上記第１のデータ・フィー
   ルドの所定の入力ビットを受け取るためのｍ個のデータ
   入力と、上記所定の入力ビットが所定の状態にあるか否
   かをテストして、若し、所定の状態ならば、１つの出力
   にオーバーフローの表示を与えるために、ｎ個の制御信
   号の１つ、またはそれ以上の所定の制御信号を受け取る
   ためのｍ個の制御入力とを持つている、第１のスイッチ
   ング・レベルのｍ個のオーバーフロー・スイッチと、（
   ｃ−１）上記オーバーフロー・スイッチの各出力は１つ
   の出力を形成するために共通に接続されていることと、 （ｄ）各スイッチが、上記第１のスイッチ・レベルの上
   記データ・スイッチから所定の出力を受け取るためのｍ
   個のデータ入力と、上記各スイッチの出力として、上記
   第１のスイッチ・レベルの上記データ・スイッチから上
   記所定の出力の１つを選択するための上記ｍ個の制御信
   号の所定の制御信号を受け取るためのｍ個の制御入力と
   を持つている、第２のスイッチ・レベルのｍ×ｎ個のデ
   ータ・スイッチと、 （ｅ）ｍ個のデータ入力と、（ｍ−１）個のデータ入力
   の任意の１つが所定の状態にあるか否かをテストするか
   、または上記１つのデータ入力がオーバーフロー表示を
   持つているか否かをテストして、若し、その表示を持つ
   ているならば、１個のオーバーフロー・スイッチの出力
   にオーバーフロー・ビットを与えるために、上記ｍ個の
   制御信号の１つ、またはそれ以上の所定の制御信号を受
   け取るためのｍ個の制御入力とを持つている、上記第２
   のスイッチ・レベルの１個のオーバーフロー・スイッチ
   と、 （ｅ−１）上記データ入力の１つは、上記ｍ個のオーバ
   ーフロー・スイッチの１つの出力に接続され、他の（ｍ
   −１）個のデータ入力は、上記第１のスイッチ・レベル
   の上記データ・スイッチから所定の出力を受け取るため
   に接続されていることとを具備する、 シフト回路。
3. （３）ｍを整数として、ｎビットのｍ倍の第２のデータ
   ・フィールド中にｎビットの第１のデータ・フィールド
   をシフトレた時、データ・ビットの喪失があつたか否か
   を決定する装置を含むシフト回路において、 （ａ）ｓを整数として、シフトの第１の大きさを表わす
   ｍ個の制御信号と、シフトの第２の大きさを表わすｎ個
   の制御信号とを与えるために、ｓ個のスケール・ファク
   タ信号をデコードする手段と、（ａ−１）上記ｍ個の制
   御信号及びｎ個の制御信号によつて特定されるシフトの
   合計の大きさは、上記シフト回路のシフトの全体の大き
   さを特定することと、 （ｂ）各スイッチが、上記第１のデータ・フィールドの
   所定の入力ビットを受け取るためのｍ個のデータ入力と
   、上記各スイッチの出力として、上記所定の入力ビット
   の１つを選択するために、上記ｎ個の制御信号の所定の
   制御信号を受け取るためのｍ個の制御入力とを持つてい
   る、第１のスイッチ・レベルのｍ×ｎ個のデータ・スイ
   ッチと、（ｂ−１）ｍ番目毎の上記データ・スイッチは
   同じデータ入力及び異なつた制御入力を持つていること
   と、 （ｃ）各スイッチが、上記第１のデータ・フィールドの
   所定の入力ビットを受け取るためのｍ個のデータ入力と
   、上記所定の入力ビットが所定の状態にあるか否かをテ
   ストして、若し、上記所定の状態にあるならば、１つの
   出力にオーバーフローの表示を与えるために、ｎ個の制
   御信号の１つ、またはそれ以上の所定の制御信号を受け
   取るためのｍ個の制御入力とを持つている、第１のスイ
   ッチ・レベルのｍ個のオーバーフロー・スイッチと、（
   ｃ−１）ｍ個のオーバーフロー・スイッチの各々は、制
   御入力を受け取らない１つの制御入力を有しており、こ
   れにより、上記所定の入力ビットの１つが各オーバーフ
   ロー・スイッチにおいてテストされないことと、 （ｄ）各スイッチが、上記第１のスイッチ・レベルの上
   記データ・スイッチから所定の出力を受け取るためのｍ
   個のデータ入力と、上記各スイッチの出力とし手、上記
   第１のスイッチ・レベルの上記データ・スイッチから上
   記所定の出力の制御信号を選択するために、上記ｍ個の
   制御信号の所定の１つを受け取るためのｍ個の制御入力
   とを持つている、第２のスイッチ・レベルのｍ×ｎ個の
   データ・スイッチと、 （ｅ）ｍ個のデータ入力と、（ｍ−１）個のデータ入力
   の任意の１つが上記所定の状態にあるか否かをテストす
   るか、または上記１つのデータ入力がオーバーフロー表
   示を持つているか否かのテストを行つて、若し、その表
   示を持つているならば、１個のオーバーフロー・スイッ
   チの出力にオーバーフロー・ビットを与えるために、上
   記ｍ個の制御信号の１つ、またはそれ以上の所定の制御
   信号を受け取るためのｍ個の制御入力とを持つている、
   第２のスイッチ・レベルの１個のオーバーフロー・スイ
   ッチと、 （ｅ−１）上記データ入力の１つは、上記ｍ個のオーバ
   ーフロー・スイッチの１つの出力に接続されており、他
   の（ｍ−１）個のデータ入力は、上記第１のスイッチ・
   レベルの上記データ・スイッチからｍ×ｎ個、（ｍ×ｎ
   −１）個、．．．、（ｍ×ｎ）−（ｍ−１）個の出力を
   受け取るために接続されていることとを具備する、 シフト回路。
4. （４）ｍを整数として、ｍビットの第２のデータ・フィ
   ールド中にｎビットの第１のデータ・フィールドをシフ
   トした時、データ・ビットの喪失があつたか否かを決定
   する装置を含むシフト回路において、 （ａ）ｂを整数として、０から２＾ｂ−１までの範囲内
   に、シフトの第１の大きさを表わす２＾ｂ個の制御信号
   を与えるために、ｂ個のスケール・ファクタ信号をデコ
   ードする手段と、 （ｂ）ａを整数として、０から（２＾ａ−１）×２＾ｂ
   までの範囲内で、シフトの第１の大きさを表わす２＾ａ
   個の制御信号を与えるためのａ個のスケール・ファクタ
   信号をデコードする手段と、 （ｃ）ｉの下限を２＾ａとし、１の上限をｎ／２＾ｂと
   して、各スイッチが、上記第１のデータ・フィールドの
   所定の入力ビットを受け取るための１個のデータ入力と
   、上記各スイッチの出力として、上記所定の入力ビット
   の１つを選択するために、上記２＾ａ個の制御信号のう
   ちの所定の制御信号を受け取るための１個の制御入力と
   を持つている、第１のスイッチ・レベルのｍ個のデータ
   ・スイッチと、（ｄ）各スイッチが、上記第１のデータ
   ・フィールドの所定の入力ビットを受け取るためのｉ個
   のデータ入力と、上記所定の入力ビットが上記所定の状
   態にあるか否かをテストして、若し、所定の状態にある
   ならば、ただ１つの出力にオーバーフローの表示を与え
   るために、上記２＾ａ個の制御信号の１つ、またはそれ
   以上の所定の制御信号を受け取るための１個の制御入力
   とを持つている、上記第１のスイッチ・レベルの２＾ｂ
   個のオーバーフロー・スイッチと、 （ｄ−１）各オーバーフロー・スイッチは、単一の出力
   を形成するために共通に接続されていることと、 （ｅ）各スイッチが、上記第１のスイッチ・レベルの上
   記データ・スイッチから所定の出力を受け取るための２
   ＾ｂ個のデータ入力と、上記各スイッチの出力として上
   記第１のスイッチ・レベルの上記データ・スイッチから
   上記所定の出力の１つを選択するために、２＾ｂ個の制
   御信号の所定の１つを受け取るための２＾ｂ個の制御信
   号とを持つている、第２のスイッチ・レベルのｍ個のデ
   ータ・スイッチと、 （ｆ）２＾ｂ個のデータ入力と、上記（２＾ｂ−１）個
   の入力の任意の１つが上記所定の状態にあるか否かのテ
   スト、即ち、上記１つのデータ入力がオーバーフロー表
   示を持つているか否かのテストを行つて、若し、その表
   示を持つているならば、１個のオーバーフロー・スイッ
   チの出力にオーバーフロー・ビットを与えるために、上
   記２ｂ個の制御信号の１つ、またはそれ以上の所定の制
   御信号を受け取るための２ｂ個の制御入力とを持つてい
   る、第２のスイッチ・レベルの１個のオーバーフロー・
   スイッチと、 （ｆ−１）上記データ入力の１つは、上記２ｂ個のオー
   バーフロー・スイッチの１つの出力に接続され、他の（
   ２＾ｂ−１）個のデータ入力は、上記第１のスイッチ・
   レベルの上記データ・スイッチから所定の出力を受け取
   るために接続されていることとを具備する、 シフト回路。