JPH02239324A - シフト回路 - Google Patents
シフト回路Info
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- JPH02239324A JPH02239324A JP1299893A JP29989389A JPH02239324A JP H02239324 A JPH02239324 A JP H02239324A JP 1299893 A JP1299893 A JP 1299893A JP 29989389 A JP29989389 A JP 29989389A JP H02239324 A JPH02239324 A JP H02239324A
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- Japan
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- switch
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- 230000007246 mechanism Effects 0.000 abstract description 5
- 238000003780 insertion Methods 0.000 abstract 1
- 230000037431 insertion Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 17
- 102100024452 DNA-directed RNA polymerase III subunit RPC1 Human genes 0.000 description 3
- 101000689002 Homo sapiens DNA-directed RNA polymerase III subunit RPC1 Proteins 0.000 description 3
- 125000004122 cyclic group Chemical group 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 239000004744 fabric Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
- G06F7/49947—Rounding
- G06F7/49952—Sticky bit
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Feedback Control In General (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A.産業上の利用分野
本発明はデータ処理の分野、より詳細に言えば、シフト
を行った場合のデータのオーバーフローによっ手、デー
タの精度の喪失があったか否かを決めるための、浮動小
数点付きの算術演算のデータ処理に間する. B.従来の技術 データ処理技術の分野におい手、複数ビットのパイナリ
・データをシフトレ、または循環シフト( circu
ler shift )する手段を有するデータ処理シ
ステムがあることは良く知られている。データのシフト
動作は、通常、乗算、または除算のような算術演算を行
う時に必要であり、他方、データの循環は、通常、デー
タ・フィールドの抜取り、または挿入のようなデータ・
フィールドの加工に使用される. 一般に、データ・フィールドの処理動作におい手、小さ
なデータ・フィールドが、より大きなデータ・フィール
ド中にシフトされる.そのような動作に使用されるマル
チブレクサの幅は、通常、シフト・レインジ(シフトの
大きさ)に依存しており、オーバーフローは、シフトさ
れるデータのオア論理動作に基づいて決められる。
を行った場合のデータのオーバーフローによっ手、デー
タの精度の喪失があったか否かを決めるための、浮動小
数点付きの算術演算のデータ処理に間する. B.従来の技術 データ処理技術の分野におい手、複数ビットのパイナリ
・データをシフトレ、または循環シフト( circu
ler shift )する手段を有するデータ処理シ
ステムがあることは良く知られている。データのシフト
動作は、通常、乗算、または除算のような算術演算を行
う時に必要であり、他方、データの循環は、通常、デー
タ・フィールドの抜取り、または挿入のようなデータ・
フィールドの加工に使用される. 一般に、データ・フィールドの処理動作におい手、小さ
なデータ・フィールドが、より大きなデータ・フィール
ド中にシフトされる.そのような動作に使用されるマル
チブレクサの幅は、通常、シフト・レインジ(シフトの
大きさ)に依存しており、オーバーフローは、シフトさ
れるデータのオア論理動作に基づいて決められる。
本発明に従っ手、マルチブレクサの幅は、シフト・レイ
ンジではなく、入力データ・ビットの数に基づいており
、オーバーフローは、データ信号ではなく、制御信号を
オア論理処理することによって決定される. C.発明が解決しようとする問題点 本発明の目的は、データ・ビットの喪失を検出する手段
を含む新規なデータ・シフト装置を提供することにある
. 本発明の他の目的は、使用されるスイッチ構造の幅が、
シフト・レインジではなく、入力データ・ビットの数に
従って動作するシフト装置を提供することにある. 本発明の他の目的は、データ・ビットの喪失が、データ
信号によって検出されるのではなく、制御信号をオア論
理処理することによって検出されるシフト装置を提供す
ることにある。
ンジではなく、入力データ・ビットの数に基づいており
、オーバーフローは、データ信号ではなく、制御信号を
オア論理処理することによって決定される. C.発明が解決しようとする問題点 本発明の目的は、データ・ビットの喪失を検出する手段
を含む新規なデータ・シフト装置を提供することにある
. 本発明の他の目的は、使用されるスイッチ構造の幅が、
シフト・レインジではなく、入力データ・ビットの数に
従って動作するシフト装置を提供することにある. 本発明の他の目的は、データ・ビットの喪失が、データ
信号によって検出されるのではなく、制御信号をオア論
理処理することによって検出されるシフト装置を提供す
ることにある。
D.問題点を解決するための手段
本発明に従っ手、小さなデータ・フィールドは、より大
きなデータ・フィールド中にシフトされる。
きなデータ・フィールド中にシフトされる。
スイッチ構造は、小さなデータ・フィールド中のビット
の数に従っている.データ・ビットの喪失は、小さなデ
ータ・フィールドを、より大きなデータ・フィールドに
シフトするために使用される制御信号をオア論理処理す
ることによって検出される。
の数に従っている.データ・ビットの喪失は、小さなデ
ータ・フィールドを、より大きなデータ・フィールドに
シフトするために使用される制御信号をオア論理処理す
ることによって検出される。
E.実施例
本発明は、乗算及び浮動小数点のアプリケーションのた
めの「挿入データ・フィールド動作」に適用される。こ
のタイプの動作におい手、nビットの小さなデータ・フ
ィールドが、nビットのm倍のような大きなデータ・フ
ィールドの中の任意の位置に挿入される。例えば、n=
16ビットのデータ・フィールドが、nビットのm倍の
フィールド=16ビットの4個のフィールド=64ビッ
ト・フィールドの任意の位置に挿入される。この場合、
16ビットのデータ・フィールドである第1のフィール
ド中の「1」のビットが、64ビットのデータ・フィー
ルドである第2のデータ・フィールドヘシフトされたか
否かの決定を行わなければならない.これは、オーバー
フローの間で、「1」ビットが喪失したか否か、そし手
、若し、喪失しているならば、再挿入されなければなら
ないことを決定するためのI EEE浮動小数点の基準
を満足させるために行われる。
めの「挿入データ・フィールド動作」に適用される。こ
のタイプの動作におい手、nビットの小さなデータ・フ
ィールドが、nビットのm倍のような大きなデータ・フ
ィールドの中の任意の位置に挿入される。例えば、n=
16ビットのデータ・フィールドが、nビットのm倍の
フィールド=16ビットの4個のフィールド=64ビッ
ト・フィールドの任意の位置に挿入される。この場合、
16ビットのデータ・フィールドである第1のフィール
ド中の「1」のビットが、64ビットのデータ・フィー
ルドである第2のデータ・フィールドヘシフトされたか
否かの決定を行わなければならない.これは、オーバー
フローの間で、「1」ビットが喪失したか否か、そし手
、若し、喪失しているならば、再挿入されなければなら
ないことを決定するためのI EEE浮動小数点の基準
を満足させるために行われる。
本発明の装置は、2つのレベルのスイッチ構造が設けら
れ、そのスイッチ構造の幅は、第2のデータ・フィール
ドの幅であるシフト・レインジに基づくものとは異なっ
手、小さなデータ・フィールドの幅に基づいている。
れ、そのスイッチ構造の幅は、第2のデータ・フィール
ドの幅であるシフト・レインジに基づくものとは異なっ
手、小さなデータ・フィールドの幅に基づいている。
データ・ビットが喪失したか否かの決定は、同じデータ
・ビットである4番目毎のデータ・ビットを表わす制御
信号を才ア論理処理することによって行われる。
・ビットである4番目毎のデータ・ビットを表わす制御
信号を才ア論理処理することによって行われる。
「入力」の数(小さいデータ・フィールドの入力数)は
、シフト段に許容された数であり、そしてシフト段は見
掛け上、同じスイッチで構成される。64ビット・フィ
ールド(0ビット位置乃至63ビット位置)中にシフト
する16個のビット(0ビット位置乃至15ビット位置
)がある。0から63までのシフトの大きさがある(す
べてのデータのオーバーフローよりも大きい数)。
、シフト段に許容された数であり、そしてシフト段は見
掛け上、同じスイッチで構成される。64ビット・フィ
ールド(0ビット位置乃至63ビット位置)中にシフト
する16個のビット(0ビット位置乃至15ビット位置
)がある。0から63までのシフトの大きさがある(す
べてのデータのオーバーフローよりも大きい数)。
第2のレベルは細かいシフト、即ち0,1、2、8を行
い、そし手、第1のレベルは粗いシフト、即ち0,4、
8、12、16、20、24、2a、32、36、40
、44、48、52、56及び60を行う。この長い数
字のリストは、16個の通路を持つスイッチが第1のレ
ベルに対して必要であるように見える.何故ならば、こ
の長い数字のリストは、第1のレベルの通常の出力が、
16の異なった場所から来ることが出来るように見える
からである.然しながら、若し、「代表的な」Bnが来
る位置についての正確な計算があるとすれば、それはビ
ット入力位置(n Sl)である.この場合、S1は
、第1のレベルのシフトの大きさを表わす,Slは、0
、4、8、12、16、20、...60(このように
定義された)t−持っているから、接続されるべき入力
ビットは、ビット入力位置(n)、ビット入力位置(n
−4)、ビット入力位置(n−8)、ビット入力位置(
n−12)、ビット入力位置( n. − 1 6 )
、ビット入力位置(n−20>、...ビット入力位置
(n−60)である.第1の入力は、15よりも大きく
ないビット入力位置、即ちビット入力位置(15)から
来るものとし、第2の入力は、ピット入力位置(15−
4)=(11 )から来るものとし、第3の入力は、ピ
ット入力位置(7)から来るものとし、第4の入力は、
ビット入力位置(3)から来るものとし、そし手、第5
の入力は、ビット入力位置(−1)から来るものと仮定
し手、若し、4入力以上の通路を見つけようとする試み
があれば、そのような試みは失敗する.実際上、そのよ
うなビット入力位置は無く、通常、ワードはゼロにより
伸長される.従っ手、ビット入力位置(−1)の「値」
はOである。併し、この構造におい手、0位置の入力は
、段の出力と、その入力(または、第1のレベルのため
のグランド)との間の開回路と等価であり、そし手、開
回路を得るための最も簡単な方法はデバイスを省略する
ことである. 第2図を参照すると、16個のビット位置、即ちビット
位置O乃至ビット位置16を持つ第1のデータ・フィー
ルド2を、64個のビット位置、即ちビット位置0乃至
ビット位置63の第2のデータ・フィールド4中に挿入
することが出来ることを示している.ビット位置64乃
至79,の16個のオーバーフロー・ビット位置がある
。ビット位置64乃至79の中に、データ・ビットの喪
失を表示する「1」ビットがあるか否かを、オア・ゲー
ト8が検出する.第2図の場合、入力データ・フィール
ド、即ち第1のデータ・フィールド2は、第2のデータ
・フィールド4の0乃至15ビット位置中に挿入される
ので、それは、ビット位置64乃至79の中は、すべて
「0」であり、オア・ゲートはデータの喪失がないこと
を示す「0」出力を与える. 第3図は、入力データ・フィールド2が、第2のデータ
・フィールド4中の中間の位置に16回のシフトによっ
て挿入されていることを示す図である.この場合も、ビ
ット位置64乃至79にデータのオーバーフローは無い
から、オア・ゲート8は、データの喪失が無いことを表
わす「0」出力を与える. 第4図は、データ・フィールド2が、68回のシフトに
よって挿入された結果、オーバーフロー・データ・フィ
ールド6のビット位置64乃至79にオーバーフローが
発生されたことを示す図である。この場合、オーバーフ
ロー・データ・フィールド6の中に、若し、少なくとも
1つのパイナリ「1」があれば、それは、才ア・ゲート
8によって検出され、オア・ゲート8は、データの喪失
を表示する「1」出力を発生する. 第IA図及び第IB図は、本発明のシフト回路の細部の
ブロック図を示し、貼り合せることによって第1図全体
のブロック図となる.入力レジスタ2は、データをシフ
トする第1のレベルのスイツチ構造10を含み、そし手
、第2のデータ・フィールド4(第2図乃至第4図)に
対し手、n=16個の制御信号を与えるデコーダ12の
制御の下で、ビット位置AO乃至A15で構成される入
力データ・フィールドを与える.第1のレベルのスイッ
チ構造10からのデータ出力は、デコーダ16によって
与えられるm=4個の制御信号によって制御される第2
のレベルのスイッチ構造14に与えられる。
い、そし手、第1のレベルは粗いシフト、即ち0,4、
8、12、16、20、24、2a、32、36、40
、44、48、52、56及び60を行う。この長い数
字のリストは、16個の通路を持つスイッチが第1のレ
ベルに対して必要であるように見える.何故ならば、こ
の長い数字のリストは、第1のレベルの通常の出力が、
16の異なった場所から来ることが出来るように見える
からである.然しながら、若し、「代表的な」Bnが来
る位置についての正確な計算があるとすれば、それはビ
ット入力位置(n Sl)である.この場合、S1は
、第1のレベルのシフトの大きさを表わす,Slは、0
、4、8、12、16、20、...60(このように
定義された)t−持っているから、接続されるべき入力
ビットは、ビット入力位置(n)、ビット入力位置(n
−4)、ビット入力位置(n−8)、ビット入力位置(
n−12)、ビット入力位置( n. − 1 6 )
、ビット入力位置(n−20>、...ビット入力位置
(n−60)である.第1の入力は、15よりも大きく
ないビット入力位置、即ちビット入力位置(15)から
来るものとし、第2の入力は、ピット入力位置(15−
4)=(11 )から来るものとし、第3の入力は、ピ
ット入力位置(7)から来るものとし、第4の入力は、
ビット入力位置(3)から来るものとし、そし手、第5
の入力は、ビット入力位置(−1)から来るものと仮定
し手、若し、4入力以上の通路を見つけようとする試み
があれば、そのような試みは失敗する.実際上、そのよ
うなビット入力位置は無く、通常、ワードはゼロにより
伸長される.従っ手、ビット入力位置(−1)の「値」
はOである。併し、この構造におい手、0位置の入力は
、段の出力と、その入力(または、第1のレベルのため
のグランド)との間の開回路と等価であり、そし手、開
回路を得るための最も簡単な方法はデバイスを省略する
ことである. 第2図を参照すると、16個のビット位置、即ちビット
位置O乃至ビット位置16を持つ第1のデータ・フィー
ルド2を、64個のビット位置、即ちビット位置0乃至
ビット位置63の第2のデータ・フィールド4中に挿入
することが出来ることを示している.ビット位置64乃
至79,の16個のオーバーフロー・ビット位置がある
。ビット位置64乃至79の中に、データ・ビットの喪
失を表示する「1」ビットがあるか否かを、オア・ゲー
ト8が検出する.第2図の場合、入力データ・フィール
ド、即ち第1のデータ・フィールド2は、第2のデータ
・フィールド4の0乃至15ビット位置中に挿入される
ので、それは、ビット位置64乃至79の中は、すべて
「0」であり、オア・ゲートはデータの喪失がないこと
を示す「0」出力を与える. 第3図は、入力データ・フィールド2が、第2のデータ
・フィールド4中の中間の位置に16回のシフトによっ
て挿入されていることを示す図である.この場合も、ビ
ット位置64乃至79にデータのオーバーフローは無い
から、オア・ゲート8は、データの喪失が無いことを表
わす「0」出力を与える. 第4図は、データ・フィールド2が、68回のシフトに
よって挿入された結果、オーバーフロー・データ・フィ
ールド6のビット位置64乃至79にオーバーフローが
発生されたことを示す図である。この場合、オーバーフ
ロー・データ・フィールド6の中に、若し、少なくとも
1つのパイナリ「1」があれば、それは、才ア・ゲート
8によって検出され、オア・ゲート8は、データの喪失
を表示する「1」出力を発生する. 第IA図及び第IB図は、本発明のシフト回路の細部の
ブロック図を示し、貼り合せることによって第1図全体
のブロック図となる.入力レジスタ2は、データをシフ
トする第1のレベルのスイツチ構造10を含み、そし手
、第2のデータ・フィールド4(第2図乃至第4図)に
対し手、n=16個の制御信号を与えるデコーダ12の
制御の下で、ビット位置AO乃至A15で構成される入
力データ・フィールドを与える.第1のレベルのスイッ
チ構造10からのデータ出力は、デコーダ16によって
与えられるm=4個の制御信号によって制御される第2
のレベルのスイッチ構造14に与えられる。
第1のレベルのスイッチ構造10は、スイッチ構造10
の各スイッチから出力される信号を選択するためのm個
の制御入力を持つ入力データ・スイッチS O乃至81
67で構成している。入力データ・スイッチS O乃至
S163は、m×n個のとット位置の第2データ・フィ
ールド4を構成し、そし手、m個のスイッチ564乃至
S171は、オーバーフロー・データ・フィールド6を
構成する. 第2のレベルのスイッチ構造14は、1つのデータ出力
を選択するために、m個の制御入力を持つm×n個の入
力データ・スイッチS O乃至8264で構成されてい
る。m×n個のスイッチS20乃至S 63は、スイ
ッチ構造10のスイッチS10乃至8163から所定の
数のデータ入力を受け取る。
の各スイッチから出力される信号を選択するためのm個
の制御入力を持つ入力データ・スイッチS O乃至81
67で構成している。入力データ・スイッチS O乃至
S163は、m×n個のとット位置の第2データ・フィ
ールド4を構成し、そし手、m個のスイッチ564乃至
S171は、オーバーフロー・データ・フィールド6を
構成する. 第2のレベルのスイッチ構造14は、1つのデータ出力
を選択するために、m個の制御入力を持つm×n個の入
力データ・スイッチS O乃至8264で構成されてい
る。m×n個のスイッチS20乃至S 63は、スイ
ッチ構造10のスイッチS10乃至8163から所定の
数のデータ入力を受け取る。
1つのオーバーフロー・スイッチ8264はスイツチ構
造10のスイッチS 61乃至S164からのデータ
入力を受け取り、そし手、オーバーフローが存在すると
きは常に、データ・ビットの喪失があったか否かの表示
を与える.即ち、「1」データ・ビットが第1のレベル
のスイッチ構造10中にオーバーフローした時は常に、
5264の出力に「1」が与えられる。この点に閲して
は後述する。
造10のスイッチS 61乃至S164からのデータ
入力を受け取り、そし手、オーバーフローが存在すると
きは常に、データ・ビットの喪失があったか否かの表示
を与える.即ち、「1」データ・ビットが第1のレベル
のスイッチ構造10中にオーバーフローした時は常に、
5264の出力に「1」が与えられる。この点に閲して
は後述する。
シフト・レインジは、出力が64ビットであり、入力が
16ビットであることに基礎を置いているから、第1の
レベル及び第2のレベルのスイッチ構造10及び14は
、各スイッチ位置の所で4回路スイッチを含んでいる.
これは、第1のレベル及び第2のレベルの各スイッチ構
造における各スイツチに使用されるトランジスタの数を
少なくすることが出来る. 第1のレベルのスイッチ構造10中のm番目のスイッチ
、即ちm番目毎のスイッチは、同じデー夕入力を持って
いるが、異なった制御入力を持つでいる。これは、以下
に説明する回路動作に関連し手、第7図を参照して詳細
に説明する。例えば、S O及びS 4は同じデータ入
力を持ち、S11及びS 5は同じデータ入力を持ち、
S132及びS136は同じデータ入力を持ち、以下同
様に、S 59及びS163まで同じデータ入力を持
っている.異なった制傅信号を持つこのデータの繰り返
しは、異なった制御信号によっ手、入力データがスイッ
チ構造10中に入力される位置を決める.デコーダ12
は、スイッチS O乃至8163に印加されるデータ入
力を制御する制御信号C10乃至C 60を与え、そ
し手、制御信号C152乃至C 60は、スイッチS
64乃至S167に印加されるデータ入力も制御す
る。スイッチ8164乃至8167における4番目毎の
データ・ビットを表ねす制御信号のオア論理動作は、デ
ータ・ビットの喪失を検出する。これは、第8図を参照
して後述する。
16ビットであることに基礎を置いているから、第1の
レベル及び第2のレベルのスイッチ構造10及び14は
、各スイッチ位置の所で4回路スイッチを含んでいる.
これは、第1のレベル及び第2のレベルの各スイッチ構
造における各スイツチに使用されるトランジスタの数を
少なくすることが出来る. 第1のレベルのスイッチ構造10中のm番目のスイッチ
、即ちm番目毎のスイッチは、同じデー夕入力を持って
いるが、異なった制御入力を持つでいる。これは、以下
に説明する回路動作に関連し手、第7図を参照して詳細
に説明する。例えば、S O及びS 4は同じデータ入
力を持ち、S11及びS 5は同じデータ入力を持ち、
S132及びS136は同じデータ入力を持ち、以下同
様に、S 59及びS163まで同じデータ入力を持
っている.異なった制傅信号を持つこのデータの繰り返
しは、異なった制御信号によっ手、入力データがスイッ
チ構造10中に入力される位置を決める.デコーダ12
は、スイッチS O乃至8163に印加されるデータ入
力を制御する制御信号C10乃至C 60を与え、そ
し手、制御信号C152乃至C 60は、スイッチS
64乃至S167に印加されるデータ入力も制御す
る。スイッチ8164乃至8167における4番目毎の
データ・ビットを表ねす制御信号のオア論理動作は、デ
ータ・ビットの喪失を検出する。これは、第8図を参照
して後述する。
2つのレベルのスイッチ構造10及び14は、0乃至6
3のシフトを与える。第1のレベルにおいては、4ビッ
トの歩進でO乃至60回のシフト/I!環があり、第2
のレベルにおいては、1ビットの歩道でO乃至3回のシ
フトがある。例えば、若し、0のシフトがあれば、制御
信号C10及びC 2 0がオンになり、AO乃至A1
5が、出力0乃至出力15に現われる。若し、シフト5
があれば、制御信号C14及びC21がオンになり、A
O乃至A15が、出力5乃至出力20に現われる等々、
以下、制御信号C60及びC263がオンになり、出力
63にAOが現われるまで同様であり、そして出力64
が、A1乃至A15から「1」のオーバーフローがある
か否かを表示する。この詳細は以下に説明する. 第5図は、スイッチ構造10の8163と、スイッチ構
造14の5263との細部を示す図である.本発明に用
いられるスイッチは、MOSトランジスタで構成されて
いる実施例を示しているけれども、本発明は、例えばパ
イボーラ・トランジスタのような他のトランジスタや、
リレーや、LEDにより制御されるホト・コンダクタ等
でも達成出来ることは注意を要する。この2つのレベル
のスイッチは、出力ワードにビット63を与える。従っ
手、この回路は、I=63−jのように、データ入力A
,と、第1段の制御ラインC1jに接続されでいる。図
示されたビット(ビット63)は、夫々制御ラインC1
60、C156、C152及びC148によって選択さ
れるA3、A7、A11及びA15によって発生されて
いる。この選択は、NMOSトランジスタ46、48、
50、52、54、56、58及び60によって与えら
れる。NMOSトランジスタ46、48、50及び52
のソースは、接地されており、それらのトランジスタの
ゲートは、夫々AAA 及びA1.に接続さ3′
7ゝ 11 れている.NMOSトランジスタ54、56、58及び
60のソースは、NMOSトランジスタ46、48、5
0及び52のドレインへ接続されており、NMOS}ラ
ンジスタ54、56、58及び60のゲートは、制御ラ
インC160、C156、C152及びC148に接続
されている。NMOSトランジスタ54、56、58及
び60のドレインは、共通に接続されており、第1のレ
ベルのスイッチの出力B63を構成している。
3のシフトを与える。第1のレベルにおいては、4ビッ
トの歩進でO乃至60回のシフト/I!環があり、第2
のレベルにおいては、1ビットの歩道でO乃至3回のシ
フトがある。例えば、若し、0のシフトがあれば、制御
信号C10及びC 2 0がオンになり、AO乃至A1
5が、出力0乃至出力15に現われる。若し、シフト5
があれば、制御信号C14及びC21がオンになり、A
O乃至A15が、出力5乃至出力20に現われる等々、
以下、制御信号C60及びC263がオンになり、出力
63にAOが現われるまで同様であり、そして出力64
が、A1乃至A15から「1」のオーバーフローがある
か否かを表示する。この詳細は以下に説明する. 第5図は、スイッチ構造10の8163と、スイッチ構
造14の5263との細部を示す図である.本発明に用
いられるスイッチは、MOSトランジスタで構成されて
いる実施例を示しているけれども、本発明は、例えばパ
イボーラ・トランジスタのような他のトランジスタや、
リレーや、LEDにより制御されるホト・コンダクタ等
でも達成出来ることは注意を要する。この2つのレベル
のスイッチは、出力ワードにビット63を与える。従っ
手、この回路は、I=63−jのように、データ入力A
,と、第1段の制御ラインC1jに接続されでいる。図
示されたビット(ビット63)は、夫々制御ラインC1
60、C156、C152及びC148によって選択さ
れるA3、A7、A11及びA15によって発生されて
いる。この選択は、NMOSトランジスタ46、48、
50、52、54、56、58及び60によって与えら
れる。NMOSトランジスタ46、48、50及び52
のソースは、接地されており、それらのトランジスタの
ゲートは、夫々AAA 及びA1.に接続さ3′
7ゝ 11 れている.NMOSトランジスタ54、56、58及び
60のソースは、NMOSトランジスタ46、48、5
0及び52のドレインへ接続されており、NMOS}ラ
ンジスタ54、56、58及び60のゲートは、制御ラ
インC160、C156、C152及びC148に接続
されている。NMOSトランジスタ54、56、58及
び60のドレインは、共通に接続されており、第1のレ
ベルのスイッチの出力B63を構成している。
第2のレベルのスイッチも同様に接続されており、異な
っているのは、異なった制御ラインの機能から生じる相
異が主たるものである。第2のレベルは、どのC20,
C21、C22及びC 2 3がオンであるかに従っ手
、0か、1か、2か、3の大きさのシフトを与える。こ
の段におけるスイッチ動作は、4個のNMOS}ランジ
スタ62、64、66及び68によって与えられ、これ
らのトランジスタの夫々のゲートは、C23、C 2
2、C21及びC 2 0に接続され、これらのトラン
ジスタの夫々のソースは、第1段の出力B60,B61
、B62及びB63に接続されている。NMOSトラン
ジスタ62、64、66及び68のドレインは、PMO
S}ランジスタ70のドレインに共通に接続されている
.PMOSトランジスタ70のソースは、電源電圧vD
Dに接続され、ゲートは接地されている。出力は、PM
OS}ランジスタ70のドレインからの出力が印加され
るインバータ72を介して与えられる。
っているのは、異なった制御ラインの機能から生じる相
異が主たるものである。第2のレベルは、どのC20,
C21、C22及びC 2 3がオンであるかに従っ手
、0か、1か、2か、3の大きさのシフトを与える。こ
の段におけるスイッチ動作は、4個のNMOS}ランジ
スタ62、64、66及び68によって与えられ、これ
らのトランジスタの夫々のゲートは、C23、C 2
2、C21及びC 2 0に接続され、これらのトラン
ジスタの夫々のソースは、第1段の出力B60,B61
、B62及びB63に接続されている。NMOSトラン
ジスタ62、64、66及び68のドレインは、PMO
S}ランジスタ70のドレインに共通に接続されている
.PMOSトランジスタ70のソースは、電源電圧vD
Dに接続され、ゲートは接地されている。出力は、PM
OS}ランジスタ70のドレインからの出力が印加され
るインバータ72を介して与えられる。
PMOSデバイス70は、常時オンになっていることは
注意を要する。第2のレベルのスイッチ・デバイス62
、64、66、68と、第1のレベルの入力デバイス5
4、56、58、60か、または、第1のレベルの入力
デバイス46、48、50、52(そし手、同じ第1の
レベルのスイッチ及びB62、B61及びB60からの
入力デバイス)とを通る導電路が無い場合、PMOSデ
バイス70は、インバータ62の入力を高位レベルにす
るので、出力63に0出力を与える.上述したような導
電路が存在する時、そのような導電路は、PMOSデバ
イス70よりも優先するので、インパータの入力は引き
降ろされ手、出力63に1出力を与える.上述のスイッ
チング・ネットワークにおい手、シフトの大きさnに対
する導電路は、入力データA が高位である場合に
のみ存在(63−n) レ、従っ手、出力データは、A(63−n)となる。例
えば、n=56の場合を考えてみる。この場合、制御ラ
インC 56及びC20はオンになり、デパイス68
及び56をオンに転じる。従っ手、インパータ72の入
力は、A7によって制御され、そして出力63からの出
力は、A7と同じ値になる。
注意を要する。第2のレベルのスイッチ・デバイス62
、64、66、68と、第1のレベルの入力デバイス5
4、56、58、60か、または、第1のレベルの入力
デバイス46、48、50、52(そし手、同じ第1の
レベルのスイッチ及びB62、B61及びB60からの
入力デバイス)とを通る導電路が無い場合、PMOSデ
バイス70は、インバータ62の入力を高位レベルにす
るので、出力63に0出力を与える.上述したような導
電路が存在する時、そのような導電路は、PMOSデバ
イス70よりも優先するので、インパータの入力は引き
降ろされ手、出力63に1出力を与える.上述のスイッ
チング・ネットワークにおい手、シフトの大きさnに対
する導電路は、入力データA が高位である場合に
のみ存在(63−n) レ、従っ手、出力データは、A(63−n)となる。例
えば、n=56の場合を考えてみる。この場合、制御ラ
インC 56及びC20はオンになり、デパイス68
及び56をオンに転じる。従っ手、インパータ72の入
力は、A7によって制御され、そして出力63からの出
力は、A7と同じ値になる。
第6図は、出力0を発生するために、上述と同じスイッ
チ配列を示している。前と同じように、第2のレベルの
スイッチは第1のレベルの入力Bnを選択する.この場
合のnは出力ビット位置の数値(ここでは0)からシフ
トの大きさ(ここでは0、1、2、3)を差し引いた値
である.0(C20によって選択される)を除い手、す
べてのシフトの大きさに対し手、この入力は存在せず、
そし手、適用される通常の拡張( extension
)によって0である.このシフト装置におい手、ゼロ
の入力の効果は、導電路を与えないから、この場合、第
2のレベルのスイッチは、ソース及びゲート(デバイス
34、36及び38)が単純に接地される.同様に、第
1のレベルにおい手、C10以外のすべての制御によっ
て制御されるスイッチ通路は、非存在のビット位置(A
,A ..)(−4) (−8)’ からデータを受け取り、従っ手、これらのスイッチ(2
a、30、32)のゲートは接地されているが、入力デ
バイス(18、20、22、24)は、通常通りに接続
されている。
チ配列を示している。前と同じように、第2のレベルの
スイッチは第1のレベルの入力Bnを選択する.この場
合のnは出力ビット位置の数値(ここでは0)からシフ
トの大きさ(ここでは0、1、2、3)を差し引いた値
である.0(C20によって選択される)を除い手、す
べてのシフトの大きさに対し手、この入力は存在せず、
そし手、適用される通常の拡張( extension
)によって0である.このシフト装置におい手、ゼロ
の入力の効果は、導電路を与えないから、この場合、第
2のレベルのスイッチは、ソース及びゲート(デバイス
34、36及び38)が単純に接地される.同様に、第
1のレベルにおい手、C10以外のすべての制御によっ
て制御されるスイッチ通路は、非存在のビット位置(A
,A ..)(−4) (−8)’ からデータを受け取り、従っ手、これらのスイッチ(2
a、30、32)のゲートは接地されているが、入力デ
バイス(18、20、22、24)は、通常通りに接続
されている。
第7図はスイッチ構造10の中間のビット位置の2つの
スイッチS 32及び8136と、スイツチ構造14
の中間のビット位置の2つのスイッチS232及びS2
36との細部を示す図である.これらのスイッチは、第
5図及び第6図に示したスイッチで説明した動作と同じ
ように動作する。スイッチS 32及び8136は4
ビット位置が、1つずれて置き換えられており、同じデ
ータ入力AO、A4、A8、A12を持っているが、異
なった制御信号を持っていることには注意を要する.制
御ラインC 32、C 2a、C 24及びC1
20は、S 32を制御し、C136、C132、C
2a及びC 24は、S136を制御する。
スイッチS 32及び8136と、スイツチ構造14
の中間のビット位置の2つのスイッチS232及びS2
36との細部を示す図である.これらのスイッチは、第
5図及び第6図に示したスイッチで説明した動作と同じ
ように動作する。スイッチS 32及び8136は4
ビット位置が、1つずれて置き換えられており、同じデ
ータ入力AO、A4、A8、A12を持っているが、異
なった制御信号を持っていることには注意を要する.制
御ラインC 32、C 2a、C 24及びC1
20は、S 32を制御し、C136、C132、C
2a及びC 24は、S136を制御する。
第8図は、第1のスイッチ機構10のオーバーフロー・
フィールドのスイッチS 64,S165、5 6
6及びS167と、第2のスイッチ機構14のオーバー
フロー・スイッチ8264との細部を示す図であり、ス
イッチ機構14のオーバーフロー・スイッチ8264は
、オーバーフローがあった場合、データ・ビットが失わ
れたか否かを決定するために、4番目毎のデータ・ビッ
トを表示する制御信号に対して効果的にオア論理動作を
行う.この動作を言い換えれば、スイッチS 64乃
至8167の中に、オーバーフローしたビットの中に「
1」ビシトが存在したか否かを決めることである.上述
の説明から、第1のレベルのスイッチに対し手、4番目
毎の4回路スイッチは、同じ4つのデータ・ラインを共
用していることには注意を払う必要がある.従っ手、S
Oはデータ入力A。、AA及びA を持ち、S14は
データ入力ライ4’812 ンAAA及びA12を持ち、そし手、一般的0′ 4
1 8 に言えば、S s 4 nは、同じデータ入力ラインを
持っている。この事実は、データのオーバーフローを検
出するために必要なハードウエアを少なくするだめに利
用されている(出力位置64乃至79中に1つ、または
それ以上のゼロでないビットをシフトする場合に)。第
8図の構造(この構造はビット位置64乃至79中にシ
フトされるゼロでないすべてのビットを、1個の「オー
バーフロー」ビット(出力64)に纏める才ア論理動作
を含んでいる)は、第9図を参照するとよく理解するこ
とが出来る。第9図は、シフト構造の拡張を示す図であ
り、以下の説明では、出力65乃至79を含むすべての
ビットを含んでいるかのようにして説明されている。こ
の図は説明の目的で示したものであっ手、実際には使用
されないことには注意を要する。
フィールドのスイッチS 64,S165、5 6
6及びS167と、第2のスイッチ機構14のオーバー
フロー・スイッチ8264との細部を示す図であり、ス
イッチ機構14のオーバーフロー・スイッチ8264は
、オーバーフローがあった場合、データ・ビットが失わ
れたか否かを決定するために、4番目毎のデータ・ビッ
トを表示する制御信号に対して効果的にオア論理動作を
行う.この動作を言い換えれば、スイッチS 64乃
至8167の中に、オーバーフローしたビットの中に「
1」ビシトが存在したか否かを決めることである.上述
の説明から、第1のレベルのスイッチに対し手、4番目
毎の4回路スイッチは、同じ4つのデータ・ラインを共
用していることには注意を払う必要がある.従っ手、S
Oはデータ入力A。、AA及びA を持ち、S14は
データ入力ライ4’812 ンAAA及びA12を持ち、そし手、一般的0′ 4
1 8 に言えば、S s 4 nは、同じデータ入力ラインを
持っている。この事実は、データのオーバーフローを検
出するために必要なハードウエアを少なくするだめに利
用されている(出力位置64乃至79中に1つ、または
それ以上のゼロでないビットをシフトする場合に)。第
8図の構造(この構造はビット位置64乃至79中にシ
フトされるゼロでないすべてのビットを、1個の「オー
バーフロー」ビット(出力64)に纏める才ア論理動作
を含んでいる)は、第9図を参照するとよく理解するこ
とが出来る。第9図は、シフト構造の拡張を示す図であ
り、以下の説明では、出力65乃至79を含むすべての
ビットを含んでいるかのようにして説明されている。こ
の図は説明の目的で示したものであっ手、実際には使用
されないことには注意を要する。
第9図におい手、8164は、自身の制御線と、データ
入力ビットの位置を持っている。デバイス74及び76
によって制御された通路が、絶対に発生しない64のシ
フトのために付勢された時だけ、デバイス76はそのゲ
ートが接地されることは注意を要する。同様に、816
8のデバイス150及び152は、これらのデバイスを
含む通路が絶対に発生しない68、または64の大きさ
のシフトに対して付勢された時だけ、それらのゲートが
接地される.オーバーフロー状態を決定する場合、ゼロ
でないビットは、オーバーフロー領域64乃至79にシ
フトされたことを決めることだけが必要である。これは
、第9図に示した出力B64を、B88、及びB72、
876(図示せず)へ直接に配線することによっ手、極
めて簡単に行うことが出来る。若し、ゼロでないビット
が、第1段のスイッチによって位置64か、位置68か
、位置72か、または位置76の何れかにシフトされた
ならば、この複合ノード(B64として続けられる)は
、アースへ電流を流す. S 84及び8168の4つの入力は共通なので、入力
デバイスは第10図に示されたように共用される。この
回路は第9図の回路と同じ機能を遂行するが、S168
、S172及びS176の回路は省略されている.これ
を達成するためには、特に、各スイッチ(デバイス76
、80、84、88)は、対応する通路が2つの制御状
態の下で閉じられねばならない事実を与えるために、2
つの並列デバイスを持つような、より複雑なスイッチ構
造を必要とする.この場合に内在する物理的な構造の不
規則性は、第11図の構造によって回避することが出来
る.ここで、第10図の2つの並列の制御スイッチは、
スイッチの値が適当な複数制御状態の1つのスイッチに
よって省略される.この回路に内在するコストの問題は
、僅かな制御ラインを付加することだけである.第11
図におい手、前置き制御のすア回路用の配線か、または
付加的なデコーダの出力用の配線として余分な制御配線
を必要とすることがあり得ることは注意を要する.第8
図の残りのスイッチS 65、S166及び8167
の動作は、入力される異なったデータ・ビットに対する
相異を除い手、上述した回路動作と同じである.このス
イッチ構造は、67の位置を越えた位置を設けることな
く、上述したような4個の4回路スイッチで構成され、
その出力は、出力ワードの位置84...79の中に、
第1段のスイッチがゼロでないビットをシフトレたか否
か?反映する単一のオア出力信号B64を発生する。
入力ビットの位置を持っている。デバイス74及び76
によって制御された通路が、絶対に発生しない64のシ
フトのために付勢された時だけ、デバイス76はそのゲ
ートが接地されることは注意を要する。同様に、816
8のデバイス150及び152は、これらのデバイスを
含む通路が絶対に発生しない68、または64の大きさ
のシフトに対して付勢された時だけ、それらのゲートが
接地される.オーバーフロー状態を決定する場合、ゼロ
でないビットは、オーバーフロー領域64乃至79にシ
フトされたことを決めることだけが必要である。これは
、第9図に示した出力B64を、B88、及びB72、
876(図示せず)へ直接に配線することによっ手、極
めて簡単に行うことが出来る。若し、ゼロでないビット
が、第1段のスイッチによって位置64か、位置68か
、位置72か、または位置76の何れかにシフトされた
ならば、この複合ノード(B64として続けられる)は
、アースへ電流を流す. S 84及び8168の4つの入力は共通なので、入力
デバイスは第10図に示されたように共用される。この
回路は第9図の回路と同じ機能を遂行するが、S168
、S172及びS176の回路は省略されている.これ
を達成するためには、特に、各スイッチ(デバイス76
、80、84、88)は、対応する通路が2つの制御状
態の下で閉じられねばならない事実を与えるために、2
つの並列デバイスを持つような、より複雑なスイッチ構
造を必要とする.この場合に内在する物理的な構造の不
規則性は、第11図の構造によって回避することが出来
る.ここで、第10図の2つの並列の制御スイッチは、
スイッチの値が適当な複数制御状態の1つのスイッチに
よって省略される.この回路に内在するコストの問題は
、僅かな制御ラインを付加することだけである.第11
図におい手、前置き制御のすア回路用の配線か、または
付加的なデコーダの出力用の配線として余分な制御配線
を必要とすることがあり得ることは注意を要する.第8
図の残りのスイッチS 65、S166及び8167
の動作は、入力される異なったデータ・ビットに対する
相異を除い手、上述した回路動作と同じである.このス
イッチ構造は、67の位置を越えた位置を設けることな
く、上述したような4個の4回路スイッチで構成され、
その出力は、出力ワードの位置84...79の中に、
第1段のスイッチがゼロでないビットをシフトレたか否
か?反映する単一のオア出力信号B64を発生する。
8264は上述のスイッチと同じように動作し、その出
力は、出力64に出力する.即ち、第1段から、オーバ
フロー領域(64乃至79)中にシフトされたデータを
出力64に出力するか(デパイス100は常にオン)、
または、B61、B62、或はB63から第2段にシフ
ト入力するデータをオア演算して出力64に出力する。
力は、出力64に出力する.即ち、第1段から、オーバ
フロー領域(64乃至79)中にシフトされたデータを
出力64に出力するか(デパイス100は常にオン)、
または、B61、B62、或はB63から第2段にシフ
ト入力するデータをオア演算して出力64に出力する。
従っ手、例えば第2段のシフト装置が、2ビット、また
は3ビット(C2またはC23)だけシフトレたとすれ
ば、ゼロでないデータが、B62からオーバーフロー領
域に伝播する。
は3ビット(C2またはC23)だけシフトレたとすれ
ば、ゼロでないデータが、B62からオーバーフロー領
域に伝播する。
オーバーフローの中に「1」があるか否かを決めるため
に、16個すべての入力ビットA。乃至A1.がテスト
される。
に、16個すべての入力ビットA。乃至A1.がテスト
される。
S 64はA。、A4、A8及びA1■のデータ入力
を持ち、S 65はA1、A5、A9及びA13のデ
ー夕入力を持ち、S 66はA2、A6、A1o及び
A14のデータ入力を持ち、そし手、S 67はA3、
A7、A 及びA1.のデータ入力を持っている.各ス
イツチは、C 52、C156及びC160によって
制御され、決定を遂行する。8164の動作は既に説明
した通りであり、S 65、S166及びS167■ の動作は、8164の動作と同じである.8164はN
MOS}ランジスタ74、76、78、80、82、8
4、86及び88で構成されている゛。トランジスタ7
4、78、82及び86のソース電極は、接地されてお
り、それらのトランジスタのゲート電極は、Ao5A4
、A8及びA12に接続されている.これらのトランジ
スタのドレイン電極は、トランジスタ76、80、84
及び88のソース電極に接続されている.トランジスタ
76のゲート電極は接地されており、トランジスタ80
のゲート電極は0160に接続されている。
を持ち、S 65はA1、A5、A9及びA13のデ
ー夕入力を持ち、S 66はA2、A6、A1o及び
A14のデータ入力を持ち、そし手、S 67はA3、
A7、A 及びA1.のデータ入力を持っている.各ス
イツチは、C 52、C156及びC160によって
制御され、決定を遂行する。8164の動作は既に説明
した通りであり、S 65、S166及びS167■ の動作は、8164の動作と同じである.8164はN
MOS}ランジスタ74、76、78、80、82、8
4、86及び88で構成されている゛。トランジスタ7
4、78、82及び86のソース電極は、接地されてお
り、それらのトランジスタのゲート電極は、Ao5A4
、A8及びA12に接続されている.これらのトランジ
スタのドレイン電極は、トランジスタ76、80、84
及び88のソース電極に接続されている.トランジスタ
76のゲート電極は接地されており、トランジスタ80
のゲート電極は0160に接続されている。
オア・ゲート90は、C156及びC160の入力を持
ち、そしてC 56、または0160の出力は、トラン
ジスタ84のゲート電極に印加される.オア・ゲート9
2はC 52、C156及びC160からの入力を持ち
、そし手、C,52、またはC156、または0160
の出力はトランジスタ80のゲート電極に印加される。
ち、そしてC 56、または0160の出力は、トラン
ジスタ84のゲート電極に印加される.オア・ゲート9
2はC 52、C156及びC160からの入力を持ち
、そし手、C,52、またはC156、または0160
の出力はトランジスタ80のゲート電極に印加される。
一対のトランジスタ74及び76は、トランジスタ76
のゲートが接地されているので、常にオフ状態にある。
のゲートが接地されているので、常にオフ状態にある。
一対のトランジスタ78及び80は、トランジスタ80
のゲートに接続されたC160がオンであり、且つピッ
ト位置A4における「1」のオーバーフローを表示する
トランジスタ78のA4がオンである時にだけ才ンであ
る.上述のことが生じた場合、トランジスタ78のソー
ス電極の接地電位は、導通したトランジスタ78及び8
0を通って864に通過する。
のゲートに接続されたC160がオンであり、且つピッ
ト位置A4における「1」のオーバーフローを表示する
トランジスタ78のA4がオンである時にだけ才ンであ
る.上述のことが生じた場合、トランジスタ78のソー
ス電極の接地電位は、導通したトランジスタ78及び8
0を通って864に通過する。
一対のトランジスタ82及び84は、トランジスタ84
のゲートの0156、または0160がオンであり、且
つビット位置A8における「1」のオーパーフローを表
示するトランジスタ82のゲートのA8がオンである時
にだけオンである。上述のことが生じた場合、トランジ
スタ82のソース電極の接地電位は、導通したトランジ
スタ82及び84′f:通って864に通過する。一対
のトランジスタ86及び88は、トランジスタ88のゲ
ート電極のC 52、または0156、または016
0がオンであり、且つビット位置A12における「1」
のオーバーフローを表示するトランジスタ86のゲート
のA12がオンである時にだけオンである。これが生じ
た場合、トランジスタ86のソース電極の接地電位は、
導通したトランジスタ86及び88を通って864に通
過する。S164、S165、S166、または816
7の何れかがオン状態になっ手、一対のトランジスタを
通して接地電位が864に印加されたことは、入力デー
タ・ビットAo乃至A15の「1」が、オーバーフロー
し、このデータ・ビットは失われたことを表わしている
。
のゲートの0156、または0160がオンであり、且
つビット位置A8における「1」のオーパーフローを表
示するトランジスタ82のゲートのA8がオンである時
にだけオンである。上述のことが生じた場合、トランジ
スタ82のソース電極の接地電位は、導通したトランジ
スタ82及び84′f:通って864に通過する。一対
のトランジスタ86及び88は、トランジスタ88のゲ
ート電極のC 52、または0156、または016
0がオンであり、且つビット位置A12における「1」
のオーバーフローを表示するトランジスタ86のゲート
のA12がオンである時にだけオンである。これが生じ
た場合、トランジスタ86のソース電極の接地電位は、
導通したトランジスタ86及び88を通って864に通
過する。S164、S165、S166、または816
7の何れかがオン状態になっ手、一対のトランジスタを
通して接地電位が864に印加されたことは、入力デー
タ・ビットAo乃至A15の「1」が、オーバーフロー
し、このデータ・ビットは失われたことを表わしている
。
S264はNMOSトランジスタ94、96、98及び
100と、PMOS}ランジスタ102と、インパータ
104とオア・ゲート106及び108とを含んでいる
。トランジスタ102は、そのゲート電極が■DDに接
続されているので、オンにバイアスされている.■DD
はインバータ104によって反転され、そして出力64
の「0」出力は、喪失データ・ビットが無いことを表示
している。
100と、PMOS}ランジスタ102と、インパータ
104とオア・ゲート106及び108とを含んでいる
。トランジスタ102は、そのゲート電極が■DDに接
続されているので、オンにバイアスされている.■DD
はインバータ104によって反転され、そして出力64
の「0」出力は、喪失データ・ビットが無いことを表示
している。
トランジスタ100のゲート電極は■DDに接続され、
そのソース電極はS 64、S165、S166、ま
たは5167に接続され、そのドレイン電極はB64に
接続されている。若し、B64が、「1」データ・ビッ
トの喪失が無いことを表示する接地電位以上の電位であ
れば、トランジスター00はオフにバイアスされる.他
方、若し、B64が、「1」データ・ビットの喪失を表
示する接地電位にあれば、トランジスター00はオンに
転じ、そし手、接地電位がトランジスター02のドレイ
ン電極に印加され、このトランジスタをオフにパイアス
し、そし手、インバーター04が出力64におけるデー
タ・ビットの喪失を表示する「1」の接地電位に反転す
る. トランジスタ94、96及び98のソース電極は、S
61、S162、S163の出力であるB61、B62
及びB63(第4図)に接続されている。トランジスタ
94のゲート電極はC23に接続されている。オア・ゲ
ート106はC22及びC23の入力を持ち、トランジ
スタ98のゲート電極に0 2、またはC23の出力を
与える。オア・ゲート108は、C21または、C22
、またはC23からの入力を持ち、トランジスタ98の
ゲート電極に、C 1または、C12、またはC,3の
出力を与える。若し、データ入力B61、B62、ある
いはB63の何れかが、接地電位であり、闇連したトラ
ンジスタの制御信号がオンであれば、これは、「1」デ
ータ・ビットの喪失を表しており、そし手、関連したト
ランジスタがオンに転じ、そし手、接地電位は、「1」
データ・ビットの喪失を表示する呂力64に「1」を与
えるために、インバーター04によって反転される。
そのソース電極はS 64、S165、S166、ま
たは5167に接続され、そのドレイン電極はB64に
接続されている。若し、B64が、「1」データ・ビッ
トの喪失が無いことを表示する接地電位以上の電位であ
れば、トランジスター00はオフにバイアスされる.他
方、若し、B64が、「1」データ・ビットの喪失を表
示する接地電位にあれば、トランジスター00はオンに
転じ、そし手、接地電位がトランジスター02のドレイ
ン電極に印加され、このトランジスタをオフにパイアス
し、そし手、インバーター04が出力64におけるデー
タ・ビットの喪失を表示する「1」の接地電位に反転す
る. トランジスタ94、96及び98のソース電極は、S
61、S162、S163の出力であるB61、B62
及びB63(第4図)に接続されている。トランジスタ
94のゲート電極はC23に接続されている。オア・ゲ
ート106はC22及びC23の入力を持ち、トランジ
スタ98のゲート電極に0 2、またはC23の出力を
与える。オア・ゲート108は、C21または、C22
、またはC23からの入力を持ち、トランジスタ98の
ゲート電極に、C 1または、C12、またはC,3の
出力を与える。若し、データ入力B61、B62、ある
いはB63の何れかが、接地電位であり、闇連したトラ
ンジスタの制御信号がオンであれば、これは、「1」デ
ータ・ビットの喪失を表しており、そし手、関連したト
ランジスタがオンに転じ、そし手、接地電位は、「1」
データ・ビットの喪失を表示する呂力64に「1」を与
えるために、インバーター04によって反転される。
第12図及び第13図は、どのようにしてスケール・フ
ァクタ信号S。XS1、S2、S3、S4及びS5が、
第1及び第2のデコーダによっ手、部分的にデコードさ
れるかを示す回路図であり、この回路は、スイッチ構造
10及び14におけるシフト、または循環シフトの大き
さを制御するための第1のグループの制御信号と、第2
のグループの制御信号を与える。第1のデコーダは、ス
ケール・ファクタS2、S S及びS5をデコードし
、第1のレベルのス3ゝ 4 イツチ構造10におけるシフト、または循環シフトの大
きさを制御する制御信号n=16のC10、C 4、C
8、...C56、0160の第1の制御信号の組を与
える。第2のデコーダはS。及びS t t’デコード
し、第2のレベルのスイッチ構造14におけるシフト、
または循環シフトの大きさを制御する制御信号m=4の
C O, C 1、C22、C23の第2の制御信
号の組を与える。合計のシフト、または循環シフトは、
第1のレベルのスイッチ構造10及び第2のレベルのス
イッチ構造14において発生されたシフト、または循環
シフトの合計である。スイッチ構造10は第2のレベル
であり得るし、スイッチ構造14は第1のレベルであり
得る。何れの場合でも、シフトの合計の大きさは、各ス
イッチ構造からの循環シフトの合計である. 第12図は、スケール・ファクタS2、S3、S4及び
S5をデコードすることによっ手、スケール・ファクタ
信号を部分的にデコードする第1のデコーダ12を示す
図である.これらの信号の補数は、インバーター10、
]12、114、116及び118によって与えられる
。S2、S3、S4及びSによって発生されるコードは
、制御信号C10、C 4、C18、C156、C16
0t発生するために、アンド・ゲート118、120、
122、124及び126によってデコードされる。制
御信号CO、C 16、C120、C124、C12a
等からC152までを発生するために用いられるアンド
・ゲートは、上述の説明及び第12図から容易に類推可
能だから図示しない。
ァクタ信号S。XS1、S2、S3、S4及びS5が、
第1及び第2のデコーダによっ手、部分的にデコードさ
れるかを示す回路図であり、この回路は、スイッチ構造
10及び14におけるシフト、または循環シフトの大き
さを制御するための第1のグループの制御信号と、第2
のグループの制御信号を与える。第1のデコーダは、ス
ケール・ファクタS2、S S及びS5をデコードし
、第1のレベルのス3ゝ 4 イツチ構造10におけるシフト、または循環シフトの大
きさを制御する制御信号n=16のC10、C 4、C
8、...C56、0160の第1の制御信号の組を与
える。第2のデコーダはS。及びS t t’デコード
し、第2のレベルのスイッチ構造14におけるシフト、
または循環シフトの大きさを制御する制御信号m=4の
C O, C 1、C22、C23の第2の制御信
号の組を与える。合計のシフト、または循環シフトは、
第1のレベルのスイッチ構造10及び第2のレベルのス
イッチ構造14において発生されたシフト、または循環
シフトの合計である。スイッチ構造10は第2のレベル
であり得るし、スイッチ構造14は第1のレベルであり
得る。何れの場合でも、シフトの合計の大きさは、各ス
イッチ構造からの循環シフトの合計である. 第12図は、スケール・ファクタS2、S3、S4及び
S5をデコードすることによっ手、スケール・ファクタ
信号を部分的にデコードする第1のデコーダ12を示す
図である.これらの信号の補数は、インバーター10、
]12、114、116及び118によって与えられる
。S2、S3、S4及びSによって発生されるコードは
、制御信号C10、C 4、C18、C156、C16
0t発生するために、アンド・ゲート118、120、
122、124及び126によってデコードされる。制
御信号CO、C 16、C120、C124、C12a
等からC152までを発生するために用いられるアンド
・ゲートは、上述の説明及び第12図から容易に類推可
能だから図示しない。
第13図は、S o , S iをデコードすることに
よっ手、スケール・ファクタ信号を部分的にデコードす
る第2のデコーダ16を示している。これらの信号の補
数は、インバーター2a及び130によって与えられる
。So,S1によって発生されたコードは、アンド・ゲ
ート132、134、136及び138によってデコー
ドされ、第2のレベルのスイッチ構造14におけるシフ
ト、または循環シフトの大きさを制御するための制御信
号C20、C21、C22、C23の第2のグループを
与える。
よっ手、スケール・ファクタ信号を部分的にデコードす
る第2のデコーダ16を示している。これらの信号の補
数は、インバーター2a及び130によって与えられる
。So,S1によって発生されたコードは、アンド・ゲ
ート132、134、136及び138によってデコー
ドされ、第2のレベルのスイッチ構造14におけるシフ
ト、または循環シフトの大きさを制御するための制御信
号C20、C21、C22、C23の第2のグループを
与える。
シフト装置は、1ビット位置の最小のシフトの大きさで
説明してきた。本発明の基本的原理は、最小のシフトの
大きさが、2の幕乗、即ち2°である場合に一般化する
ことが出来る。以下の説明におい手、シフトは、「a」
最上位ビット、「b」中間ビット及びrcJa下位ビッ
トの3つのサブ・フィールドに分割される数として仮定
されている。この拡張は、すべてのシフトの大きさが2
°で乗算されることを除いて第4図と同じである第14
A図及び第14B図に示されている. 第14A図及び第14B図から判るように、低位のシフ
ト距離コード(c)を添加することが出来、そし手、ス
イッチ構造は、2°ベースのシフト装置として動作する
ことが出来る。この2°のシフト動作は、ビット・レベ
ルのシフト装置によって遂行することが出来るから、こ
れ以上の説明はしない. 各レベルで与えられたシフトの大きさは、2°で乗算さ
れる。特に、S1qへのデータ入力は、I(q)、I(
q−2)、I ( q−2.2b0)、b+c 1 ( q−3.2b0)である。上述したように、レ
インジO,,,M−1中のデータのみが、スイッチ構造
における入力である。オア回路の数は、n及び2b+0
よりも小さい数に限られる。同様に、第1のレベルのス
イッチの幅は、2aよりも小さく、そして少なくとも(
n./2b0)の上限に限定されている。同様に、第
2のレベルはSq:S1q,S 1 ( q 2 C
)、Sl(q 2.2°)、S 1 ( q 3 .
2°)を含むように修正される。
説明してきた。本発明の基本的原理は、最小のシフトの
大きさが、2の幕乗、即ち2°である場合に一般化する
ことが出来る。以下の説明におい手、シフトは、「a」
最上位ビット、「b」中間ビット及びrcJa下位ビッ
トの3つのサブ・フィールドに分割される数として仮定
されている。この拡張は、すべてのシフトの大きさが2
°で乗算されることを除いて第4図と同じである第14
A図及び第14B図に示されている. 第14A図及び第14B図から判るように、低位のシフ
ト距離コード(c)を添加することが出来、そし手、ス
イッチ構造は、2°ベースのシフト装置として動作する
ことが出来る。この2°のシフト動作は、ビット・レベ
ルのシフト装置によって遂行することが出来るから、こ
れ以上の説明はしない. 各レベルで与えられたシフトの大きさは、2°で乗算さ
れる。特に、S1qへのデータ入力は、I(q)、I(
q−2)、I ( q−2.2b0)、b+c 1 ( q−3.2b0)である。上述したように、レ
インジO,,,M−1中のデータのみが、スイッチ構造
における入力である。オア回路の数は、n及び2b+0
よりも小さい数に限られる。同様に、第1のレベルのス
イッチの幅は、2aよりも小さく、そして少なくとも(
n./2b0)の上限に限定されている。同様に、第
2のレベルはSq:S1q,S 1 ( q 2 C
)、Sl(q 2.2°)、S 1 ( q 3 .
2°)を含むように修正される。
オーバーフロー・スイッチ(第1のレベルにおい手、S
m...52m+2°)は、入力及び出力を才ア論理
動作することにより、または第8図乃至第11図に示し
た態様の制御ラインによっ手、形成される単純なシフト
装置から修正される。
m...52m+2°)は、入力及び出力を才ア論理
動作することにより、または第8図乃至第11図に示し
た態様の制御ラインによっ手、形成される単純なシフト
装置から修正される。
F.発明の効果
本発明によっ手、マルチブレクサの幅は、シフト・レイ
ンジではなく、入力データ・ビットの数に基いており、
オーバーフローは、データ信号ではなく、制御信号な才
ア論理動作することによって決定される。
ンジではなく、入力データ・ビットの数に基いており、
オーバーフローは、データ信号ではなく、制御信号な才
ア論理動作することによって決定される。
第IA図及び第IB図は本発明に従ったシフト及びデー
タ・オーバーフロー検出システムのブロック図、第2図
は0のシフトを説明するための本発明のシフト装置のブ
ロック図、第3図は16のシフトを説明するためのシフ
ト循環装置のブロック図、第4図は63のシフトを説明
する本発明の装置のブロック図、第5図及び第6図は第
IA図及び第IB図に示されたスイッチ構造の高位ピッ
ト位置及び低位ビット位置の回路図、第7図は第IA図
及び第IB図に示された4ピット位置によって分離され
た中間的スイッチ構造の回路図、第8図は第IA図及び
第IB図に示されたデータ・オーバーフロー検出回路の
回路図、第9図、第10図及び第11図は第8図のデー
タ・オーバーフロー検出回路の機能を説明するための回
路図、第12図は第1のレベルのスイッチング構造の制
御信号を与えるために使用されるデコーダのブロック図
、第13図は第2のレベルのスイッチング構造の制御信
号を与えるために使用されるデコーダのブロック図、第
14A図及び第14B図はシフト及びデータ・オーバー
フロー検出システムのブロック図である。 2・・・・第1のデータ・フィールド、4・・・・第2
のデータ・フィールド、8・・・・オア・ゲート、10
・・・・第1のレベルのスイッチ構造、12、16・・
・・デコーダ、14・自・第2のレベルのスイッチ構造
。 出 願 人 インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代 理 人 弁理士 山 本 仁 朗(外1
名) 第6r!A 第5図 第11図 手続補 正 書(方式) 平成2年 3月115′″日 特許庁艮官 吉 田 文 毅 殿 1.事件の表示 平成1年 特許願 第299893号 2,発明の名称 シフト回路 3,補正をする者 小件との関係 特許出願人 住所 アメリカ合衆国10504、ニューヨーク州アー
モンク(番地なし) 名称 インターナショナル・ビジネス・マシーンズ・コ
ーポレーシ1ン 6.補正の対象 明tIA書の図面の簡単な説明の掴 7.補正の内容 (1)明細書の第43ページ第2行目に「第IA図」と
あるのを,『第1図は、第IA図と第IB図の組合せを
示す図、第IA図』と補正する。 《2》明細書の第44ページ第1行目に「第14A図」
とあるのを、r第+4図は、第14A図と第14B図の
組合せを示す図、fjSl dA図」と補正する。 4,代理人
タ・オーバーフロー検出システムのブロック図、第2図
は0のシフトを説明するための本発明のシフト装置のブ
ロック図、第3図は16のシフトを説明するためのシフ
ト循環装置のブロック図、第4図は63のシフトを説明
する本発明の装置のブロック図、第5図及び第6図は第
IA図及び第IB図に示されたスイッチ構造の高位ピッ
ト位置及び低位ビット位置の回路図、第7図は第IA図
及び第IB図に示された4ピット位置によって分離され
た中間的スイッチ構造の回路図、第8図は第IA図及び
第IB図に示されたデータ・オーバーフロー検出回路の
回路図、第9図、第10図及び第11図は第8図のデー
タ・オーバーフロー検出回路の機能を説明するための回
路図、第12図は第1のレベルのスイッチング構造の制
御信号を与えるために使用されるデコーダのブロック図
、第13図は第2のレベルのスイッチング構造の制御信
号を与えるために使用されるデコーダのブロック図、第
14A図及び第14B図はシフト及びデータ・オーバー
フロー検出システムのブロック図である。 2・・・・第1のデータ・フィールド、4・・・・第2
のデータ・フィールド、8・・・・オア・ゲート、10
・・・・第1のレベルのスイッチ構造、12、16・・
・・デコーダ、14・自・第2のレベルのスイッチ構造
。 出 願 人 インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代 理 人 弁理士 山 本 仁 朗(外1
名) 第6r!A 第5図 第11図 手続補 正 書(方式) 平成2年 3月115′″日 特許庁艮官 吉 田 文 毅 殿 1.事件の表示 平成1年 特許願 第299893号 2,発明の名称 シフト回路 3,補正をする者 小件との関係 特許出願人 住所 アメリカ合衆国10504、ニューヨーク州アー
モンク(番地なし) 名称 インターナショナル・ビジネス・マシーンズ・コ
ーポレーシ1ン 6.補正の対象 明tIA書の図面の簡単な説明の掴 7.補正の内容 (1)明細書の第43ページ第2行目に「第IA図」と
あるのを,『第1図は、第IA図と第IB図の組合せを
示す図、第IA図』と補正する。 《2》明細書の第44ページ第1行目に「第14A図」
とあるのを、r第+4図は、第14A図と第14B図の
組合せを示す図、fjSl dA図」と補正する。 4,代理人
Claims (4)
- (1)mを整数として、nビットの第1のデータ・フィ
ールドをmビットの第2のデータ・フィールドにシフト
するシフト回路において、 (a)bを整数として、0から2^b−1までの範囲内
で、シフトの第1の大きさを表わす2^b個の制御信号
を与えるために、b個のスケール・ファクタ信号をデコ
ードする手段と、 (b)aを整数として、0から(2^a−1)×2^b
までの範囲内で、シフトの第2の大きさを表わす2^a
個の制御信号を与えるために、a個のスケール・ファク
タ信号をデコードする手段と、 (c)iの下限を2^aとし、iの上限をn/2^bと
して、各スイッチが、上記第1のデータ・フィールドの
所定の入力ビットを受け取るための1個のデータ入力と
、上記各スイッチの出力として、上記所定の入力ビット
の1つを選択するための上記2^a個の制御信号のうち
の所定の制御信号を受け取るための1個の制御入力とを
持つている、第1のスイッチ・レベルのm個のデータ・
スイッチと、(d)各スイッチが、上記第1のスイッチ
・レベルの上記データ・スイッチから所定の出力を受け
取るための上記2b個のデータ入力と、上記各スイッチ
の出力として、上記第1のスイッチ・レベルの上記デー
タ・スイッチから上記所定の出力の1つを選択するため
に、上記2^b個の制御信号の所定の1つを受け取るた
めの2^b個の制御信号とを持つている、第2のスイッ
チ・レベルのm個のデータ・スイッチとを具備する、 シフト回路。 - (2)mを整数として、nビットのm倍の第2のデータ
・フィールド中にnビットの第1のデータ・フィールド
をシフトした時、データビットの喪失があつたか否かを
決定する装置を含むシフト回路において、 (a)sを整数として、シフトの第1の大きさを表わす
m個の制御信号と、シフトの第2の大きさを表わすn個
の制御信号とを与えるために、s個のスケール・ファク
タ信号をデコードする手段と、(a−1)上記m個の制
御信号及びn個の制御信号によつて特定されるシフトの
合計の大きさは、上記シフト回路のシフトの全体の大き
さを特定することと、 (b)各スイッチが、上記第1のデータ・フィールドの
所定の入力ビットを受け取るためのm個のデータ入力と
、上記各スイッチの出力として、上記所定の入力ビット
の1つを選択するための上記n個の制御信号の所定の制
御信号を受け取るためのm個の制御入力とを持つている
、第1のスイッチ・レベルのm×n個のデータ・スイッ
チと、(c)各スイッチが、上記第1のデータ・フィー
ルドの所定の入力ビットを受け取るためのm個のデータ
入力と、上記所定の入力ビットが所定の状態にあるか否
かをテストして、若し、所定の状態ならば、1つの出力
にオーバーフローの表示を与えるために、n個の制御信
号の1つ、またはそれ以上の所定の制御信号を受け取る
ためのm個の制御入力とを持つている、第1のスイッチ
ング・レベルのm個のオーバーフロー・スイッチと、(
c−1)上記オーバーフロー・スイッチの各出力は1つ
の出力を形成するために共通に接続されていることと、 (d)各スイッチが、上記第1のスイッチ・レベルの上
記データ・スイッチから所定の出力を受け取るためのm
個のデータ入力と、上記各スイッチの出力として、上記
第1のスイッチ・レベルの上記データ・スイッチから上
記所定の出力の1つを選択するための上記m個の制御信
号の所定の制御信号を受け取るためのm個の制御入力と
を持つている、第2のスイッチ・レベルのm×n個のデ
ータ・スイッチと、 (e)m個のデータ入力と、(m−1)個のデータ入力
の任意の1つが所定の状態にあるか否かをテストするか
、または上記1つのデータ入力がオーバーフロー表示を
持つているか否かをテストして、若し、その表示を持つ
ているならば、1個のオーバーフロー・スイッチの出力
にオーバーフロー・ビットを与えるために、上記m個の
制御信号の1つ、またはそれ以上の所定の制御信号を受
け取るためのm個の制御入力とを持つている、上記第2
のスイッチ・レベルの1個のオーバーフロー・スイッチ
と、 (e−1)上記データ入力の1つは、上記m個のオーバ
ーフロー・スイッチの1つの出力に接続され、他の(m
−1)個のデータ入力は、上記第1のスイッチ・レベル
の上記データ・スイッチから所定の出力を受け取るため
に接続されていることとを具備する、 シフト回路。 - (3)mを整数として、nビットのm倍の第2のデータ
・フィールド中にnビットの第1のデータ・フィールド
をシフトレた時、データ・ビットの喪失があつたか否か
を決定する装置を含むシフト回路において、 (a)sを整数として、シフトの第1の大きさを表わす
m個の制御信号と、シフトの第2の大きさを表わすn個
の制御信号とを与えるために、s個のスケール・ファク
タ信号をデコードする手段と、(a−1)上記m個の制
御信号及びn個の制御信号によつて特定されるシフトの
合計の大きさは、上記シフト回路のシフトの全体の大き
さを特定することと、 (b)各スイッチが、上記第1のデータ・フィールドの
所定の入力ビットを受け取るためのm個のデータ入力と
、上記各スイッチの出力として、上記所定の入力ビット
の1つを選択するために、上記n個の制御信号の所定の
制御信号を受け取るためのm個の制御入力とを持つてい
る、第1のスイッチ・レベルのm×n個のデータ・スイ
ッチと、(b−1)m番目毎の上記データ・スイッチは
同じデータ入力及び異なつた制御入力を持つていること
と、 (c)各スイッチが、上記第1のデータ・フィールドの
所定の入力ビットを受け取るためのm個のデータ入力と
、上記所定の入力ビットが所定の状態にあるか否かをテ
ストして、若し、上記所定の状態にあるならば、1つの
出力にオーバーフローの表示を与えるために、n個の制
御信号の1つ、またはそれ以上の所定の制御信号を受け
取るためのm個の制御入力とを持つている、第1のスイ
ッチ・レベルのm個のオーバーフロー・スイッチと、(
c−1)m個のオーバーフロー・スイッチの各々は、制
御入力を受け取らない1つの制御入力を有しており、こ
れにより、上記所定の入力ビットの1つが各オーバーフ
ロー・スイッチにおいてテストされないことと、 (d)各スイッチが、上記第1のスイッチ・レベルの上
記データ・スイッチから所定の出力を受け取るためのm
個のデータ入力と、上記各スイッチの出力とし手、上記
第1のスイッチ・レベルの上記データ・スイッチから上
記所定の出力の制御信号を選択するために、上記m個の
制御信号の所定の1つを受け取るためのm個の制御入力
とを持つている、第2のスイッチ・レベルのm×n個の
データ・スイッチと、 (e)m個のデータ入力と、(m−1)個のデータ入力
の任意の1つが上記所定の状態にあるか否かをテストす
るか、または上記1つのデータ入力がオーバーフロー表
示を持つているか否かのテストを行つて、若し、その表
示を持つているならば、1個のオーバーフロー・スイッ
チの出力にオーバーフロー・ビットを与えるために、上
記m個の制御信号の1つ、またはそれ以上の所定の制御
信号を受け取るためのm個の制御入力とを持つている、
第2のスイッチ・レベルの1個のオーバーフロー・スイ
ッチと、 (e−1)上記データ入力の1つは、上記m個のオーバ
ーフロー・スイッチの1つの出力に接続されており、他
の(m−1)個のデータ入力は、上記第1のスイッチ・
レベルの上記データ・スイッチからm×n個、(m×n
−1)個、...、(m×n)−(m−1)個の出力を
受け取るために接続されていることとを具備する、 シフト回路。 - (4)mを整数として、mビットの第2のデータ・フィ
ールド中にnビットの第1のデータ・フィールドをシフ
トした時、データ・ビットの喪失があつたか否かを決定
する装置を含むシフト回路において、 (a)bを整数として、0から2^b−1までの範囲内
に、シフトの第1の大きさを表わす2^b個の制御信号
を与えるために、b個のスケール・ファクタ信号をデコ
ードする手段と、 (b)aを整数として、0から(2^a−1)×2^b
までの範囲内で、シフトの第1の大きさを表わす2^a
個の制御信号を与えるためのa個のスケール・ファクタ
信号をデコードする手段と、 (c)iの下限を2^aとし、1の上限をn/2^bと
して、各スイッチが、上記第1のデータ・フィールドの
所定の入力ビットを受け取るための1個のデータ入力と
、上記各スイッチの出力として、上記所定の入力ビット
の1つを選択するために、上記2^a個の制御信号のう
ちの所定の制御信号を受け取るための1個の制御入力と
を持つている、第1のスイッチ・レベルのm個のデータ
・スイッチと、(d)各スイッチが、上記第1のデータ
・フィールドの所定の入力ビットを受け取るためのi個
のデータ入力と、上記所定の入力ビットが上記所定の状
態にあるか否かをテストして、若し、所定の状態にある
ならば、ただ1つの出力にオーバーフローの表示を与え
るために、上記2^a個の制御信号の1つ、またはそれ
以上の所定の制御信号を受け取るための1個の制御入力
とを持つている、上記第1のスイッチ・レベルの2^b
個のオーバーフロー・スイッチと、 (d−1)各オーバーフロー・スイッチは、単一の出力
を形成するために共通に接続されていることと、 (e)各スイッチが、上記第1のスイッチ・レベルの上
記データ・スイッチから所定の出力を受け取るための2
^b個のデータ入力と、上記各スイッチの出力として上
記第1のスイッチ・レベルの上記データ・スイッチから
上記所定の出力の1つを選択するために、2^b個の制
御信号の所定の1つを受け取るための2^b個の制御信
号とを持つている、第2のスイッチ・レベルのm個のデ
ータ・スイッチと、 (f)2^b個のデータ入力と、上記(2^b−1)個
の入力の任意の1つが上記所定の状態にあるか否かのテ
スト、即ち、上記1つのデータ入力がオーバーフロー表
示を持つているか否かのテストを行つて、若し、その表
示を持つているならば、1個のオーバーフロー・スイッ
チの出力にオーバーフロー・ビットを与えるために、上
記2b個の制御信号の1つ、またはそれ以上の所定の制
御信号を受け取るための2b個の制御入力とを持つてい
る、第2のスイッチ・レベルの1個のオーバーフロー・
スイッチと、 (f−1)上記データ入力の1つは、上記2b個のオー
バーフロー・スイッチの1つの出力に接続され、他の(
2^b−1)個のデータ入力は、上記第1のスイッチ・
レベルの上記データ・スイッチから所定の出力を受け取
るために接続されていることとを具備する、 シフト回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US297639 | 1989-01-13 | ||
US07/297,639 US4931970A (en) | 1989-01-13 | 1989-01-13 | Apparatus for determining if there is a loss of data during a shift operation |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02239324A true JPH02239324A (ja) | 1990-09-21 |
JPH0429091B2 JPH0429091B2 (ja) | 1992-05-18 |
Family
ID=23147146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1299893A Granted JPH02239324A (ja) | 1989-01-13 | 1989-11-20 | シフト回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4931970A (ja) |
EP (1) | EP0377845B1 (ja) |
JP (1) | JPH02239324A (ja) |
DE (1) | DE68924479T2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03100827A (ja) * | 1989-09-14 | 1991-04-25 | Mitsubishi Electric Corp | オーバフロー検出回路 |
JP2617252B2 (ja) * | 1991-07-11 | 1997-06-04 | 三田工業株式会社 | プリンタ |
US5424967A (en) * | 1993-11-29 | 1995-06-13 | Hewlett-Packard Company | Shift and rounding circuit and method |
US5844827A (en) * | 1996-10-17 | 1998-12-01 | Samsung Electronics Co., Ltd. | Arithmetic shifter that performs multiply/divide by two to the nth power for positive and negative N |
US5745393A (en) * | 1996-10-17 | 1998-04-28 | Samsung Electronics Company, Ltd. | Left-shifting an integer operand and providing a clamped integer result |
US5930159A (en) * | 1996-10-17 | 1999-07-27 | Samsung Electronics Co., Ltd | Right-shifting an integer operand and rounding a fractional intermediate result to obtain a rounded integer result |
US5944874A (en) * | 1997-06-23 | 1999-08-31 | Praxair Technology, Inc. | Solid electrolyte ionic conductor systems for the production of high purity nitrogen |
US5851266A (en) * | 1997-06-23 | 1998-12-22 | Praxair Technology,Inc. | Hybrid solid electrolyte ionic conductor systems for purifying inert gases |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4338675A (en) * | 1980-02-13 | 1982-07-06 | Intel Corporation | Numeric data processor |
JPS5750049A (en) * | 1980-09-09 | 1982-03-24 | Toshiba Corp | Shifting circuit |
US4396994A (en) * | 1980-12-31 | 1983-08-02 | Bell Telephone Laboratories, Incorporated | Data shifting and rotating apparatus |
JPS63229521A (ja) * | 1987-03-19 | 1988-09-26 | Matsushita Electric Ind Co Ltd | シフト回路 |
-
1989
- 1989-01-13 US US07/297,639 patent/US4931970A/en not_active Expired - Fee Related
- 1989-11-20 JP JP1299893A patent/JPH02239324A/ja active Granted
- 1989-12-13 DE DE68924479T patent/DE68924479T2/de not_active Expired - Fee Related
- 1989-12-13 EP EP89122989A patent/EP0377845B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0377845A3 (en) | 1992-05-13 |
EP0377845A2 (en) | 1990-07-18 |
JPH0429091B2 (ja) | 1992-05-18 |
DE68924479D1 (de) | 1995-11-09 |
EP0377845B1 (en) | 1995-10-04 |
DE68924479T2 (de) | 1996-05-30 |
US4931970A (en) | 1990-06-05 |
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