JPH02237039A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02237039A JPH02237039A JP5702189A JP5702189A JPH02237039A JP H02237039 A JPH02237039 A JP H02237039A JP 5702189 A JP5702189 A JP 5702189A JP 5702189 A JP5702189 A JP 5702189A JP H02237039 A JPH02237039 A JP H02237039A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に液晶と組み合わせて画像表示
装置を構成するための薄膜トランジスタ（以後ティエフ
ティ（ＴＦＴ）と呼ぶ）をマトリクス状に形成するため
の製造方法に関するものである。
装置を構成するための薄膜トランジスタ（以後ティエフ
ティ（ＴＦＴ）と呼ぶ）をマトリクス状に形成するため
の製造方法に関するものである。
従来の技術
第３図に従来のＴＦＴアレイの要部構成断面図を示す。
ガラス基板３１上に例えばアルミニウム等のゲート電極
３２なる第１の導電体層が形成され、アルミニウム上に
クロムよりなる拡散防止層３３が形成され、非晶質シリ
コン半導体層３５が窒化シリコンゲート絶縁体１１３４
を介して形成され、アルミニウム等のソース、ドレイン
電極３６ａ１３ ８ ｂなる第２の導電体層が形成され
ている。
３２なる第１の導電体層が形成され、アルミニウム上に
クロムよりなる拡散防止層３３が形成され、非晶質シリ
コン半導体層３５が窒化シリコンゲート絶縁体１１３４
を介して形成され、アルミニウム等のソース、ドレイン
電極３６ａ１３ ８ ｂなる第２の導電体層が形成され
ている。
ＴＦＴアレイは種々の大きさのガラス基板上に形成され
るが、ガラス基板が大きくなればなるほども−ス電極、
ゲート電極各々に供給する信号電圧がその終端において
低下する問題がある。この問題を解決するためにゲート
電極、ソース電極を低比抵抗の導電体（例えば金、銀、
白金、アルミニウム、銅など）を材料として用いて形成
する。
るが、ガラス基板が大きくなればなるほども−ス電極、
ゲート電極各々に供給する信号電圧がその終端において
低下する問題がある。この問題を解決するためにゲート
電極、ソース電極を低比抵抗の導電体（例えば金、銀、
白金、アルミニウム、銅など）を材料として用いて形成
する。
しかしながらこれらの導電体材料は特に基板を加熱する
工程（例えば絶縁体層、半導体層を被着する工程）にお
いて半導体層あるいは絶縁体層中に拡散しやすく、その
結果ＴＰＴ特性が劣化する（耐熱性に劣る）という課題
を有している。この拡散を抑制するために上述した拡散
防止層３３を形成している。
工程（例えば絶縁体層、半導体層を被着する工程）にお
いて半導体層あるいは絶縁体層中に拡散しやすく、その
結果ＴＰＴ特性が劣化する（耐熱性に劣る）という課題
を有している。この拡散を抑制するために上述した拡散
防止層３３を形成している。
次に上述の構造を持つＴＦＴアレイの従来の製造方法に
ついて簡単に説明する。まず、ガラス基板３１上全面に
アルミニウムおよびクロムを連続的にスパッタ蒸着し、
フォトリソグラフィによりクロムおよびアルミニウムの
不要部分を順次除去して所望の形状のゲート電極３２、
拡散防止層３３を形成する。このフォトリングラフィは
、材料上に塗布したフォトレジスト（感光性樹脂）をフ
ォトマスクを通して露光し（この時すでに前のフォトリ
ングラフィにより形成した形状に整合させる必要がある
）、次いで現像することにより所望の形状として残し、
レジストが残らずに露出している各材料の不要部分をエ
ッチングして除去する技術である。
ついて簡単に説明する。まず、ガラス基板３１上全面に
アルミニウムおよびクロムを連続的にスパッタ蒸着し、
フォトリソグラフィによりクロムおよびアルミニウムの
不要部分を順次除去して所望の形状のゲート電極３２、
拡散防止層３３を形成する。このフォトリングラフィは
、材料上に塗布したフォトレジスト（感光性樹脂）をフ
ォトマスクを通して露光し（この時すでに前のフォトリ
ングラフィにより形成した形状に整合させる必要がある
）、次いで現像することにより所望の形状として残し、
レジストが残らずに露出している各材料の不要部分をエ
ッチングして除去する技術である。
ついで全面に窒化シリコンゲート絶縁体層３４、非品質
シリコン半導体層３５を化学気相堆積法等により順次被
着する。その後、全面に被着した非品質シリコン半導体
層３５をフォトリングラフィを用いて島杖の半導体層３
５にする。そして最後に、アルミニウムを全面にスパッ
タ蒸着した後、フォトリングラフィによりアルミニウム
の不要部分を除去して所望の形状のソース、ドレイン電
極３８ａ，３８ｂを形成して従来の技術によるＴＦＴア
レイが完成する。
シリコン半導体層３５を化学気相堆積法等により順次被
着する。その後、全面に被着した非品質シリコン半導体
層３５をフォトリングラフィを用いて島杖の半導体層３
５にする。そして最後に、アルミニウムを全面にスパッ
タ蒸着した後、フォトリングラフィによりアルミニウム
の不要部分を除去して所望の形状のソース、ドレイン電
極３８ａ，３８ｂを形成して従来の技術によるＴＦＴア
レイが完成する。
発明が解決しようとする課題
前述のＴＦＴアレイの製造方法では第１の導電体層であ
るゲート電極の側面に拡散防止層が形成されないため、
拡散防止層が全くない場合に比べ少ないがこの側面から
アルミニウムが徐々に拡散し、ＴＦＴ特性が劣化すると
いう課題を脊している。
るゲート電極の側面に拡散防止層が形成されないため、
拡散防止層が全くない場合に比べ少ないがこの側面から
アルミニウムが徐々に拡散し、ＴＦＴ特性が劣化すると
いう課題を脊している。
また、所望の形状の電極等を形成するために用いられる
フォトリソグラフィは、フォトレジスト塗布一フォトマ
スク整合一露光一現像−エッチングーレジスト除去とい
うように多くの工程が必要であるという課題を有する。
フォトリソグラフィは、フォトレジスト塗布一フォトマ
スク整合一露光一現像−エッチングーレジスト除去とい
うように多くの工程が必要であるという課題を有する。
さらに大型基板にフォトマスクを使うフォトリソグラフ
ィにより所望の形状を形成するためには、数度に分割し
て露光する必要があり、工程数がさらに増加するという
課題を有している。
ィにより所望の形状を形成するためには、数度に分割し
て露光する必要があり、工程数がさらに増加するという
課題を有している。
本発明はかかる従来の技術の課題に鑑みなされたもので
、ＴＦＴアレイの導電体層を印刷法により形成し、かつ
この第１の導電体層が半導体層あるいは絶縁体層に拡散
するのを防止する拡散防止層を形成することができると
ともに、第１の導電体層をフォトリングラフィを用いる
ことなく形成することができ、耐熱性の優れた大型基板
の半導体装置を安価に製造することができる半導体装置
の製造方法を提供することを目的としている。
、ＴＦＴアレイの導電体層を印刷法により形成し、かつ
この第１の導電体層が半導体層あるいは絶縁体層に拡散
するのを防止する拡散防止層を形成することができると
ともに、第１の導電体層をフォトリングラフィを用いる
ことなく形成することができ、耐熱性の優れた大型基板
の半導体装置を安価に製造することができる半導体装置
の製造方法を提供することを目的としている。
課題を解決するための手段
上記課題を解決するための本発明の技術的手段は、第１
の導電体層であるゲート電極、あるいはソース、ドレイ
ン電極を低比抵抗の金属を用いて印刷法により形成した
後、前記低比抵抗の金属が核となるように気相あるいは
液相中にてそれ自身の反応や電気分解、陽極酸化、電気
泳動等のメッキ法を用いて導電体あるいは絶縁体からな
る拡散防止層により第１の導電体層を被覆することであ
る。
の導電体層であるゲート電極、あるいはソース、ドレイ
ン電極を低比抵抗の金属を用いて印刷法により形成した
後、前記低比抵抗の金属が核となるように気相あるいは
液相中にてそれ自身の反応や電気分解、陽極酸化、電気
泳動等のメッキ法を用いて導電体あるいは絶縁体からな
る拡散防止層により第１の導電体層を被覆することであ
る。
作 用
本発明は上述したように、第１の導電体層の形成方法と
して印刷法を用いることにより、真空蒸着工程およびフ
ォトリングラフィを必要とすることなく、それぞれの電
極の必要部分のみを所望の形杖で被着形成でき、さらに
拡散防止層の形成方法としてメッキ法を用いることによ
り第１の導電体層が半導体層あるいは絶縁体層と接触す
る全面に容易に形成でき、第１の導電体層が半導体層あ
るいは絶縁体層に拡散するのを抑．制できる。
して印刷法を用いることにより、真空蒸着工程およびフ
ォトリングラフィを必要とすることなく、それぞれの電
極の必要部分のみを所望の形杖で被着形成でき、さらに
拡散防止層の形成方法としてメッキ法を用いることによ
り第１の導電体層が半導体層あるいは絶縁体層と接触す
る全面に容易に形成でき、第１の導電体層が半導体層あ
るいは絶縁体層に拡散するのを抑．制できる。
以上述べたように本発明によれば第１の導電体層の真空
蒸着の工程およびフォトリングラフィの工程を削減して
、熱工程においてＴＰＴ特性が劣化することのない低抵
抗の第１の導電体層を形成できるため、大型基板上への
ＴＦＴアレイなどの製造の容易性が向上できる。
蒸着の工程およびフォトリングラフィの工程を削減して
、熱工程においてＴＰＴ特性が劣化することのない低抵
抗の第１の導電体層を形成できるため、大型基板上への
ＴＦＴアレイなどの製造の容易性が向上できる。
実施例
以下、本発明の一実施例について説明する。
第１図（ａ）〜（ｄ）に、本発明の第１の実施例におけ
るＴＦＴアレイの工程断面図を示す。第１図（ａ）に示
すようにガラス基板１上にゲート電極２となる金（その
他銀、白金、銅、アルミニウム等が可能）を印刷法によ
り図のような形杖で被着する。次に第１図（ｂ）に示す
ようにゲート電極２上に電解メッキ法（基板１紀形成し
た金属を一方の電極とし、それと対向する電極板を他方
の電極とし、これらにより液相中にて電気分解を行なっ
て金属を被着する）によりクロムからなる拡散防止層３
を被着する（被着する必要のない部分は電解メッキする
前にレジスト等を用いて被覆する）。続いて第１図（Ｃ
）に示すように全面に化学気相堆積法により窒化シリコ
・ンゲート絶縁体層４を被若し、さらに半導体層５（例
えば多結晶シリコン半導体、非品質シリコン半導体等）
を連続して被若する。そして第１図（ｄ）に示す形状の
半導体層５となるようにフォトリングラフィを用いて不
必要な部分の半導体層５を除去する。その後、第１図（
ｄ）に示すような形状でソース、ドレイン電極６ａ１
８ｂとなるアルミニウム、アルミニウム／クロム（半導
体厄側にクロムが接触する２月構造）等の金属を形成し
て、本実施例における逆スタガ構造のＴＦＴアレイが完
成する。
るＴＦＴアレイの工程断面図を示す。第１図（ａ）に示
すようにガラス基板１上にゲート電極２となる金（その
他銀、白金、銅、アルミニウム等が可能）を印刷法によ
り図のような形杖で被着する。次に第１図（ｂ）に示す
ようにゲート電極２上に電解メッキ法（基板１紀形成し
た金属を一方の電極とし、それと対向する電極板を他方
の電極とし、これらにより液相中にて電気分解を行なっ
て金属を被着する）によりクロムからなる拡散防止層３
を被着する（被着する必要のない部分は電解メッキする
前にレジスト等を用いて被覆する）。続いて第１図（Ｃ
）に示すように全面に化学気相堆積法により窒化シリコ
・ンゲート絶縁体層４を被若し、さらに半導体層５（例
えば多結晶シリコン半導体、非品質シリコン半導体等）
を連続して被若する。そして第１図（ｄ）に示す形状の
半導体層５となるようにフォトリングラフィを用いて不
必要な部分の半導体層５を除去する。その後、第１図（
ｄ）に示すような形状でソース、ドレイン電極６ａ１
８ｂとなるアルミニウム、アルミニウム／クロム（半導
体厄側にクロムが接触する２月構造）等の金属を形成し
て、本実施例における逆スタガ構造のＴＦＴアレイが完
成する。
本実施例によれば、ゲート電極２となる比抵抗が極めて
小さい金を印刷法により所望の形伏で形成し、さらに窒
化シリコンゲート絶縁体層４に前記金が拡散するのを防
止する拡散防止届３を電解メッキ法によりフォトリソグ
ラフィを用いずに必要とする形状で形成でき、従来例に
おける真空蒸着およびフォトリングラフィによるパター
ン形成の工程が削減できる。従って、例えば１ｍ四方の
ような大型基板１を用いた場合で．もＴＦＴアレイの製
造容易性が向上でき、また金及び拡散防止層３の２層構
造の電極であるため、金の拡散によるＴＰＴ特性の劣化
がなく、かつ大型基板１の終端においても信号電圧が低
下することがないという効果を奏する。
小さい金を印刷法により所望の形伏で形成し、さらに窒
化シリコンゲート絶縁体層４に前記金が拡散するのを防
止する拡散防止届３を電解メッキ法によりフォトリソグ
ラフィを用いずに必要とする形状で形成でき、従来例に
おける真空蒸着およびフォトリングラフィによるパター
ン形成の工程が削減できる。従って、例えば１ｍ四方の
ような大型基板１を用いた場合で．もＴＦＴアレイの製
造容易性が向上でき、また金及び拡散防止層３の２層構
造の電極であるため、金の拡散によるＴＰＴ特性の劣化
がなく、かつ大型基板１の終端においても信号電圧が低
下することがないという効果を奏する。
第２図（ａ）〜（ｄ）に、本発明の第２の実施例におけ
るＴＦＴアレイの工程断面図を示す。第２図（ａ）に示
すようにガラス基板２１上にソース、ドレイン電極２８
ａ１ ２８ｂとなる金（その他銀、白金、銅、アルミニ
ウム等が可能）を印刷法により図のような形状で被着す
る。次に第２図（ｂ）に示すようにソース、 ドレイン
電極２６ａ１２８ｂ上に電解メッキ法によりクロムから
なる拡散防止層２３ａ１ ２３ｂを被着する。続いて第
２図（Ｃ）に示すように全面に化学気相堆積法により半
導体Ｊｉ！！２５ （例えば多結晶シリコン半導体、非
品質シリコン半導体等）を被着する。その後、第２図（
ｄ）に示すような形状で窒化シリコンゲート絶縁体層２
４を被着し、さらに、ゲート電極２２となるアルミニウ
ム、アルミニウム／クロム（絶縁体層側にクロムが接触
する２層構造）等の金属を形成して、本実施例における
スタガ構造のＴＦＴアレイが完成する。
るＴＦＴアレイの工程断面図を示す。第２図（ａ）に示
すようにガラス基板２１上にソース、ドレイン電極２８
ａ１ ２８ｂとなる金（その他銀、白金、銅、アルミニ
ウム等が可能）を印刷法により図のような形状で被着す
る。次に第２図（ｂ）に示すようにソース、 ドレイン
電極２６ａ１２８ｂ上に電解メッキ法によりクロムから
なる拡散防止層２３ａ１ ２３ｂを被着する。続いて第
２図（Ｃ）に示すように全面に化学気相堆積法により半
導体Ｊｉ！！２５ （例えば多結晶シリコン半導体、非
品質シリコン半導体等）を被着する。その後、第２図（
ｄ）に示すような形状で窒化シリコンゲート絶縁体層２
４を被着し、さらに、ゲート電極２２となるアルミニウ
ム、アルミニウム／クロム（絶縁体層側にクロムが接触
する２層構造）等の金属を形成して、本実施例における
スタガ構造のＴＦＴアレイが完成する。
本実施例においても第１の実施例と同様の効果を有する
。
。
本発明は上記実施例に示す外、種々の態様に構成するこ
とができる。
とができる。
例えば上記実施例では拡散防止層として金属を用い、そ
の形成方法に電解メッキ法を用いたが、第１の導電体届
となる金属によっては無電解メッキ法（電気分解を必要
としないメッキ法）、電気泳動を用いた方法、陽極酸化
による絶縁体形成法等により拡散防止届を選択的に形成
することができる。
の形成方法に電解メッキ法を用いたが、第１の導電体届
となる金属によっては無電解メッキ法（電気分解を必要
としないメッキ法）、電気泳動を用いた方法、陽極酸化
による絶縁体形成法等により拡散防止届を選択的に形成
することができる。
また第１の導電体居として低比抵抗の金属を用いれば、
電極の終端で信号電圧が低下することなく、さらに第１
の導電体層の全面に拡散防止層が形成されているために
低比抵抗の金属が絶縁体層あるいは半導体層への拡散に
よるＴＰＴ特性の劣化がない。
電極の終端で信号電圧が低下することなく、さらに第１
の導電体層の全面に拡散防止層が形成されているために
低比抵抗の金属が絶縁体層あるいは半導体層への拡散に
よるＴＰＴ特性の劣化がない。
なお、上記実施例ではＴＦＴアレイの製造方法を中心に
説明したが、本発明は電極となる金属が絶縁体層あるい
は半導体層中に拡散するのを抑制する拡散防止層を形成
する必要のある他の半導体装置の製造方法に関しても有
効であることはいうまでもない。
説明したが、本発明は電極となる金属が絶縁体層あるい
は半導体層中に拡散するのを抑制する拡散防止層を形成
する必要のある他の半導体装置の製造方法に関しても有
効であることはいうまでもない。
発明の効果
以上述べてきたように、本発明は第１の導電体層が絶縁
体層あるいは半導体層中に拡散するのを防止する拡散防
止層をメッキ法を用いて形成するこ−とにより第１の導
電体層が絶縁体層あるいは半導体層に接触する全面に容
易に形成でき、さらに第１の導電体届を印刷法により被
着形成することにより、ＴＦＴアレイなどの半導体装置
の製造工程においてフォトマスクを用いた従来のフォト
リングラフィの工程と金属の真空蒸着工程とを削減でき
る。
体層あるいは半導体層中に拡散するのを防止する拡散防
止層をメッキ法を用いて形成するこ−とにより第１の導
電体層が絶縁体層あるいは半導体層に接触する全面に容
易に形成でき、さらに第１の導電体届を印刷法により被
着形成することにより、ＴＦＴアレイなどの半導体装置
の製造工程においてフォトマスクを用いた従来のフォト
リングラフィの工程と金属の真空蒸着工程とを削減でき
る。
従って以上述べた効果により大型基板上に半導体装置を
製造する容易性を向上で．きる効果をも有する。また、
フォトリングラフィの工程および導電体材料の真空蒸若
工程を削減できるため半導体装置の製作コストを低減で
きる効果をも有する。
製造する容易性を向上で．きる効果をも有する。また、
フォトリングラフィの工程および導電体材料の真空蒸若
工程を削減できるため半導体装置の製作コストを低減で
きる効果をも有する。
発明の第２の実施例におけるＴＦ．Ｔアレイの工程断面
図、第３図は従来のＴＦＴアレイの要部構成断面図であ
る。 ■、２ １ ．．．ガラス基板、２．．．ゲート電極、
３、２３ａ１ ２３ｂ．，．拡散防止層、４．，．ゲー
ト絶縁体層、２５．．．半導体層、２６ａ１ ２Ｅ！ｂ
．．．ソース、 ドレイン電極。 代理人の氏名 弁理士 栗野重孝 はか１名ｌ ど Ｊ
図、第３図は従来のＴＦＴアレイの要部構成断面図であ
る。 ■、２ １ ．．．ガラス基板、２．．．ゲート電極、
３、２３ａ１ ２３ｂ．，．拡散防止層、４．，．ゲー
ト絶縁体層、２５．．．半導体層、２６ａ１ ２Ｅ！ｂ
．．．ソース、 ドレイン電極。 代理人の氏名 弁理士 栗野重孝 はか１名ｌ ど Ｊ
Claims (4)
- （１）基板に第１の導電体層を選択的に被着形成する工
程と、前記第１の導電体層を核にして拡散防止層を選択
的に形成被覆する工程と、前記第１の導電体層の一部と
重なるように少なくとも半導体層あるいは絶縁体層の一
方を被着形成する工程を有する半導体装置の製造方法。 - （２）拡散防止層を選択的に被覆する工程が、メッキ法
を用いて被覆する工程であることを特徴とする請求項１
記載の半導体装置の製造方法。 - （３）第１の導電体層を印刷法により選択的に被着形成
することを特徴とする請求項１記載の半導体装置の製造
方法。 - （４）基板に絶縁体層および半導体層の両方を被着形成
し、前記半導体層の一部と重なるように第２の導電体層
を選択的に被着形成する工程を有することを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5702189A JPH02237039A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5702189A JPH02237039A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237039A true JPH02237039A (ja) | 1990-09-19 |
Family
ID=13043778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5702189A Pending JPH02237039A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237039A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225364A (en) * | 1989-06-26 | 1993-07-06 | Oki Electric Industry Co., Ltd. | Method of fabricating a thin-film transistor matrix for an active matrix display panel |
| JP2001343659A (ja) * | 2000-06-02 | 2001-12-14 | Casio Comput Co Ltd | アクティブマトリクス型液晶表示パネルおよびその製造方法 |
| KR100333248B1 (ko) * | 1999-05-20 | 2002-04-24 | 구본준, 론 위라하디락사 | 박막트랜지스터 제조방법 |
| JP2008028395A (ja) * | 2006-07-20 | 2008-02-07 | Samsung Electronics Co Ltd | アレイ基板、これを有する表示装置及びその製造方法 |
| US7420211B2 (en) | 1998-12-18 | 2008-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Wiring line and manufacture process thereof, and semiconductor device and manufacturing process thereof |
| WO2010089981A1 (ja) * | 2009-02-04 | 2010-08-12 | シャープ株式会社 | 半導体装置 |
-
1989
- 1989-03-09 JP JP5702189A patent/JPH02237039A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225364A (en) * | 1989-06-26 | 1993-07-06 | Oki Electric Industry Co., Ltd. | Method of fabricating a thin-film transistor matrix for an active matrix display panel |
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| JP2001343659A (ja) * | 2000-06-02 | 2001-12-14 | Casio Comput Co Ltd | アクティブマトリクス型液晶表示パネルおよびその製造方法 |
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| WO2010089981A1 (ja) * | 2009-02-04 | 2010-08-12 | シャープ株式会社 | 半導体装置 |
| US8686528B2 (en) | 2009-02-04 | 2014-04-01 | Sharp Kabushiki Kaisha | Semiconductor device |
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