JPH02236673A - Logical circuit diagram verifying device - Google Patents

Abstract

PURPOSE:To easily verify a circuit diagram in a different describing system by selecting a verification object by rewriting the contents of the object to be stored into a rule storing means, extracting an attribute at every verification object, and verifying it. CONSTITUTION:The verification object, an attribute necessary for the verification concerning the object, etc., are stored into a rule storing means 6. The attribute concerning a part to be verified 14 designated by a rule storing means 16 is extracted, and it is compared with a parameter stored into the rule storing means 16. Consequently, by rewriting the contents of the object to be stored in the rule storing means 16, the part to be verified 14 can be selected. Further since the attribute is extracted and verified at every part to be verified 14, the said operation is made generally applicable. Thus the circuit diagram in the different describing system can be easily verified.

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、Ｃ　Ａ　Ｅ　（Ｃｏｓｐｕｔｅｒ　Ａｉｄ
ｅｄ　Ｅｎｇｌｎｅｅｒ１ｎｇ）によって作製したＬＳ
Ｉ等の論理回路図の検証装置、特に必要な項目を効率的
に検証するものに関する。[Detailed description of the invention] [Industrial field of application] This invention is applicable to CAE (Computer Aid).
LS produced by ed Englneer1ng)
The present invention relates to a verification device for logic circuit diagrams such as I, and particularly to one that efficiently verifies necessary items.

［従来の技術コ 近年の半導体技術の飛躍的な進歩に伴ない、凹路の大規
模化が進み、その回路設計もコンピュータを利用して行
われるようになってきている。このような回路設計は、
通常Ｃ　Ａ　Ｅ　（Ｃｏｓｐｕｔｅｒ　Ａ１ｄｅｄ　Ｅ
ｎｇ１ｎｅｅｒ１ｎｇ）装置によって行われており、対
話形式でデータを入力しながら行われている。[Conventional technology] With the dramatic progress in semiconductor technology in recent years, concave circuits have become larger in scale, and their circuit designs have come to be performed using computers. Such a circuit design is
Normal C A E (Cosputer A1ded E
ng1neer1ng) device, and is performed while inputting data in an interactive format.

そして、ＣＡＥ装置によって作製された回路も作製後に
検証しなければならない。しかし、大規模な回路の検証
は人手で行っていたのでは、非常に効率が悪いため、こ
の検証もある程度コンピュータに行わせるようになって
きている。例えば、未接続の配線等のチェックは回路図
作製時においてＣＡＥ装置が指摘するようにブログラグ
が組まれている場合が多く、また各種回路動作のチェツ
クもＣＡＥ装置におけるシミュレーションによって行わ
れている。Furthermore, circuits fabricated using a CAE device must also be verified after fabrication. However, verifying large-scale circuits manually is extremely inefficient, so this verification is now being performed by computers to some extent. For example, checks for unconnected wiring, etc. are often made using log lags as pointed out by CAE equipment when creating circuit diagrams, and checks of various circuit operations are also performed by simulations in CAE equipment.

〔発明が解決しようとする課題］ しかし、素子の属性やファンイン（論理素子などに並列
接続できる入力信号線の数）、ファンアウト（論理素子
などに並列接続できる入力信号線の数）等回路特有の属
性のチェックは一般性がないため、コンピュータにて簡
単に行うことはできないという問題点があった。また、
これをチェックするためのプログラムを作製すれば、チ
ェックすることを可能であるが、このプログラムには汎
用性がなく、特定の回路図しかチェックできない等の問
題点があった。[Problem to be solved by the invention] However, circuits such as element attributes, fan-in (number of input signal lines that can be connected in parallel to a logic element, etc.), fan-out (number of input signal lines that can be connected in parallel to a logic element, etc.) There is a problem in that checking specific attributes is not general and cannot be easily performed using a computer. Also,
This can be checked by creating a program to check this, but this program lacks versatility and has problems such as being able to check only specific circuit diagrams.

また、大規模な回路の検証を行うことのできる検証装置
もある程度提案されてはいるが、特定の記述方式の回路
図しか検証できなかったり、他の装置による検証後であ
ってもチェック機能の選択ができないためにすでに検証
したことについてももう一度検証してしまう等の問題点
があった。In addition, although some verification devices that can verify large-scale circuits have been proposed, they may only be able to verify circuit diagrams using a specific description method, or the checking function may not work even after verification using other devices. There were problems such as not being able to make a selection and having to verify things that had already been verified again.

この発明は、上述のような問題点を解決することを課題
としてなされたものであり、必要な検証対象について適
確な検証を簡単に行える論理回路図検証装置を提供する
ことを１的とする。This invention was made with the aim of solving the above-mentioned problems, and one object thereof is to provide a logic circuit diagram verification device that can easily and accurately verify a necessary verification target. .

［課題を解決するための手段］ 上記目的を解決するために、この発明は、論理回路図作
製手段と、この論理回路図作製手段によって作製された
論理回路図の中から論理素子属性、各論理素子の入出力
端子の属性、各論理素子同士の接続関係等の検証の対象
となる回路情報を抽出する手段と、検証を行う対象を指
定するとともに、その対Ｉの属性についてのパラメータ
を供給するルール記憶手段と、ルール記憶手段に記憶さ
れている検証対象についての属性を抽出する手段と、抽
出した属性とパラメータを比較し、属性の適否を検出す
る手段と、を有し、検証対象毎に検証を行うことを特徴
とする。[Means for Solving the Problems] In order to solve the above-mentioned object, the present invention provides a logic circuit diagram creating means, and logic circuit diagrams created by the logic circuit diagram creating means, logic element attributes and each logic. A means for extracting circuit information to be verified, such as attributes of input/output terminals of elements, connection relationships between logic elements, etc., designating the target to be verified, and supplying parameters regarding the attributes of the pair I. It has a rule storage means, a means for extracting the attributes of the verification target stored in the rule storage means, and a means for comparing the extracted attributes and parameters to detect the suitability of the attributes, and for each verification target. It is characterized by performing verification.

［作用］ この発明に係る論理回路図検証装置は、上述のような構
成を有しており、ルール記憶手段に検証を行う対象及び
その対象についての検証に必要な属性などを記憶する。[Operation] The logic circuit diagram verification device according to the present invention has the above-described configuration, and stores an object to be verified and attributes necessary for verification of the object in the rule storage means.

そして、ルール記憶手段において指定された検証対象に
ついての属性を抽出し、これをルール記憶手段に記憶さ
れているパラメータと比較する。Then, the attributes of the specified verification target are extracted in the rule storage means and compared with the parameters stored in the rule storage means.

従って、ルール記憶手段に記憶する対象の内容を書換え
ることによって、検証対象の選択を行うことができる。Therefore, the verification target can be selected by rewriting the contents of the target stored in the rule storage means.

また、検証対象毎に属性を抽出し、検証を行うため、そ
の動作に汎用性があり、異なった記述方式の回路図の検
証も容品に行うことができる。Furthermore, since attributes are extracted and verified for each verification target, its operation is versatile, and circuit diagrams with different description methods can be verified easily.

［実施例］ 以下、この発明の一実施例に係る論理回路図検証装置に
ついて、図面に基づいて説明する。[Embodiment] Hereinafter, a logic circuit diagram verification device according to an embodiment of the present invention will be described based on the drawings.

第１図は、概略構成を示すブロックであり、回路図作製
部１０及びこの回路図作製部で作製された回路図を記憶
する回路図データファイル１２が通常のＣＡＥ装置に当
る。そして、この発明に係る回路図検証装置は、ハード
としては通常ＣＡＥ装置に組み込まれており、ＣＡＥ装
置（回路図作製部１０）のＣＰＵを利用することができ
るが、専用のプログラムによって動作する検証部分１４
とこの検証部分１４にルールを供給するルールファイル
１６からなっている。FIG. 1 is a block diagram showing a schematic configuration, and a circuit diagram production section 10 and a circuit diagram data file 12 that stores a circuit diagram produced by this circuit diagram production section correspond to a normal CAE apparatus. The circuit diagram verification device according to the present invention is usually built into a CAE device as hardware, and can utilize the CPU of the CAE device (circuit diagram creation section 10), but the circuit diagram verification device according to the present invention is operated by a dedicated program. part 14
and a rule file 16 that supplies rules to the verification section 14.

そして、検証部分１４における検証の結果は、エラーテ
ーブル１８に出力されるとともに、検証部分１４は結果
に応じて修正用コマンドファイルにもアクセスする。す
なわち、検証部分ｌ４は検証によって得られたエラーの
種類に応じて、修正用コマンドファイル２０にアクセス
し、対応する修正コマンドを読出し、これを回路図作製
部１０に供給する。そこで、回路図作製部１０において
は、供給された修正コマンドに応じて回路図の修正が行
える。The verification result in the verification section 14 is output to the error table 18, and the verification section 14 also accesses the correction command file according to the result. That is, the verification section l4 accesses the modification command file 20, reads the corresponding modification command, and supplies it to the circuit diagram production section 10, depending on the type of error obtained through verification. Therefore, the circuit diagram creation section 10 can modify the circuit diagram according to the supplied modification command.

次に、第２図に基づいて検証部分１４の動作について説
明する。Next, the operation of the verification section 14 will be explained based on FIG.

検証部分１４は、回路図データファイル１２に記憶され
ている回路図データの中から検証に必要な接続情報を抽
出し、これを読み込む（Ｓ１）。The verification section 14 extracts connection information necessary for verification from the circuit diagram data stored in the circuit diagram data file 12, and reads this (S1).

ここで、この接続情報は、素子の名称、素子の属性、素
子の入出力端に接続されるネットの名称、ネットの接続
先、素子の入力端のファンイン値、素子の出力端のファ
ンアウト値等である。Here, this connection information includes the name of the element, the attributes of the element, the name of the net connected to the input and output ends of the element, the connection destination of the net, the fan-in value of the input end of the element, and the fan-out of the output end of the element. value etc.

次に検証部分１４は、ルールファイル１６から検証項目
（チェック項目及びそのチェック項目における属性値等
のパラメータ）を読み込む。ここで、このノレーノレフ
ァイル１６には、チェック項目、パラメータを予め書き
込んでおく必要がある。通常の場合は、ＣＡＥ装置にお
けるキーボード等を利用して書き込む。そして、このル
ールファイル１６への書込みの際にチェック項目を自由
に選択できるため、必要な項目のみを指定することがで
きる。例えば、素子の属性のチェックだけを行いたい場
合であれば、これのみを記載すればよい。Next, the verification section 14 reads verification items (check items and parameters such as attribute values in the check items) from the rule file 16. Here, it is necessary to write check items and parameters in the leakage file 16 in advance. Normally, the information is written using a keyboard or the like in the CAE device. Since check items can be freely selected when writing to the rule file 16, only necessary items can be specified. For example, if you only want to check the attributes of an element, you only need to write this.

第２図の例では素子の属性のチェックとファンイン、フ
ァンアウト等のネットの付いている端子の属性のチェッ
クを行っている。In the example shown in FIG. 2, the attributes of the element and the attributes of the terminals to which nets such as fan-in and fan-out are attached are checked.

そして、この例では、最初に素子の属性のチェックを行
うため、接続情報の中から素子の属性を抽出する（Ｓ３
）。すなわち、素子の名称（素子名）、その素子がどの
ライブラリに属するか等の素子についての属性を抽出す
る。In this example, in order to first check the element attributes, the element attributes are extracted from the connection information (S3
). That is, attributes about the element such as the name of the element (element name) and which library the element belongs to are extracted.

次に、この抽出した属性とルールファイル１６から読み
込んだ素子の属性についてのバラメーＺと抽出した属性
を比較する（Ｓ４）。ここで、この属性は、例えば素子
の名称であり、第３図に示す論理回路図の例によれば、
ＮＤ１〜ＮＤ４がその属性となる。Next, the extracted attribute is compared with the parameter Z regarding the element attribute read from the rule file 16 (S4). Here, this attribute is, for example, the name of the element, and according to the example of the logic circuit diagram shown in FIG.
ND1 to ND4 are its attributes.

そして、属性が正しくなかった場合には、その属性につ
いてエラーがあったことについてエラーテーブル１８に
出力するとともに、修正コマンドを回路図作製部１０に
供給する（Ｓ５）。Then, if the attribute is incorrect, the fact that there is an error in that attribute is output to the error table 18, and a correction command is supplied to the circuit diagram production unit 10 (S5).

このエラーについての出力をした後、又は素子名等の属
性が正しかった場合には、属性のチェックを全素子につ
いて行ったかを検証（チェック）する（Ｓ６）。そして
、全素子チェックしていない場合は、素子の属性抽出（
Ｓ３）に戻るため、全素子についての属性のチェックが
行われることになる。After outputting this error, or if attributes such as element names are correct, it is verified (checked) whether attributes have been checked for all elements (S6). If all elements are not checked, extract element attributes (
In order to return to S3), the attributes of all elements are checked.

このようにして、全素子について素子の属性のチェック
を行い、エラーがあった時はそのことについての情報を
エラーテーブル１８に出力され、また修正コマンドによ
って回路図の修正も行うことができる。In this way, element attributes are checked for all elements, and when an error occurs, information about it is output to the error table 18, and the circuit diagram can also be corrected using a correction command.

次に、他の検証対象についての検証を行うが、配線（ネ
ット）のついている端子の属性を抽出する（Ｓ７）。こ
こで、この端子の属性とは、第３図に示す論理素子の入
力端子におけるファンイン値、出力端子におけるファン
アウト値である。これらのファンイン、ファンアウ１・
値は素子の能力によって決定されるため、素子名によっ
て一義的に決まっている。Next, while other verification targets are verified, attributes of terminals to which wiring (nets) are attached are extracted (S7). Here, the attributes of this terminal are the fan-in value at the input terminal and the fan-out value at the output terminal of the logic element shown in FIG. These fan-ins, fan-outs 1.
Since the value is determined by the capability of the element, it is uniquely determined by the element name.

このように端子の属性を抽出した場合には、次にその属
性の検証（チェック）を行う（Ｓ８）。When the attributes of the terminal are extracted in this way, the attributes are then verified (checked) (S8).

すなわち、上述のように端子の属性は、素子によって決
定されるため、これが素子ごとにパラメータとしてルー
ルファイル１に記載されている。そこで、このパラメー
タと実際にその端子に接続されているネット数を比較し
て、ファンイン、ファンアウトの正否を判断することが
できる。従って、検証部分１４は回路図において端子に
接続されているネットをカウントし、これをパラメータ
と比較することによって、属性（例えばファンイン、フ
ァンアウト）の検証を行う。That is, as described above, the attributes of the terminals are determined by the elements, so these are written in the rule file 1 as parameters for each element. Therefore, by comparing this parameter with the number of nets actually connected to that terminal, it is possible to judge whether fan-in or fan-out is correct or not. Therefore, the verification section 14 verifies attributes (eg, fan-in, fan-out) by counting the nets connected to terminals in the circuit diagram and comparing this with parameters.

そして、エラー、例えば回路図における端子に接続され
たネット数がファンイン、ファンアウト値をこえている
場合には、エラーコマンド、修正コマンドを出力（Ｓ９
）Ｌた後、エラーがなかった場合にはそのまま全ネット
チェックしたかのチェック（Ｓ　１　０）に移る。そし
て、これを全ネ・ソトについて行うまで繰り返すため、
すべての端子の検証を行うことができる。If an error occurs, for example, if the number of nets connected to a terminal in the circuit diagram exceeds the fan-in or fan-out values, an error command and correction command are output (S9
)L, if there is no error, the process moves directly to checking whether all the nets have been checked (S10). Then, to repeat this until all Ne Sotos are covered,
All terminals can be verified.

このようにして、ファンイン、ファンアウト等の検証を
行うことができるが、例えば、第４図に示すような論理
回路の場合には、素子ＳＤＩのファンアウト値は「２」
に設定されている。ところがこの素子ＮＤＩの出力端子
に接続されたネットＮ１は２つのナンド回路と１つのイ
ンバータに接続されており、この回路におけるファンア
ウト値は「３」である。従って、検証部分１４は上述の
動作における属性チェック工程（Ｓ８）においてこれを
エラーとして検出し、エラーテーブル１８に出力すると
ともに、修正コマンドを回路図作製部１０に供給するこ
とができる（Ｓ９）。In this way, fan-in, fan-out, etc. can be verified. For example, in the case of a logic circuit as shown in FIG. 4, the fan-out value of the element SDI is "2".
is set to . However, the net N1 connected to the output terminal of this element NDI is connected to two NAND circuits and one inverter, and the fan-out value in this circuit is "3". Therefore, the verification section 14 can detect this as an error in the attribute checking step (S8) in the above operation, output it to the error table 18, and supply a correction command to the circuit diagram production section 10 (S9).

このように、この実施例によれば、ルールに記載するチ
ェック項目によって、これが検証部分の動作におけるス
イッチとして働き、その項目の検証のみが行える。この
ため、ルールテーブル１６の記載を変更することによっ
て、検証を行う項目を任意に設定することができる。従
って、不要な検証動作を省略することが可能となる。さ
らに、ＬＳＩの種別（テクノロジー）の変更や、後工程
であるＣ　Ａ　Ｄ　（ＣｏＩＩｐｕｔｅｒ　Ａｉｄｅｄ
　Ｄｃｓｌｇｎ　）の変更に対しても、ルールの記載の
変更により柔軟に対処できるという効果が得られる。As described above, according to this embodiment, the check items described in the rules act as switches in the operation of the verification section, and only the check items can be verified. Therefore, by changing the description in the rule table 16, it is possible to arbitrarily set the items to be verified. Therefore, unnecessary verification operations can be omitted. Furthermore, changes in LSI type (technology) and post-process C A D (CoII puter aided
Dcslgn ) can also be dealt with flexibly by changing the rule description.

なお、検証項目としては、上述の例の他に、出力端子の
未接続を検出するオーブンピンチェック、入力端子の未
接続を検出するフローティングビンチェック、配線の未
接続を検出するフローティングネットチェック等がある
。In addition to the above example, verification items include oven pin check to detect unconnected output terminals, floating bin check to detect unconnected input terminals, floating net check to detect unconnected wiring, etc. be.

［発明の効果］ 以上説明したように、この発明に係る論理回路図検証装
置によれば、ルール記憶手段に記憶する対象の内容を書
換えることによって、検証対象の選択を行うことができ
る等の効果が得られる。また、検証対象毎に属性を抽出
し、検証を行うため、その動作に汎用性があり、異なっ
た記述方式の回路図の検証も容易に行うことができる。[Effects of the Invention] As explained above, according to the logic circuit diagram verification device according to the present invention, the verification target can be selected by rewriting the content of the target stored in the rule storage means. Effects can be obtained. Furthermore, since attributes are extracted and verified for each verification target, the operation is versatile, and circuit diagrams with different description methods can be easily verified.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例に係る論理回路図検証装置
の概略構成を示すブロック図、第２図は同実施例におけ
る動作を説明するためのフローチャート図、 第３図は検証の対象となる論理回路図の一例を示す回路
図、 第４図は検証の対象となる論理回路図の他の一例を示す
回路図である。 １０　・・・　回路図作製部 １２　・・・　回路図データファイル １４　・・・　検証部分 １６　・・・　ルールファイル（ルール記憶手段）１８
　・・・　エラーテーブルFIG. 1 is a block diagram showing a schematic configuration of a logic circuit diagram verification device according to an embodiment of the present invention, FIG. 2 is a flow chart for explaining the operation of the same embodiment, and FIG. FIG. 4 is a circuit diagram showing another example of a logic circuit diagram to be verified. 10... Circuit diagram creation section 12... Circuit diagram data file 14... Verification section 16... Rule file (rule storage means) 18
...Error table

Claims (1)

【特許請求の範囲】[Claims] （１）論理回路図作製手段と、 この論理回路図作製手段によって作製された論理回路図
の中から論理素子属性、各論理素子の入出力端子の属性
、各論理素子同士の接続関係等の検証の対象となる回路
情報を抽出する手段と、検証を行う対象を指定するとと
もに、その対象の属性についてのパラメータを供給する
ルール記憶手段と、 ルール記憶手段に記憶されている検証対象についての属
性を抽出する手段と、 抽出した属性とパラメータを比較し、属性の適否を検出
する手段と、 を有し、 検証対象毎に検証を行うことを特徴とする論理回路図検
証装置。(1) Logic circuit diagram creation means; Verification of logic element attributes, attributes of input/output terminals of each logic element, connection relationships between each logic element, etc. from the logic circuit diagram created by this logic circuit diagram creation means. a means for extracting circuit information to be verified; a rule storage means for specifying a target to be verified and supplying parameters regarding attributes of the target; and a means for extracting circuit information to be verified; A logic circuit diagram verification device comprising: means for extracting; and means for comparing the extracted attributes and parameters to detect suitability of the attributes, and performing verification for each verification target.