JPH02228745A - 入出力キヤツシユ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般にコンピュータ・システムに、特に入出力
装置により使用されるキャッシュ制御装置に関する。

Ｂ、従来の技術 一般にコンピュータ・システムはメモリ階層を規定する
幾つかの異なる記憶層を有する。普通、これらの層は中
央演算処理装置内のレジスタ、メイン・システム・メモ
リ、及びディスクのような大容量記憶装置を含む、これ
らの異なるレベルのパフォーマンスは全く異なる。プロ
セッサ・レジスタはシステム・メモリよりもずっと速く
、システム・メモリは大容量記憶装置に対するアクセス
よりもかなり速い。

システム・パフォーマンスを向上させるために、中央プ
ロセッサとシステム・メモリの間にしばしば、小容量高
速のメモリから成るキャッシュが用いられる。キャッシ
ュはコンピュータ・プログラム内の参照動作の局所性を
利用して再使用される見込みのあるデータを記憶する。

同様の隘路はシステム・メモリと、該システム・メモリ
との間でデータを転送する必要があるずっと低速の大容
量記憶装置及び他の入出力装置との間にも生じる。入出
力装置（本明細書で用いるときは大容量記憶装置を含む
）間のデータ転送をより効率的にするシステム設計はど
れも総合的なシステム・パフォーマンスによい影響を与
える。

しかしながら、中央プロセッサとシステム・メモリの間
で用いら九るような従来のキャッシュ技術は入出力装置
とはうまく整合しない。

これは、主として、単一の中央演算処理装置及び複数の
入出力装置で見つかるアクセス・パターンの相違による
。中央プロセッサは単一のユニット・アクセス・メモリ
であり、システム・メモリ全体にわたる異なる位置に対
する多数の比較的ランダムなアクセスを行なう、入出力
装置によるメモリ・アクセスは使用するパターンが異な
る０通常、各装置は幾つかのメモリ位置だけをアクセス
するが、それぞれの装置は異なるメモリ位置をアクセス
する。更に、それぞれの装置は予測できないパターンで
メモリをアクセスする。

中にはかなりまれにしかメモリをアクセスしない入出力
装置もあるから、これらの装置のキャッシュ・ヒツトは
めったに生じない、これは特に、ある入出力装置１例え
ばディスクが多数の連続するメモリ位置を読取ったり書
込んだりする時にあてはまる。このような転送の後、キ
ャッシュは当該装置によって転送されたデータで満たさ
れる傾向がある。入出力装置毎に別々のキャッシュ・メ
そりを設けることは通常は不可能である。

もしメイン・システム・メモリのある部分が入出力装置
及び中央プロセッサの両者によってアクセス可能であれ
ば１通常のＣＰＵキャッシュによるキャッシュの一貫性
の問題を回避するために、中央プロセッサは前記メモリ
を入出力キャッシュを通じてアクセスする必要があるか
も知れない、これは入出力装置によって入出力キャッシ
ュの使用を妨げる傾向がある。

マルチユーザ環境をサポートするコンピュータ・システ
ムの設計者が考慮しなければならないもう１つの問題は
アクセス保護の問題である。他のプロセスによって用い
られるメモリ位置のアクセス、及びオペレーティング・
システムにより特別な目的に用いられるメモリ位置のア
クセスの同時処理は防がなければならない、当業者には
多数のアクセス制御方式が知られている。アクセス制御
を実現するハードウェアの機構はソフトウェアに基づく
解決方法よりもすぐれたパフォーマンスを与える。

前記マルチユーザ・システムでは、種々の装置からの入
出力はどうにか調停されなければならない、マルチユー
ザ・システム１こ必要なメモリ保護方式を実現するため
、メモリの一定の領域に対しては、入出力アクセスが起
きるのを防がなければならない、この問題の解決方法を
工夫する試みは困難に直面している。

入出力インタフェース装置が装置毎にメモリ・アクセス
保護ハードウェアを設けることが望ましい、更に、この
ようなインタフェースがシステム・メモリに仮想メモリ
対実メモリ・アドレス変換を実行する効率的な入出力バ
ッファを提供することが望ましい。

Ｃ２発明が解決しようとする課題 本発明の目的はシステム・メモリを入出力装置インタフ
ェースに提供しメモリ・アクセスを効率的に緩衝記憶さ
せることである。

本発明のもう１つの目的はシステム・メモリを入出力装
置インタフェースに提供しシステム・メモリのアクセス
保護を提供することである。

本発明の更にもう１つの目的はシステム・メモリを入出
力装置インタフェースに提供しインタフェース・バッフ
ァの予約された部分に対し別々の入出力装置アクセスを
可能にすることである。

００課題を解決するための手段 本発明に従って、入出力キャッシュは複数のキャッシュ
・ラインを有する。各入出力装置はディレクトリ・フィ
ールドを含む予約されたレジスタを有する。ディレクト
リ・フィールドは各入出力装置に関連した少なくとも１
つのキャッシュ・ラインを選択するのに用いられる。予
約されたレジスタは入出力毎のアクセス許可情報も含む
、この許可は仮想ページ・テーブルに含まれたアクセス
情報に対して検査されてから、入出力装置が仮想ページ
のアクセスを許される。

Ｅ、実施例 第２図で、システム・メモリ　１０は入出力キャッシュ
制御装置（ＩＯＣＣ）　１４を介して入出力　（Ｉｌｏ
）バス１２に接続される。システム・バス１５はシステ
ム・メモリ　１０とｌ０ＣＣ１４を接続し、アドレス、
データ及び制御ラインを含む、　ｌ０ＣＣ１４はアドレ
ス、データ及び制御ライン１６を介してＩ１０バス１２
に接続される。

入出力装置１７はＩ１０バス１２に接続される。

入出力装置１７は１例えば、ビデオ表示装置、ディスク
及びテープ駆動制御装置、並びに直並列■ｌＯボートを
含む、後で説明するように、システム・メモリのように
アドレス可能なバス・メモリ１８もＩ１０バス１２に接
続される。　Ｉ１０バス１２に接続された装置とシステ
ム・メモリ　１０の間の全てのデータ転送はｌ０ＣＣ１
４を介して行なわれる。

システム・メモリ　１０のパフォーマンスを向上させる
ために、技術的によく知られているようにそれはインタ
ーリーブされるか、さもなければ、高速ブロック転送の
ために最適化されることがある。高速のブロック転送通
信を用いて信号ライン１６に沿ってデータが転送される
。　ｌ０ＣＣ１４はそのとき必要に応じてＩ１０バス１
２で装置と自由に通信することができる。

良好な実施例では、　ｌ０ＣＣ１４はＩ１０バス１２の
データ・キャッシュ及び仮想メモリ対実メモリ・アドレ
ス変換の機能を実行する。更に、良好なｌ０ＣＣ１４は
全てのＩ１０要求についてアクセス許可の検査を実行す
る。良好な実施例では、データ書込みはシステム・メモ
リ　１０に直接には書込まれない０代りに、それらは該
書込まれたデータがｌ０ＣＣ１４から取り除かれるまで
　ｌ０ＣＣ１４に保持される。

第１図はｌ０ＣＣ１４の詳細を示す、■１０データ・バ
ッファ　２０はキャッシュ・バッファ　２２に接続され
る。このキャッシュ・バッファ　２２は各々が６４バイ
トの１６ラインとして構成されることが望ましい、そし
てキャッシュ・バッファ　２２はシステム・メモリ　１
０に接続される。データはキャッシュ・バッファ　２２
とシステム・メモリ　１０の間では高速のブロック・デ
ータ転送によって転送される。このブロック転送の特性
の詳細は本発明の部分を構成するものではない。

システム・メモリ　１０はページ、更にページ内ではラ
インで構成されることが望ましい、ページ及びラインの
大きさは本発明の部分を構成するものではないが１本明
細書に記述される実施例のページの大きさは４にバイト
であり、ラインの大きさは６４バイトである。よって、
１ページは６４ラインである。システム・メモリ　１０
との間の転送は最小の大きさの単位１ラインで実行され
る。

４ビツト・アドレス・ライン２４及び６ビツト・アドレ
ス・ライン２６によってアドレス指定されたメモリ位置
により、データはＩ１０データ・バッファ　２０とキャ
ッシュ・バッファ　２２の間で転送される。ライン２４
上の値はキャッシュ・バッファ　２２内の１６ラインの
１つを選択し、ライン２６上の値は該選択されたライン
内の６４バイトの１つを選択する。

アドレスはＩ１０バス１２から　Ｉ１０アドレス・バッ
ファ　２８に記憶される。ライン２６から供給される　
Ｉ１０アドレス・バッファ　２８の６つの最下位（ＬＳ
Ｂ）ビットはキャッシュ・バッファ　２２のバイト・ア
ドレス値として用いられる。Ｉ１０アドレス・バッファ
　２８のより上位の次の６ビツトは、信号ライン３０１
介して比較器３２に、ライン３４を介してシステム・メ
モリ　１０に供給される。ライン３４上の信号は、シス
テム・メモリ　１０で、１ページ内の６４ラインから１
ラインを選択するのに用いられる。

Ｉ１０アドレス・バッファ　２８から　２０の最上位ビ
ット（ＭＳＢ）がライン３６を介して比較器３８及び変
換制御ワード（Ｔｃｗ）テーブル４０に供給される。　
ＴＣＷテーブル４０はページ・テーブルとしても技術的
に知られている。それはｌ０ＣＣ１４に接続された高速
の専用メモリであり、システムのアドレス空間には存在
しない、もしＴＣＷＣ−テーブル全体を記憶する十分に
大きい専用メモリが使用可能ではないなら、該専用メモ
リは該テーブルのキャッシュとして用いることができる
。該テーブルは実際にはシステムのメモリ・アドレス空
間に記憶される０通常、これはパフォーマンスの観点か
ら望ましくない。

多くのシステムで、Ｉ１０装置はシステム・アドレス空
間のわずかな部分にしかアクセスしない。

アドレス空間の当該部分−Ｉ１０装置がアクセスするー
だけがＴＣＷテーブル４０に表示されればよい、前記シ
ステムで、　ＴＣυテニブル４０の専用メモリはＩ１０
装置に必要なＴＣＷＣ−テーブル全体を保持することが
できればよく、極端に大きい必要はない、　ＴＣＶメモ
リ４０の構成は以下に説明する。

キャッシュ制御レジスタ　４２のファイルは１６の別々
のレジスタを含む、ファイルの１つのレジスタは任意の
所与の時点で活動状態である。活動状態のレジスタはラ
イン４４上の４ビツト信号によって選択される。現に選
択されたキャッシュ制御レジスタ　４２から　２０のＭ
ＳＢビットが信号ライン４６を介して比較器３８に供給
される。より下位の次の６ビツトは選択されたキャッシ
ュ制御レジスタ　４２から信号ライン４８を介して比較
器３２に接続される。３つのＬＢＳビットはり、Ｃ及び
■の標識が付される。これらのビットはダーティ・ビッ
ト　（Ｄビット）、カレント・ビット　（Ｃビット）及
び無効ビット　（Ｉビット）である、これらのビットの
使用は第３図に関連して説明する。

１６のレジスタ　５０のファイルはＴＣ−キャッシュを
規定する。信号ライン５２上の値によって１つの活動状
態のレジスタが選択される。ライン５２上の値は常にラ
イン４４上の値と同じである０選択されたＴＣＷキャッ
シュ・レジスタ　５０から２０のＭＳＢビットがアドレ
ス・ライン５４を介してシステム・メモリ　１０に供給
される。この　２０ビツト・アドレスはシステム・メモ
リ　１０内で１つの実ページをアドレス指定するのに用
いられる。

ＴＣＷキャッシュ・レジスタ　５０のより下位の次のビ
ットは４ビツト幅の　ＤＩＲフィールドを規定する。　
ＤＩＲフィールドの目的及びＤＩＲ信号の機能は以下に
説明する。　ＤＩＲ信号は信号ライン５８を介して選択
回路５６に供給される。信号ライン５２上の値と同じ値
を含む４ビツト信号ライン６０も選択回路５６に接続さ
れる。

ＴＣＷキャッシュ５０の８つのＬＳＢビットは２つの４
ビツト・フィールドに分割される。４つのしＳＢビット
は以下に説明する機能を有する制御ビットである０次の
４ビツトはにＥ’／フィールドを規定する。これはシス
テム・メモリ　ｌＯで各ページのアクセス許可を決定す
るのに用いられる。　ＫＥＹビット及びその下位の２つ
の制御ビットはそれぞれ信号ライン６２及び６４を介し
て復号／選択回路６６に供給される。

チャネル状況レジスタ　６８のファイルは１６のレジス
タを含む、その１つは４ビツトの信号ライン７０の値に
より活動状態になる。信号ライン７０は以下に説明する
ようにＤＥＶＩＣＥ　５ＥＬＥＣＴ　（装置選択）信号
によって駆動される。

チャネル状況レジスタ　６８の１６のＭＳ８ビットは信
号ライン７２を介して復号／選択回路６６に供給される
。　　ＤＩ）ｌフィールドを規定する４つのＬＳＢビッ
トは活動状態のチャネル状況レジスタ６８からライン７
４に伝達される。前述のように、このラインは信号ライ
ン４４．５２及び６０に接続される。

ＴＣＷテーブル４０は、各々の位置に、ＴＣＷキャッシ
ュ・レジスタ　５０のエントリと同じ形式を持つエント
リを含むメモリである。このように、ＴＣＷテーブル４
０にある各々のエントリは実ページ番号、ＤＩＲエント
リ、ＫＥＹ、及び４つのＣＮＴＬ（制御）ビットを含む
、エントリはＴＣＷテーブル４０から読取られると、信
号ライン７８を介して保持レジスタ　７６に伝達される
。　ＴＣＷテーブル４０でＤＩＲフィールドに対応する
エントリの４ビツトは信号ライン８０を介して活動状態
のチャネル状況レジスタ　６８のＤＩＲフィールドに直
接伝達される。エントリがＴＣＷテーブル４０から　Ｔ
Ｃ−キャッシュ・レジスタ　５０に伝達されるとき、該
エントリは保持レジスタ７６から信号ライン８２を介し
て伝達される。

Ｉ１０バス１２に接続された各装置は１６のチャネル状
況レジスタ　６８の１つで表示される。ライン７０に接
続されたＤＥＶＩＣＥ　５ＥＬＥＣＴ信号は　Ｉ１０バ
ス１２に接続された装置の特定の１つを識別する。

この信号はどの装置がＩ１０動作を実行中であるかを示
す、　ＤＥＶＩＣＥ　５ＥＬＥＣＴ信号は任意の所望の
方法で生成することができる。良好な　ｌ０ＣＣ１４が
１８Ｍマイクロチャネル・バスを利用するコンピュータ
・システムとともに使用されるときは、ＤＥＶ　ＩＣＥ
　５ＥＬＥＣＴ信号はむしろバス調停信号と同じである
。各装置はマイクロチャネル・バスに特定の調停レベル
を持っており、この識別はＤＥＶＩＣＥ　５ＥＬＥＣＴ
信号として用いることができる。

ライン７０の信号によってチャネル状況レジスタ　６８
の１つが選択されると、４つのＬＢＳビットがＤＩＲ（
ディレクトリ）信号として用いられ、キャッシュ制御レ
ジスタ　４２．　ＴＣＷキャッシュ・レジスタ　５０．
及びキャッシュ・バッファ　２２の１つのラインを選択
する。以下に説明する１つの状況を除き、選択回路５６
はキャッシュ・バッファ　２２のラインを選択するため
にライン６０の信号をライン２４に供給する０選択され
たキャッシュ制御レジスタ　４２、ＴＣＷキャッシュ・
レジスタ　５０．及びキャッシュ・バッファ　２２のラ
インは常に対応し、仮想ページ番号、ライン番号、及び
キャッシュ・バッファ　２２内の選択されたラインの実
ページ番号を記述する８選択されたラインの仮想ページ
番号は選択されたキャッシュ制御レジスタの２０のＭＳ
８ビットに記憶されるが、キャッシュ・バッファ　２２
の選択されたラインのライン番号に対応するシステム・
メモリ・ライン番号はキャッシュ制御レジスタ４２の６
つのＬＳＢビットに記憶される。

対応する実ページ番号はＴＣυキャッシュ・レジスタ　
５０の　２０のＭＳ８ビットに記憶される。

キャッシュ制御レジスタ　４２からの仮想ページ番号及
びライン番号は比較器３８及び３２で、それぞれ、Ｉ１
０アドレス・バッファ　２８にある仮想ページ番号及び
ライン番号と比較される。もしこれらの比較がどちらも
一致すれば、ＴＣＷ有効信号及びキャッシュ・ライン有
効信号はこの事実を示す、これらの信号が一致を表わす
とき、Ｉ１０アドレス・バッファ　２８にある該要求さ
れた仮想アドレスはキャッシュ・バッファ　２２でライ
ン２４に示されたライン番号に現に存在する。

良好なアクセス保護機構では、各ページは、サブジェク
トとも呼ばれる下位区分を割当てられる。

特定のサブジェクトにアクセスすることを許可されるプ
ロセス及び装置は当該サブジェクトを含む仮想ページの
アクセスを許される。チャネル状況レジスタの１６のＭ
ＳＢビットは、Ｉ１０バス１２に接続された装置毎に、
当該装置がアクセスを許可されるサブジェクトを明確に
する。この許可は許可マスクを規定するビット・マツプ
として実現される。１６の可能なサブジェクトのうち、
装置がアクセスを許可されるものは対応するビット位置
に１が置かれ、アクセスが許可されないサブジェクトに
対応するビット位置にはＯが置かれる。

ＴＣＷキャッシュ・レジスタ　５０のＫＥＹフィールド
は対応するページのサブジェクトを規定し、ライン７２
にある許可マスク信号からビット位置を選択するのに用
いられる０例えば、もしライン６２の信号がＦ１６であ
れば、活動化されたチャネル状況レジスタ　６８の左端
のビットは、現在の装置が現在のページのアクセスを許
可されるためには１でなければならない、各ページは厳
密に１つの関連したアクセス許可区分を有するので、１
ページはアクセス区分を写像する最小の単位である。

サブジェクト本文のアクセスの外、ＴＣＷキャッシュ・
レジスタ　５０の２つのＬ５Ｂビットによって読取り及
び書込みアクセスが示される。これらのビットはページ
誤りがある（このページはシステム・メモリ　１０には
なく、ページ・アウトされている）かどうか、即ちアク
セスされたメモリ・ページがシステム・メモリ　ＩＯの
代りにバス・メモリで見つかるかどうかも表わす８これ
らの信号もＩ１０バス１２からの読取り／書込み信号（
図示せず）として、復号／選択回路６６に接続される。

これらの信号は、例えば、装置が読取り専用仮想ページ
への書込み動作の実行を試みてはいないことを確認する
ために使用される。復号／選択回路６６からのアクセス
ＯＫ信号は該試みられているアクセスが有効であるかど
うかを判定する０表■にＴＣυキャッシュ・レジスタ　
５０にある２つのＬＳＢビットの意味を示す。

表１−２つのＬＳＢ制御ビット ００−　バス・メモリ ０１−　ページ誤り １０−　読取り専用 １１−　読取り／書込み バス・メモリはＩ１０バス１２に接続されたメモリであ
る。バス・メモリ・アドレス空間の部分はシステム・ア
ドレス空間の部分に写像することができる。従って５Ｉ
１０バス１２に接する装置、及びシステム中央プロセッ
サにとっては、バス・メモリはシステム・メモリ　ｌＯ
と同じように見える。

しかしながら、バス・メモリをキャッシュするのにキャ
ッシュ・バッファ　２２は使用されない、バス・メモリ
を取扱う際の相違は第３図に示す、バス・メモリは、大
容量の記憶を要求する　Ｉ１０装置、例えばビデオ表示
制御装置を接続するのに用いることができる。

選択されたＴＣυキャッシュ・レジスタ　５０の制御フ
ィールドの、残る２つのビットは”参照された”ことと
”変更された”ことを意味するＲ及びＣの標識が付され
る。これらのビットはページ誤りが起きたとき、どの仮
想ページをディスクとスワップすべきかを決定するため
、なるべくなら仮想メモリ・マネジャによって使用され
る方がよい。

メモリ管理のためのＲＣビットの使用は技術的に知られ
ている。

第１図のキャッシュ制御装置はＩ１０バス１２に接続さ
れたシステム中央プロセッサ並びにＩ１０装置によって
アクセスできるように設計されている。

第３図に示す制御の流れは、ｌ０ＣＣ１４が中央プロセ
ッサ又はＩ１０装置によって使用中であるかどうかにか
かわらず、基本的に同じである。制御動作の最初の幾つ
かのステップは、システム中央プロセッサがｌ０ＣＣ１
４を介してメモリをアクセスしている時にだけ用いられ
、残りのステップは中央プロセッサ及びＩ１０装置のど
ちらにも用いられる。

ｌ０ＣＣ１４を介してロード又は記憶動作を実行するシ
ステム中央プロセッサは２つのモードのうちの１つで動
作することができる。もし中央プロセッサが監視モード
で動作しているならば、常に全てのメモリ位置をアクセ
スし、アクセス検査は実行されない、もし中央プロセッ
サが非監視モードで動作しているならば、第３図に示す
ようにアクセス検査が行なわれる。工１０バス１２に接
続された装置に対する全てのアクセスがｌ０ＣＣ１４を
経由して行なわれるとは限らない０通常のシステム・メ
モリ・アドレス空間におけるメモリ位置に対するメモリ
・アクセスだけがｌ０ＣＣ１４の動作を行なう、インテ
ルの８０Ｘ８６フアミリのプロセッサによってサポート
されるような、離れたＩ１０アドレス空間に対するアク
セスはｌ０ＣＣ１４をバイパスし。

直接Ｉ１０バス　１２に向かう、このタイプのアクセス
のため、バイパス・フラグがセットされ、ｌ０ＣＣ１４
がバイパスされる予定であることを表示する。

第３ａ図、第３ｂ図、第３ｃ図及び第３ｄ図をまとめて
第３図と呼ぶ、　ｌ０ＣＣ１４の詳細な動作を第３図に
関連して説明する。良好な実施例では。

ｌ０ＣＣ１４にとって中央プロセッサは、第１図に関連
して説明したように、単にそれ自身に予約されたチャネ
ル状況レジスタ　６８を有するもう１つの１１０装置の
ように見える。

Ｉ１０バス１２に接続された装置−もしそれが１０ＣＣ
１４を介してロード／記憶動作の実行を試みているなら
ばシステム中央プロセッサを含むはどの装置がｌ０ＣＣ
１４をアクセスするかの決定について調停する。前述の
ように、前記調停の勝者はＤＥＶＩＣＥ　５ＥＬＥＣＴ
信号として用いられる特定の調停レベル識別子を得る。

制御の流れのなかの数箇所で、誤り検査が実行される。

もし誤りが検出されれば、制御はステップ９４に分岐し
、誤りが記録される。４ビット誤り標識、及び誤りが生
じたバッファ　２８からのページ並びにラインが、該選
択された装置のチャネル状況レジスタ　６８に入れられ
る。誤りが処理された後、許可マスク及びＤＩＲフィー
ルドがレジスタ　６８に再ロードされる。そしてステッ
プ９６で誤りは該装置に報告される。

ＤＥＶＩＣＥ　５ＥＬＥＣＴ信号はステップ１０６テ装
置レジスタを選択するのに用いられ、キャッシュ・バッ
ファ　２２内の適切なキャッシュ・ラインと、キャッシ
ュ制御レジスタ　４２のファイル及び丁Ｃｖキャッシュ
・レジスタ　５０のファイル内の対応するレジスタとが
、ステップ１０８でＤＩＲ信号を用いて選択される。同
時に、Ｉ１０バス１２の調停の戦いに勝った装置はステ
ップ１１０で所望のアドレスを主張する。

範囲外のページの検査がステップ１１２で行われ。

Ｉ１０装置によってアクセスできる仮想メモリ空間の当
該部分の範囲内に該主張されたアドレスがあるかどうか
を判定する。もしページが範囲外であれば、制御はステ
ップ９４に移り、誤りが記録され報告される。もしペー
ジが適切な範囲内であれば、ステップ１１４で、該主張
されたアドレスとキャッシュ・バッファ　２２の間にペ
ージ・ヒツトがあるかどうかを検査する。この判定は比
較器３８で行われ、ＴＣＷ有効信号によって示される。

もしキャッシュ制御レジスタ　４２に記憶された。

前にアクセスされたページがＩ１０バッファ　２８内の
ページに一致すれば、ページ・ヒツトがあるので、制御
はステップ１１６（第３ｂ図）に移る。ステップ１１６
はページ誤りを検査し、その結果は選択された１０ｗキ
ャッシュ・レジスタ　５０の、表■に示すビット・パタ
ーンを用いる２つのＬＳＢビットによって示される。も
しページ誤りがあれば、誤りは記録されプロセッサに報
告される。

もしページ誤りがない一要求された仮想ページが現にシ
ステム・メモリ　１０か又はシステム・アドレス空間に
写像されたバス・メモリに存在することを示す−ならば
、ステップ１１８で、要求元の装置が当該ページをアク
セスすることが許可されるかどうかを検査する。　ＴＣ
Ｗキャッシュ・レジスタ　５０のＫＥ’／フィールドと
チャネル状況レジスタ　６８の許可マスク・フィールド
との比較によって行われるサブジェクト本文の検査の外
に、装置が読取り専用ページへの書込みを試みていない
ことを保証するための検査が行われる。もしアクセス０
に信号が該試みられたアクセスは有効ではないことを示
すならば、誤りが記録されプロセッサに報告される。

もし装置が該要求されたページに対する有効なアクセス
を有するならば、バッファ　２２内の選択されたキャッ
シュ・ラインが無効であるかどうかを検査する。この検
査は選択されたキャッシュ制御レジスタ４２のＩビット
を検査することによって行われる。■ビットがセットさ
れると、データはバッファ　２２内の、アクセス中の装
置をアクセスできない選択されたキャッシュ・ラインに
存在する。これはプロセス及び装置が互いのメモリ空間
からのデータをアクセスするのを阻止する安全保護の特
性である。キャッシュ・ラインを用いるＩ１０転送が終
了するとエビットはセットされるが、データはバッファ
　２２内のキャッシュ・ラインから消されない、良好な
実施例では、バッファ　２２からシステム・メモリにキ
ャッシュ・ラインが書込まれる毎に、当該キャッシュ・
ラインはＯで満たされ、前にそこに記憶されたデータを
削除する。

しかしながら、データがシステム・メモリ１０からＩ１
０装置に読込まれているときは、キャッシュ・バッファ
　２２にロードされた最後のラインのデータは触れられ
ずに残る。Ｉ１０転送が終了したとき、システム監視プ
ログラムは、当該キャッシュ・ラインがシステム・メモ
リ　１０に書込まれて全Ｏにされない限り、対応するＩ
ビットに１を書込む。

キャッシュ・ラインが無効かどうかを調べるステップ１
２０の検査の結果がイエスであれば、ステツブ１２２の
検査はスキップされる。ステップ１２２はキャッシュ・
ラインがヒツトであったかどうかを判定する検査である
。もしそうなら、制御はステップ１２４に移る。もしキ
ャッシュ・ラインのヒツトがなければ、ページは正しい
が現にキャッシュ・バッファ　２２に存在するのは当該
ページからの間違ったラインである。もし当該キャッシ
ュがキャッシュ制御レジスタ　４２内のＤビットによっ
てダーティではないことが示されるならば、それを保管
する必要はない、ステップ１２６で、もしキャッシュ・
ラインがダーティなら、キャッシュ・ラインはステップ
１２８でメモリに書込まれ、前述のように全０にされる
。もしステップ１３０で転送の誤りがあれば、誤りは記
録されプロセッサに報告される。もし誤りがなければ、
ステップ１３２でＤビット及びＣビットはどちらもＯに
リセットされる。

次に、これはバス・メモリへの動作又はバス・メモリか
らの動作であるかどうかを検査する。この検査は選択さ
れたＴＣＷキャッシュ・レジスタ５０の１表■で規定さ
れたパターンの２つのＬＳＢビットについて行われる。

もし動作がバス・メモリの動作であれば、制御は残りの
キャッシュ動作をバイパスし、直ちにデータ転送に向か
ってスキップする。

もし動作がシステム・メモリへの動作であれば、ステッ
プ１２４の検査の結果はノーとなり、ステップ１２６で
、ページが前に参照されたかどうかを調べるもう１つの
検査が行われる。この検査は選択されたＴＣＷキャッシ
ュ・レジスタ　５０内のＲビットについて行われる。Ｒ
ビットは、もしセットされれば、該選択されたページが
前に参照されたことを表わす、もしページが参照されて
いたならば、ステップ１２８で、現在の動作が読取り動
作であるかどうかを検査する。もし読取り動作でなけれ
ば、このページが前に変更されているかどうかを検査す
る。もし変更されていれば、　　ＲＣビットは、現在の
動作が読取り動作である場合と同様に不変である。もし
ページが前に変更されておらず、且つこれが書込み動作
であれば、ＴＣＷテーブル４０及び選択されたＴＣνキ
ャッシュ・レジスタ　５０にあるＲＣビットはステップ
１３２で更新される。それらは、ステップ１２６の検査
で、このページが前に参照されていないことを示す場合
にも更新される。

次に、ステップ１３４で、キャッシュ・ラインが無効か
どうかを検査する。前述のように、これは１ビツトの検
査である。もしキャッシュ・ラインが無効であれば１次
の幾つかのステップがスキップされ、ステップ１３６Ａ
で、システム・メモリ１０からキャッシュ・バッファ　
２２への新しいラインの読取りを強制する。これは前に
当該キャッシュ・ラインに存在するデータを破壊する。

ステップ１３８Ａで新しいラインをキャッシュ・バッフ
ァ　２２に読取ると、ステップ１３７で、対応するＩビ
ットを０にリセットする。

ステップ１３４で、キャッシュ・ラインが無効ではない
ならば、現在の動作が読取り動作であるかどうかを再び
ステップ１３６で検査する。もしそうなら、ステップ１
３８で、Ｃビットが１にセットされているかどうかを検
査する。もし現在の動作が書込み動作であれば、ステッ
プ１３８の結果はノーとなり、ステップ１４０で、要求
された位置がキャッシュ・アドレスと位置合わせされて
いるかどうかを検査する。これは、Ｉ１０アドレス・バ
ッファ２８の６つのＬＳＢビットが全０の場合、要求さ
れた位置がライン境界と位置合わせされていることを意
味する。もし要求された位置が位置合わせされていなけ
れば、制御はステップ１３８に移る。もし位置合わせさ
れており且つステップ１４１で中・央プロセッサが現に
Ｉ１０バスを用いる装置であれば、ステップ１４２で、
現在の転送が６４バイトのキャッシュ・バッファのサイ
ズよりも小さいかどうかを検査する。もしそうなら、制
御はステップ１３８に移る。もし６４バイトよりも大き
い転送が行われているならば、ステップ１４２の結果は
ノーであり、制御はステップ１４６にスキップする。制
御の流れがこの点に達するのは、キャッシュ・バッファ
　２２の選択されたラインのあらゆるバイトを満たすか
なりの書込み動作が行われていることによる。このよう
な状況では、当該ラインが現在の書込み動作によって重
ね書きされようとしているから、システム・メモリ　１
０からラインに読込む努力は無駄になる。従って、シス
テム・メモリ　ｌＯからの読込み　（ステップ１３６Ａ
）はスキップされる。

ステップ１４１で、もし中央プロセッサがバスを用いて
いないならば、Ｉ１０装置が順次モードで動作している
かどうかの検査がステップ１４３で行われる。順次モー
ドは大きなブロックのデータを読み書きする装置、例え
ばディスク装置に割当てられる。装置の順次モードはチ
ャネル状況レジスタ６８にあるビット（図示せず）によ
って示すことができる。もし装置が順次モードで書込み
しているならば、キャッシュ・ラインをロードする必要
もない、従って、もしステップ１４３の結果がイエスで
あれば、制御はステップ１４６にスキップする。

さもなければ、制御はステップ１３８に移る。

もしステップ！３６Ａのキャッシュ・バッファ２２のロ
ードが行われるならば、ステップ１３７でＩビットがＯ
にセットされ、ステップ１４４で５転送の誤りがあった
かどうかを検査する。もしそうなら、誤りは記録されプ
ロセッサに報告される。さもなければ、ステップ１４６
でキャッシュ制御レジスタ４２にあるＣビット及びＤビ
ットが更新される。Ｃビットは１にセットされる。Ｄビ
ットはＤビットの現在の値とこれが書込み動作であるか
どうかを示す信号との論理和にセットされる。即ち、も
しキャッシュ・ラインが既にダーティになっていたなら
ば、又は現在書込まれているならば、該ダーティ・ビッ
トはセットされる。この時点で、ｌ０ＣＣ１４は正しく
セットアツプされ、ステップ１４８で、データ転送を開
始することができる。

ステップ１５０で１ワードのデータが転送される。

このワードは１バイト、２バイト、４バイト５又はシス
テムのハードウェア構成によって設定される他の値とす
ることができる。とにかく、ステップ１５０の転送は１
バス・サイクルで行われる単一の転送である。ステップ
１５２で、転送の誤りがあれば、前述のように記録され
プロセッサに報告される。ステップ１５３で、もし中央
プロセッサが現にＩ１０バスを用いているなら、ステッ
プ１５４で、転送が終了しているかどうかを検査する。

もしそうなら、動作ステップは終了する。

もし転送が終了していなれけば、ステップ１５６で、こ
の動作がバス・メモリ動作であるかどうかを検査する。

前述のように、バス・メモリ動作はＴＣＷキャッシュ・
レジスタ　５０の２つのしＳＢビットによって示される
。もしこれがシステム・メモリ　１０の動作であれば、
ステップ１５８で、次のアドレスがキャッシュ・ライン
・ヒツトであるかどうかを検査する。もしそうなら、次
のワードを転送するため制御はステップ１５０に戻る。

さもなければ、キャッシュ・ライン境界が交差されてい
るので、制御はステップ１８０に移る。ステップ１６０
は現在の　Ｉ１０動作がもう１つの装置によって優先使
用されているかどうかを検査する。もし優先使用されて
いなければ、制御はステップ１１４に戻り、キャッシュ
検査プロセス全体が反復される。ステップ１６０で、も
し現在の動作が優先使用されていれば、この動作は終了
する。そして中央プロセッサはその転送を終了するよう
にアクセスを調停しなければならない。

ステップ１５６の検査で、もし現在の動作がバス・メモ
リ動作であれば、ステップ１６６で、現在の転送が優先
使用されているかどうかを検査する。

もし優先使用されておらず、且つステップ１６８で、次
のアドレスのページが現在のアドレスのページと一致し
ている（ページ・ヒツトを示す）ならば、次のワードを
転送するため制御はステップ１５０に戻る。もしステッ
プ１６８の結果がページ・ヒツトでなければ、前述のよ
うに、制御はステップ１１４に戻る。

ステップ１５６〜１６８の制御の流れは究極的にはバス
・メモリに対する動作をいつでも優先使用できるように
することであるが、キャッシュされたシステム・メモリ
位置に対する動作はライン境界が交差された時にだけ優
先使用することができる。

もしステップ１５３の結果がノーであり、ステップ１６
２で、転送が終了していないならば、ステップ１６４で
、キャッシュ・ライン・ヒツトが検査される。もしヒツ
トがあれば、制御はステップ１５０に戻り、転送が続行
される。さもなければ、制御はステップ１１４に戻る。

Ｉ１０装置は優先使用することができず、良好な実施例
では自発的にＩ１０バスを放棄しなければならない。

次に、第３ａ図のステップ１１４でページ・ミスが検出
される場合に行われる動作について説明する。ステップ
１１４で、ページ・ヒツトがなければ、現に装置がアク
セス中の仮想ページは当該装置が前にアクセスした仮想
ページと異なる。その場合には、ステップ１７０で１次
のＴＣＶエントリがＴＣｖテーブル４０から取出され保
持レジスタ　７６に入れられる。ステップ１７１で、も
しパリティ誤りがあれば、該誤りは記録され報告される
０次のＴＣＷエントリはＩ１０バッファ　２８の２０の
ＭＳＢビットによってアドレス指定された当該エントリ
である。

ステップ１７２で、チャネル状況レジスタ　６８の４つ
のＬＳＢビットがライン８０にあるＤＩＲ信号を用いて
更新される。この信号はライン７４で直ちに使用可能と
なり、ステップ１７４で、キャッシュ・バッファ　２２
内の新しいライン、及びそれに対応する、キャッシュ制
御レジスタ　４２のファイル並びにＴＣＶキャッシュ・
レジスタ　５０のファイル内のレジスタが選択される。

そして比較器３８はライン４Ｂで使用可能な新たに選択
された前のページと　Ｉ１０アドレス・バッファ　２８
内のページを比較する。ステップ１７６で、もしＴＣν
ヒットがあれば、現に要求されたページは直ぐ前のアク
セスの前の時点で同じ装置によってアクセスされており
、当該ページはなおキャッシュ制御レジスタ　４２及び
ＴＣｖキャッシュ・レジスタ　５０で使用可能である。

新しい丁ＣｖエントリがＴＣυキャッシュ５０にロード
される毎に、古いエントリによってアドレス指定された
キャッシュ・ラインは、もしそれがダーティならば、先
ずメモリ　１０にフラッシュされなければならない、こ
れはキャッシュ制御レジスタ４２のＤビットを用いて回
路５６で実行される。

ステップ１７Ｂで、もしページ・ミスが起これば、ＴＣ
Ｗテーブルから新しいエントリをロードする必要がある
。先ず、ステップ１７８で、■ビットを用いてキャッシ
ュ・ラインが無効であるかどうかを検査する。もし無効
でなければ、ステップ１８０で。

現に選択されたキャッシュ・ラインがダーティであるか
どうかを検査する。この検査はキャッシュ制御レジスタ
４２内のＤビットについて行われる。

もしダーティなら、ステップ１８２で、前述のように当
該キャッシュ・ラインがメモリに書込まれる。

ステップ１８４で、転送の誤りがあったかどうかを検査
し、もしあれば、記録され報告される。もし誤りがなけ
れば、ステップ１８Ｂで、Ｄビット及びＣビットをどち
らもＯにセットする。

次に、キャッシュ・ラインがダーティであったかどうか
に関係なく、ステップ１８８で、丁ＣＷキャッシュに新
しいＴＣＷエントリをロードする。このエントリは現に
保持レジスタ　７６に存在し、ＴＣＶテーブル４０の再
アクセスを必要とすることなく。

ＴＣＷキャッシュ　５０にロードすることができる。

そして現在のＩ１０アドレスの２０のＭＳＢビットがス
テップ１９０でキャッシュ制御レジスタにロードされ、
制御はステップ１１６に移る。

大抵の場合、■１０バス上の各装置はキャッシュ・バッ
ファ　２２内の単一のラインを割振られる。

これらの装置では、ＴＣＷテーブル４０のＤＩＲフィー
ルドは全て、各装置に対応するＤＥＶＩＣＥ　５ＥＬＥ
ＣＴ信号と同じ値にセットされなければならない、ある
場合には５装置によってはキャッシュ・バッファ　２２
内の２ライク以上を得ることが望ましい。

これらの装置では、　ｒｃｗテーブル４０内のエントリ
にあるＤＩＩ’ｌフィールドはキャッシュ°バッファ２
ｚ内の適切なラインを指すようにセットされる。

前述のように、　ＴＣυミスがあるとき、ＴＣＷテーブ
ル４０内の次のエントリはキャッシュ・バッファ２２の
どのラインが次に用いられるかを決定する。

単一の装置に予約されているキャッシュ・バッファ　２
２のそれぞれの、ラインを指すようにこれらのエントリ
のＤＩＲフィールドをセットすることにより、当該装置
はキャッシュ・バッファ　２２内ノ２つ以上のラインを
用いることができる。

ＴＣＷテーブル４０内のＤＩＲフィールドはユーザー通
常はオペレーティング・システム・プログラムである−
によって割振られる。統計的に使用量が異なるシステム
は、オペレーティング・システムによってＴＣＣ子テー
ブル４０ＤＩＲフィールド内の値を調整することにより
再構成され、キャッシュ・バッファ　２２を最も効率的
に利用することができる。キャッシュ内のＤＩＲフィー
ルドの操作は、本発明での利用方法は異なるが、米国特
許第４７１９５６８号の明細書に記述されている。

装置が始動される（多くの場合、システムに電源が投入
される）と、該装置に一部のメモリ空間が割振られる。

その時点で、該装置が用いるキャッシュ・バッファ　２
２内の１つ又は複数のラインが決定される。　ＴＣＷテ
ーブル４０内の、割振られたメモリ空間に対応するＤＩ
Ｒエントリは、キャッシュ・バッファ　２２内の選択さ
れた１つ又は複数のラインを指すようにセットされる。

該装置が割振り解除されると、キャッシュ・バッファ２
２内のラインは他の装置による使用のため解放される。

当業者には理解されているように、前述の入出力キャッ
シュ制御装置はＩ１０バスＩ２に接続されたＩ１０装置
とシステム・メモリ　１０の間に効率的なインタフェー
スを提供する。　ＤＩＲフィールドの使用はキャッシュ
・バッファ　２２内の２つ以上の６４ビツト・ラインを
単一の入出力装置に割振ることを可能にする８本明細書
に記述されたバッファ　２２及び制御装置１４はユーザ
には１６ウエイ・セット・アソシアティブ・キャッシュ
のように見える。

本明細書に記述された入出力キャッシュ制御装置は仮想
ページ対実ページ変換、及び自動的なハードウェア・ア
クセス許可検査も提供する。アクセスは仮想ページに基
づいて割振られ、入出力装置による全てのアクセスは当
該装置が動作の実行を許可されるかどうかを検査される
。許可の検査はハードウェアで実行されるから、高速で
あるが、オペレーティング・システム内の委任された誤
りハンドラから離脱することなくソフトウェアによって
バイパスすることはできない。

Ｆ０発明の効果 前述のように１本発明はアクセス保護機能を有する入出
力キャッシュを提供する。

【図面の簡単な説明】

第１図は入出力キャッシュ制御装置を示す図である。 第２図はコンピュータ・システムの一部のブロック図で
ある 第３ａ図、第３ｂ図、第３Ｃ図及び第３ｄ図は第１図の
キャッシュ制御装置の動作を説明する流れ図である。 １０・・・・システム・メモリ、１２・・・・Ｉ１０バ
ス、１４・・・・ｌ０ＣＣ１１５・・・・システム・バ
ス、１７・・・・Ｉ１０装置、　１８・・・・バス・メ
モリ、２０・・・・Ｉ１０データ・バッファ、２２・・
・・キャッシュ・バッファ、２８・・・・Ｉ’１０アド
レス・バッファ、３２，３８・・・・比較器、４０・・
・・ＴＣＷテーブル、４２・・・・キャッシュ制御レジ
スタ、５０・・・・ＴＣνキャッシュ・レジスタ、５６
・・・・選択回路、６６・・・・復号／選択回路、６８
・・・・チャネル状況レジスタ、７Ｂ・・・・保持レジ
スタ。 １１０バス 第２図

Claims (2)

【特許請求の範囲】
1. （１）メモリをアクセスする入出力装置のキャッシュで
   あって、 該入出力装置及び該メモリに結合され、複数のラインと
   してアドレス可能なバッファ・メモリ、及び 入出力装置毎に少なくとも１つのエントリを有し、該エ
   ントリが前記バッファ・メモリ内のラインをアドレス指
   定するディレクトリを含み、各入出力装置は前記装置の
   ディレクトリ・エントリによってアドレス指定されたバ
   ッファ・メモリ・ラインにメモリ位置をキャッシュする
   ことによりそれらをアクセスする ことを特徴とする入出力キャッシュ。
2. （２）メモリをアクセスする入出力装置のキャッシュで
   あって、 該入出力装置及び該メモリに結合され、複数のラインと
   してアドレス可能なバッファ・メモリ、前記バッファ・
   メモリ内のライン毎に、アクセス保護クラスの保護標識
   、 入出力装置毎に、当該装置がアクセスを許可されるアク
   セス保護クラスの許可標識、及び 前記保護標識及び前記許可標識に結合され、入出力装置
   がアクセスを許可される、アクセス保護クラスを有する
   これらのラインに入出力装置がアクセスするのを制限す
   るアクセス保護回路を含むことを特徴とする入出力キャ
   ッシュ。