JPH02228106A - Semiconductor integrated circuit containing oscillator - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、例えばマイクロコンピュータのような発振器
内蔵半導体集積回路に間する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit with a built-in oscillator, such as a microcomputer.
［従来の技術］
第５図は従来のこの種の発振器内蔵半導体集積回路を示
す回路図である。この回路は、発振回路１及びこの発振
回路１の発振出力を増幅する発振出力バッファ回路５か
ら成る発振装置６と、この発振装置６の発振出力に従っ
て作動するディジタル論理部３とにより構成されている
。これら発振回路１１発振出力バッファ回路５及びディ
ジタル論理部３には、寄生抵抗ｒａ １ ｒｌ） Ｈｒ
６ 、 ｒ４ 。[Prior Art] FIG. 5 is a circuit diagram showing a conventional semiconductor integrated circuit with a built-in oscillator of this type. This circuit is composed of an oscillation device 6 consisting of an oscillation circuit 1 and an oscillation output buffer circuit 5 that amplifies the oscillation output of this oscillation circuit 1, and a digital logic section 3 that operates according to the oscillation output of this oscillation device 6. . These oscillation circuit 11 oscillation output buffer circuit 5 and digital logic section 3 have parasitic resistances ra 1 rl) Hr
6, r4.
ｒ＠を有する電源ラインを介して電源電圧ＶＤＤが供給
されると共に、寄生抵抗ｒｆ ＊ ｒ 、＊ ｒｈ １
ｒｌ 、ｒＪを有する接地ラインを介して接地電圧ＧＮ
Ｄが供給されている０発振回路１は、水晶又はセラミッ
クからなる振動子１３及び帰還抵抗１４をインバータ１
５の入力端と出力端との間に並列接続したゲート発振回
路により構成されており、電源ライン上のＡ点及び接地
ライン上のＦ点から夫々電源電圧Ｖｐｌ）及び接地電圧
ＧＮＤを供給されて、振動子１３の固有振動数で決定さ
れる周波数の発振出力りを出力する１発振出力バッファ
回路５は、電源ライン上のＢ点及び接地ライン上のＧ点
から夫々電源電圧ＶＤＤ及び接地電圧ＧＮＤを供給され
て動作するインバータ１６ｂにより構成されており、発
振回路１の発振出力りを入力して、これを反転した発振
出力Ｍを出力する。また、ディジタル論理部３は、電源
ライン上の０点、Ｄ点及び接地ライン上のＨ点、１点か
ら夫々電源電圧ＶＤＤ及び接地電圧ＧＮＤを供給されて
動作するＣＭＯＳインバータ１７．１８等がら構成され
、発振装置６から発振出力Ｍを入力して所定の回路動作
を行なうものとなっている。A power supply voltage VDD is supplied via a power supply line having r@, and parasitic resistances rf * r , * rh 1
The ground voltage GN via the ground line with rl, rJ
The zero oscillation circuit 1 to which D is supplied connects a resonator 13 made of crystal or ceramic and a feedback resistor 14 to an inverter 1.
It consists of a gate oscillation circuit connected in parallel between the input end and the output end of 5, and is supplied with the power supply voltage Vpl) and ground voltage GND from point A on the power supply line and point F on the ground line, respectively. , a single oscillation output buffer circuit 5 that outputs an oscillation output with a frequency determined by the natural frequency of the vibrator 13 connects the power supply voltage VDD and the ground voltage GND from point B on the power supply line and point G on the ground line, respectively. The inverter 16b operates by being supplied with the oscillation output of the oscillation circuit 1, and outputs the oscillation output M obtained by inverting the oscillation output of the oscillation circuit 1. Further, the digital logic section 3 includes CMOS inverters 17, 18, etc., which operate by being supplied with a power supply voltage VDD and a ground voltage GND from points 0 and D on the power supply line and points H and 1 on the ground line, respectively. The oscillation output M is inputted from the oscillation device 6 to perform a predetermined circuit operation.
このように構成された従来の発振器内蔵半導体集積回路
の動作について第６図及び第７図を参照して説明する。The operation of the conventional semiconductor integrated circuit with a built-in oscillator configured as described above will be explained with reference to FIGS. 6 and 7.
第６図（ａ）は発振回路１を構成するインバータ１５の
入出力特性を示す特性図である。この発振回路１は、イ
ンバータ１５の出力を帰還抵抗１４及び振動子１３によ
り構成される帰還回路を介して入力に帰還させて発振出
力りを得ている。ここで、この発振出力りの発振動作中
心電圧Ｖｏｓｃは、インバータ１５の入出力特性の中点
Ｐ（以下、動作安定点という）に設定される。FIG. 6(a) is a characteristic diagram showing the input/output characteristics of the inverter 15 constituting the oscillation circuit 1. FIG. This oscillation circuit 1 feeds back the output of an inverter 15 to an input via a feedback circuit constituted by a feedback resistor 14 and a vibrator 13 to obtain an oscillation output. Here, the oscillation operation center voltage Vosc of this oscillation output is set at the midpoint P of the input/output characteristics of the inverter 15 (hereinafter referred to as the stable operation point).
また、第６図（ｂ）は、このような発振動作中心電圧Ｖ
ｏｓｃを有する発振回路１の発振初期の発振出力りの
波形を示す波形図である。非発振期間において、発振回
路１は動作安定点Ｐに固定されている。そして、発振開
始点において発振を開始すると、時間の経過に伴ってそ
の振幅は徐々に大きくなり［第６図（ｂ）発振開始期間
］、安定発振期間に至ると、発振出力りの振幅は飽和し
、安定した発振波形が得られる。Moreover, FIG. 6(b) shows such an oscillation operation center voltage V
FIG. 2 is a waveform diagram showing the waveform of the oscillation output of the oscillation circuit 1 having the osc at the initial stage of oscillation. During the non-oscillation period, the oscillation circuit 1 is fixed at the stable operation point P. When oscillation is started at the oscillation start point, the amplitude gradually increases as time passes [Figure 6 (b) oscillation start period], and when a stable oscillation period is reached, the amplitude of the oscillation output saturates. However, a stable oscillation waveform can be obtained.
第７図は上述した発振出力りを入力する発振出力バッフ
ァ回路５及びこの発振出力バッファ回路５の発振出力Ｍ
を入力するディジタル論理部３の動作を示す特性図であ
る。FIG. 7 shows the oscillation output buffer circuit 5 to which the above-mentioned oscillation output is input, and the oscillation output M of this oscillation output buffer circuit 5.
FIG. 3 is a characteristic diagram showing the operation of the digital logic unit 3 which inputs .
発振出力バッファ回路５が前述した発振回路１の発振出
力りを入力すると、発振開始期間では、第７図中Ｉに示
すように、発振出力バッファ回路５を構成するインバー
タ１６ｂはＭＯＳトランジスタの遷移領域Ｑで動作する
。そして、発振出力バッファ回路５からの発振出力Ｍは
、ディジタル論理部３を構成するインバータ１７の入力
閾値を挟んで第７図中Ｉに示すＭの範囲で変化し、この
発振出力Ｍを入力するインバータ１７も、第７図■に示
すように、それを構成するＭＯＳ）ランジスタの遷移領
域で動作をする。そして、時間の経過と共に、発振出力
りの振幅が飽和すると、発振出力バッファ回路５の発振
出力Ｍの振幅も飽和し、ディジタル論理部３はこの発振
出力Ｍを供給されて動作する。When the oscillation output buffer circuit 5 receives the oscillation output from the oscillation circuit 1 described above, during the oscillation start period, as shown in I in FIG. It works with Q. The oscillation output M from the oscillation output buffer circuit 5 changes within the range of M shown in I in FIG. As shown in FIG. 7, the inverter 17 also operates in the transition region of the MOS transistors that constitute it. Then, as time passes, when the amplitude of the oscillation output is saturated, the amplitude of the oscillation output M of the oscillation output buffer circuit 5 is also saturated, and the digital logic section 3 is supplied with this oscillation output M and operates.
［発明が解決しようとする課題］
しかしながら、上述した従来の発振器内蔵半導体集積回
路においては、発振出力バッファ回路５の入力閾値が発
振回路１の発振動作中心電圧Ｖ ｏｓｃ付近にあるため
、発振開始期間の発振出力りの微小振幅が発振出力バッ
ファ回路５によって増幅され、ディジタル論理部３に伝
達される。そして、この発振初期においては、発振出力
バッファ回路５の発振出力Ｍを入力するＣＭＯ９構成の
インバータ１７が第７図中■に示すように遷移領域で動
作することになるため、この遷移領域において、電源ラ
インから接地ラインへ第７図中■で示すような大きな貫
通電流が流れることになる。[Problems to be Solved by the Invention] However, in the conventional semiconductor integrated circuit with a built-in oscillator described above, since the input threshold of the oscillation output buffer circuit 5 is near the oscillation operation center voltage V osc of the oscillation circuit 1, the oscillation start period The minute amplitude of the oscillation output is amplified by the oscillation output buffer circuit 5 and transmitted to the digital logic section 3. At the beginning of this oscillation, the inverter 17 with the CMO9 configuration that inputs the oscillation output M of the oscillation output buffer circuit 5 operates in the transition region as shown by ■ in FIG. A large through current as shown by ■ in FIG. 7 will flow from the power supply line to the ground line.
このため、電源ライン及び接地ラインに付随する寄生抵
抗ｒ ａ ｒ ｒ ｂ ＋ ｒｏ ＋ ｒ ｄ ＋ ｒ
” ｅ及びｒ ｆ ＋ｒｇ、ｒＩｌ＋ ｒｌ、ｒＪに貫
通電流が流れ、これら電源ライン及び接地ラインに接続
された発振装置６及びディジタル論理部３に電気的ノイ
ズを与えてしまう、この結果、振動子１３の微小な励起
電圧が乱され、発振回路１が正常に発振しなくなるとい
う問題点がある。Therefore, the parasitic resistance accompanying the power supply line and ground line r a r r b + ro + r d + r
"A through current flows through e and r f +rg, rIl+ rl, and rJ, giving electrical noise to the oscillation device 6 and digital logic section 3 connected to these power supply lines and ground lines. As a result, the resonator 13 There is a problem in that the minute excitation voltage is disturbed and the oscillation circuit 1 no longer oscillates normally.
本発明はかかる問題点に鑑みてなされたものであって、
発振開始点近傍における電気的ノイズを抑制し、異常発
振を招来することがない発振器内蔵半導体集積回路を提
供することを目的とする。The present invention has been made in view of such problems, and includes:
It is an object of the present invention to provide a semiconductor integrated circuit with a built-in oscillator that suppresses electrical noise near an oscillation start point and does not cause abnormal oscillation.
［課題を解決するための手段］
本発明に係る発振器内蔵半導体集積回路は、発振回路と
、この発振回路の出力を増幅する発振出力バッファ回路
と、この発振出力バッファ回路の出力を入力する回路と
が同一の電源ラインに接続された発振器内蔵半導体集積
回路において、前記発振出力バッファ回路は、その入力
閾値が前記発振回路の発振出力の中心電圧とは異なるレ
ベルに設定され、少なくとも一つの入力同値が前記発振
出力の中心電圧よりも高いレベルに設定されていること
を特徴とする。[Means for Solving the Problems] A semiconductor integrated circuit with a built-in oscillator according to the present invention includes an oscillation circuit, an oscillation output buffer circuit that amplifies the output of the oscillation circuit, and a circuit that inputs the output of the oscillation output buffer circuit. In a semiconductor integrated circuit with a built-in oscillator connected to the same power supply line, the oscillation output buffer circuit has an input threshold set to a level different from the center voltage of the oscillation output of the oscillation circuit, and at least one input equivalent value is set to a level different from the center voltage of the oscillation output of the oscillation circuit. It is characterized in that it is set at a higher level than the center voltage of the oscillation output.
［作用］
本発明においては、発振回路の出力を入力し、これを増
幅して次段の回路に出力する発振出力バッファ回路の入
力同値が発振回路の発振出力の中心電圧とは異なるレベ
ルに設定され、少なくとも一つの入力同値が前記発振出
力の中心電圧よりも高いレベルに設定されているから、
発振回路の出力振幅が特定の値以上にならないと、発振
出力バッファ回路からは発振出力が得られない、従って
、発振回路が不安定な状態である発振開始期間では、発
振出力が発振出力バッファ回路から出力されることがな
く、発振回路が安定し、その発振出力の振幅が飽和して
から発振出力バッファ回路の出力が次段の回路に出力さ
れることになる。[Operation] In the present invention, the input equivalent value of the oscillation output buffer circuit that inputs the output of the oscillation circuit, amplifies it, and outputs it to the next stage circuit is set to a level different from the center voltage of the oscillation output of the oscillation circuit. and at least one input equivalent value is set to a higher level than the center voltage of the oscillation output,
Unless the output amplitude of the oscillation circuit exceeds a certain value, the oscillation output cannot be obtained from the oscillation output buffer circuit.Therefore, during the oscillation start period when the oscillation circuit is in an unstable state, the oscillation output will not reach the oscillation output buffer circuit. After the oscillation circuit is stabilized and the amplitude of its oscillation output is saturated, the output of the oscillation output buffer circuit is output to the next stage circuit.
従って、本発明によれば、発振回路の発振開始期間にお
ける貫通電流の発生が抑制され、これに起因した電源ラ
インのノイズ発生を防止することができる。このため、
発振回路から安定した発振出力を得ることができる。Therefore, according to the present invention, generation of through current during the oscillation start period of the oscillation circuit is suppressed, and noise generation in the power supply line due to this can be prevented. For this reason,
Stable oscillation output can be obtained from the oscillation circuit.
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。[Example] Next, an example of the present invention will be described with reference to the accompanying drawings.
第１図は本発明の第１の実施例に係る発振器内蔵半導体
集積回路を示す回路図である。なお、第１図において第
５図と同一物には同一符号を付して詳しい説明を省略す
る。FIG. 1 is a circuit diagram showing a semiconductor integrated circuit with a built-in oscillator according to a first embodiment of the present invention. Note that in FIG. 1, the same parts as in FIG. 5 are given the same reference numerals and detailed explanations will be omitted.
本実施例が第５図に示す従来例と相違する点は、従来の
発振出力バッファ回路５で使用されていたインバータ１
６ｂに代えて、入出力特性にヒステリシス特性を有する
シュミットトリガ回路１６゜を使用して発振出力バッフ
ァ回路２を構成した点である。シュミットトリガ回路１
６１は、その入力不感帯幅が発振開始期間における発振
回路１の振幅よりも広く設定されている。この発振出力
バッファ回路２及び発振回路１により発振装置４が構成
されている。The difference between this embodiment and the conventional example shown in FIG. 5 is that the inverter 1 used in the conventional oscillation output buffer circuit 5
6b, the oscillation output buffer circuit 2 is constructed using a Schmitt trigger circuit 16° having hysteresis characteristics in its input/output characteristics. Schmitt trigger circuit 1
61 has an input dead band width set to be wider than the amplitude of the oscillation circuit 1 during the oscillation start period. The oscillation output buffer circuit 2 and the oscillation circuit 1 constitute an oscillation device 4.
このように構成された第１の実施例の動作にっいて第２
図を参照しながら説明する。Regarding the operation of the first embodiment configured in this way, the second
This will be explained with reference to the figures.
発振回路１が発振を開始すると、発振開始期間において
は、発振回路１の発振出力りの振幅が発振出力バッファ
回路２のシュミットトリガ回路１６ａの入力不感帯幅以
下であるから、発振出力バッファ回路２の出力Ｍの電圧
は接地電圧ＧＮＤ近傍のレベル又は電源電圧ＶＤＤ近傍
のレベルのいずれか一方のレベルに固定される（第２図
中■）。When the oscillation circuit 1 starts oscillating, the amplitude of the oscillation output of the oscillation circuit 1 is less than or equal to the input dead band width of the Schmitt trigger circuit 16a of the oscillation output buffer circuit 2 during the oscillation start period. The voltage of the output M is fixed to either a level near the ground voltage GND or a level near the power supply voltage VDD (■ in FIG. 2).
この結果、この発振出力Ｍを入力するインバータ１７は
第２図中■に示すように電源電圧ＶＤＤレベル又は接地
電圧ＧＮＤレベルに固定されるため、第２図中■からも
明らかなように、このインバータ１７に貫通電流が流れ
ることはない。As a result, the inverter 17 to which this oscillation output M is input is fixed at the power supply voltage VDD level or the ground voltage GND level as shown in (■) in FIG. No through current flows through the inverter 17.
従って、従来のような貫通電流に起因した電気的ノイズ
が発生することはなく、これによって発振回路１が異常
発振することもなくなる。Therefore, electrical noise caused by a through current as in the prior art is not generated, and the oscillation circuit 1 is thereby prevented from abnormally oscillating.
次に、本発明の第２の実施例について説明する。Next, a second embodiment of the present invention will be described.
この実施例では、シュミットトリガ回路１６゜に代えて
、入力閾値を発振動作中心電圧Ｖｏｓｃ［第６図（ａ）
］よりも高く設定したインバータ（図示せず）を使用し
て発振出力バッファ回路を構成している。In this embodiment, the input threshold is set to the oscillation operation center voltage Vosc [Fig. 6(a)
] The oscillation output buffer circuit is constructed using an inverter (not shown) set higher than .
即ち、通常、インバータをＣＭＯ８で構成する場合、そ
の入力閾値は、インバータを構成するＰチャネル（以下
Ｐｃｈ））ランジスタ及びＮチャネル（以、下Ｎｃｈ）
）ランジスタの各相互コンダクタンス（以下、ｇｍとい
う）の比に依存する。That is, normally, when an inverter is configured with CMO8, its input threshold is determined by the P channel (hereinafter referred to as Pch) transistor and the N channel (hereinafter referred to as Nch) transistor that configures the inverter.
) depends on the ratio of each mutual conductance (hereinafter referred to as gm) of the transistors.
ここでｇｍは以下の式で定義される。Here, gm is defined by the following formula.
ｇｍ＝ ［δＩＤ／δＶＧ ］ ＶｏＣＣＷ／Ｌ−（１
）■Ｄ＝ドレイン電流 Ｗ：ゲート幅
■Ｄニドレイン電圧 Ｌ：ゲート長
ＶＧ：ゲート電圧
即ち、ｇｍとは、ある一定ドレイン電圧ＶＤのもとての
ゲート電圧ＶＧの変化分に対するトレイン電流ＩＤの変
化分で定義され、トランジスタのゲート幅Ｗとゲート長
しの比にほぼ比例する６通常、ＣＭＯＳインバータでは
、Ｐｃｈ）ランジスタとＮｃｈトランジスタとのｇｍの
比を１＝１に設定することによりＣＭＯＳインバータの
入力同値を電源電圧ＶＤＤの１／２としているが、ｇｍ
の比を１＝１からずらすことによりこのＣＭＯＳインバ
ータの入力閾値を変化させることができる。gm= [δID/δVG] VoCCW/L-(1
)■D = drain current W: gate width ■D drain voltage L: gate length VG: gate voltage, that is, gm is the change in train current ID with respect to the change in gate voltage VG at a certain constant drain voltage VD 6 Normally, in a CMOS inverter, by setting the ratio of gm between the Pch transistor and the Nch transistor to 1=1, the CMOS inverter is The input equivalent value is set to 1/2 of the power supply voltage VDD, but gm
By shifting the ratio from 1=1, the input threshold of this CMOS inverter can be changed.
第３図はＣＭＯＳインバータの入出力特性のｇｍ依存性
を示す特性図である。即ち、ＣＭＯＳインバータの入力
閾値はＰｃｈ）ランジスタのｇｍを大きくすれば上昇し
、Ｎｃｈ）ランジスタのｇｍを大きくすれば低下する方
向に移動する。FIG. 3 is a characteristic diagram showing the gm dependence of the input/output characteristics of a CMOS inverter. That is, the input threshold of the CMOS inverter increases as the gm of the Pch transistor increases, and decreases as the gm of the Nch transistor increases.
また、Ｐｃｈ）ランジスタとＮｃｈ）ランジスタとのｇ
ｍ比は、（１）式より、Ｐｃｈ及びＮｃｈトランジスタ
の各ゲート幅Ｗ及びゲート長しの比を変えることにより
変更することができる。従って、例えば、ｇｍ比を１
： ０．７のようにＰｃｈトランジスタ側のｇｍを大き
くすればインバータの入力閾値を発振回路の発振動作中
心電圧Ｖ ｏｓｃより高く設定することができる。Also, g between Pch) transistor and Nch) transistor
The m ratio can be changed by changing the ratio of each gate width W and gate length of the Pch and Nch transistors according to equation (1). Therefore, for example, if the gm ratio is 1
: By increasing gm on the Pch transistor side, such as 0.7, the input threshold of the inverter can be set higher than the oscillation operation center voltage V osc of the oscillation circuit.
第４図は発振出力バッファ回路を構成するインバータを
ＣＭＯＳで構成し、この入力閾値を発振回路の発振動作
中心電圧Ｖｏｓｃより高く設定した場合の伝搬特性を示
した特性図である。第４図中Ｉに示すように、発振出力
バッファ回路に発振回路から発振開始点近傍の小振幅の
電圧が入力されたとしても、発振出力しは発振出力バッ
ファ回路を構成するインバータの入力閾値を超えないた
め、その出力は電源電圧ＶＤＤ近傍のレベルに固定され
る。このため、第４図中■、■から明らかなようにディ
ジタル論理部も論理的変化をせず、貫通電流も流れない
、また、次段への変化の伝搬はないので電源ラインと接
地ラインとの間に貫通電流は流れない、従って、発振回
路の発振開始動作時において、悪影響を与える電気的ノ
イズが生じることはない。FIG. 4 is a characteristic diagram showing the propagation characteristics when the inverter constituting the oscillation output buffer circuit is constructed of CMOS and the input threshold is set higher than the oscillation operation center voltage Vosc of the oscillation circuit. As shown in I in Figure 4, even if a small amplitude voltage near the oscillation start point is input from the oscillation output buffer circuit to the oscillation output buffer circuit, the oscillation output will not exceed the input threshold of the inverter that constitutes the oscillation output buffer circuit. Therefore, its output is fixed at a level near the power supply voltage VDD. Therefore, as is clear from ■ and ■ in Figure 4, the digital logic section does not make any logical changes, no through current flows, and there is no propagation of changes to the next stage, so the power line and ground line No through current flows during this period, so no harmful electrical noise is generated when the oscillation circuit starts oscillation.
［発明の効果］
以上説明したように本発明は、発振回路の発振出力を増
幅して出力する発振出力バッファ回路の入力閾値を発振
開始点近傍における発振出力の中心電圧とは異なるレベ
ルに設定され、少なくとも一つの入力閾値が前記発振出
力の中心電圧よりも高いレベルに設定したから、発振開
始点近傍においては、発振出力バッファ回路の出力は電
源又は接地のレベルの近傍に固定され、この発振出力バ
ッフ１回路の出力を入力する回路の動作は安定し、電気
的ノイズを発生することがない、従って、本発明によれ
ば、この電気的ノイズによって発振回路が異常発振する
ことがないという効果を有する。[Effects of the Invention] As explained above, the present invention sets the input threshold of the oscillation output buffer circuit that amplifies and outputs the oscillation output of the oscillation circuit to a level different from the center voltage of the oscillation output near the oscillation start point. Since at least one input threshold is set to a level higher than the center voltage of the oscillation output, the output of the oscillation output buffer circuit is fixed near the power supply or ground level near the oscillation start point, and this oscillation output The operation of the circuit that inputs the output of the buffer 1 circuit is stable and does not generate electrical noise. Therefore, according to the present invention, the oscillation circuit does not oscillate abnormally due to this electrical noise. have
第１図は本発明の第１の実施例に係る発振器内蔵半導体
集積回路を示す回路図、第２図は第１図に示す回路の動
作を説明するための特性図、第３図は本発明の第２の実
施例の回路の動作を説明するための特性図、第４図は本
発明の第２の実施例の回路の動作を説明するための特性
図、第５図は従来の発振器内蔵半導体集積回路を示す回
路図、第６図は第５図に示す発振回路の動作を説明する
ための特性図、第７図は第５図に示す回路の動作を説明
するための特性図である。
１；発振回路、２．５；発振出力バッファ回路、３；デ
ィジタル論理部、４，６；発振装置、１３；振動子、１
４；抵抗、１５．１６ｂ、１７．１８；インバータ、１
６ａ；シュミットトリガ回路、ＧＮＤ 、接地電圧、Ｌ
、Ｍ；発振出力、Ｎ；出力信号、ｒａｒ ｒｂ＋ ｒｏ
、ｒａｒ ｒｌｌ＋ ｒｆ＋ｒＭ ＋ ｒｂ ＋ ｒ＋
ｌ ｒＪ ：寄生抵抗、Ｖ Ｄ Ｄ ：電源電圧FIG. 1 is a circuit diagram showing a semiconductor integrated circuit with a built-in oscillator according to a first embodiment of the present invention, FIG. 2 is a characteristic diagram for explaining the operation of the circuit shown in FIG. 1, and FIG. 3 is a diagram of the present invention. 4 is a characteristic diagram for explaining the operation of the circuit according to the second embodiment of the present invention, and FIG. 5 is a characteristic diagram for explaining the operation of the circuit according to the second embodiment of the present invention. A circuit diagram showing a semiconductor integrated circuit, FIG. 6 is a characteristic diagram for explaining the operation of the oscillation circuit shown in FIG. 5, and FIG. 7 is a characteristic diagram for explaining the operation of the circuit shown in FIG. 5. . 1; Oscillation circuit, 2.5; Oscillation output buffer circuit, 3; Digital logic section, 4, 6; Oscillation device, 13; Oscillator, 1
4; Resistor, 15.16b, 17.18; Inverter, 1
6a; Schmitt trigger circuit, GND, ground voltage, L
, M; oscillation output, N; output signal, rar rb+ro
, rar rll+ rf+rM + rb + r+
l rJ: parasitic resistance, V DD: power supply voltage
Claims (1)
出力バッファ回路と、この発振出力バッファ回路の出力
を入力する回路とが同一の電源ラインに接続された発振
器内蔵半導体集積回路において、前記発振出力バッファ
回路は、その入力閾値が前記発振回路の発振出力の中心
電圧とは異なるレベルに設定され、少なくとも一つの入
力閾値が前記発振出力の中心電圧よりも高いレベルに設
定されていることを特徴とする発振器内蔵半導体集積回
路。(1) In a semiconductor integrated circuit with a built-in oscillator, in which an oscillation circuit, an oscillation output buffer circuit that amplifies the output of this oscillation circuit, and a circuit that inputs the output of this oscillation output buffer circuit are connected to the same power supply line, The oscillation output buffer circuit has an input threshold set to a level different from a center voltage of the oscillation output of the oscillation circuit, and at least one input threshold set to a level higher than the center voltage of the oscillation output. A semiconductor integrated circuit with a built-in oscillator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4892989A JPH02228106A (en) | 1989-02-28 | 1989-02-28 | Semiconductor integrated circuit containing oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4892989A JPH02228106A (en) | 1989-02-28 | 1989-02-28 | Semiconductor integrated circuit containing oscillator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228106A true JPH02228106A (en) | 1990-09-11 |
Family
ID=12816956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4892989A Pending JPH02228106A (en) | 1989-02-28 | 1989-02-28 | Semiconductor integrated circuit containing oscillator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228106A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291808A (en) * | 1991-03-20 | 1992-10-15 | Nippon Precision Circuits Kk | Oscillation control circuit |
| JPH04291809A (en) * | 1991-03-20 | 1992-10-15 | Nippon Precision Circuits Kk | Oscillation control circuit |
| JP2003283303A (en) * | 2002-03-27 | 2003-10-03 | Nec Microsystems Ltd | Semiconductor integrated circuit |
| JP2007104050A (en) * | 2005-09-30 | 2007-04-19 | Mitsumi Electric Co Ltd | Oscillation circuit |
| JP2012029025A (en) * | 2010-07-23 | 2012-02-09 | Seiko Epson Corp | Integrated circuit device |
-
1989
- 1989-02-28 JP JP4892989A patent/JPH02228106A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291808A (en) * | 1991-03-20 | 1992-10-15 | Nippon Precision Circuits Kk | Oscillation control circuit |
| JPH04291809A (en) * | 1991-03-20 | 1992-10-15 | Nippon Precision Circuits Kk | Oscillation control circuit |
| JP2003283303A (en) * | 2002-03-27 | 2003-10-03 | Nec Microsystems Ltd | Semiconductor integrated circuit |
| US7106144B2 (en) | 2002-03-27 | 2006-09-12 | Nec Electronics Corporation | Semiconductor integrated circuit |
| JP2007104050A (en) * | 2005-09-30 | 2007-04-19 | Mitsumi Electric Co Ltd | Oscillation circuit |
| JP2012029025A (en) * | 2010-07-23 | 2012-02-09 | Seiko Epson Corp | Integrated circuit device |
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