JPH02224468A - 画像符号化システム - Google Patents
画像符号化システムInfo
- Publication number
- JPH02224468A JPH02224468A JP1045632A JP4563289A JPH02224468A JP H02224468 A JPH02224468 A JP H02224468A JP 1045632 A JP1045632 A JP 1045632A JP 4563289 A JP4563289 A JP 4563289A JP H02224468 A JPH02224468 A JP H02224468A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- multiprocessor
- data
- stage
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 claims abstract description 81
- 239000000872 buffer Substances 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000013139 quantization Methods 0.000 abstract description 2
- 238000013500 data storage Methods 0.000 abstract 1
- 239000013589 supplement Substances 0.000 abstract 1
- 230000009466 transformation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000007781 pre-processing Methods 0.000 description 6
- 238000012805 post-processing Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000011144 upstream manufacturing Methods 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000009469 supplementation Effects 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
Landscapes
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、大量の画像信号を高速に処理する画像符号
化システムに関するものである。
化システムに関するものである。
第4図は、例えばリアルタイム ビデオ シグナル プ
ロセッサ モジz −ル(Real t ime Vi
de。
ロセッサ モジz −ル(Real t ime Vi
de。
Signal Processer Module)
[アイ シーzxzスピー ’87 (IC8SP
’87)予稿集(米国ダラス1987年4月)P19
61〜1964)に示された従来の画像符号化システム
を示すブロック図である。図において、1は入力データ
が入力される入力端子、2はこの入力端子1に人力バス
を介して接続され、入力データの信号処理演算を行う複
数個(M個)のプロセッサ、3はこれら各プロセッサ2
からの処理結果が出力バスを介して出力される出力端子
である。また、20は前記入力端子1より入力される1
フレ一ム分の画面データ、21はこの1フレ一ム分の画
面データ20を領域分割した小画面データである。
[アイ シーzxzスピー ’87 (IC8SP
’87)予稿集(米国ダラス1987年4月)P19
61〜1964)に示された従来の画像符号化システム
を示すブロック図である。図において、1は入力データ
が入力される入力端子、2はこの入力端子1に人力バス
を介して接続され、入力データの信号処理演算を行う複
数個(M個)のプロセッサ、3はこれら各プロセッサ2
からの処理結果が出力バスを介して出力される出力端子
である。また、20は前記入力端子1より入力される1
フレ一ム分の画面データ、21はこの1フレ一ム分の画
面データ20を領域分割した小画面データである。
第3図は処理の対象となる動画像画面の高能率符号化ア
ルゴリズムの典型例を示すブロック図である。図におい
て、1は入力端子、10は入力端子1からの入力データ
の動き補償を行う動き補償器、11はこの動き補償器1
0からのデータと入力端子1からのデータの差分をとる
フレーム間差分器、12はフレーム間差分器11からの
データを有効ブロックデータと無効ブロックデータに分
けるブロック識別器、13はブロック識別器12からの
有効ブロックデータの符号化・復号化を行う符号化/復
号化器、14は符号化/復号化器13からの復号データ
と前記動き補償器10からのデータを加算するフレーム
間加算器、15はフレーム間加算器14からのデータと
前記ブロック識別器12からの無効ブロックデータを記
憶する符号化フレームメモリ、16は動き補償器10お
よびフレーム間差分器11を含む前段処理部、17は符
号化/復号化器13およびフレーム間加算器14を含む
後段処理部であり、18は処理された出力データが出力
される出力端子である。
ルゴリズムの典型例を示すブロック図である。図におい
て、1は入力端子、10は入力端子1からの入力データ
の動き補償を行う動き補償器、11はこの動き補償器1
0からのデータと入力端子1からのデータの差分をとる
フレーム間差分器、12はフレーム間差分器11からの
データを有効ブロックデータと無効ブロックデータに分
けるブロック識別器、13はブロック識別器12からの
有効ブロックデータの符号化・復号化を行う符号化/復
号化器、14は符号化/復号化器13からの復号データ
と前記動き補償器10からのデータを加算するフレーム
間加算器、15はフレーム間加算器14からのデータと
前記ブロック識別器12からの無効ブロックデータを記
憶する符号化フレームメモリ、16は動き補償器10お
よびフレーム間差分器11を含む前段処理部、17は符
号化/復号化器13およびフレーム間加算器14を含む
後段処理部であり、18は処理された出力データが出力
される出力端子である。
次に動作について説明する。この画像符号化システムは
動画像の信号処理を対象として、1枚の画面データ20
をM個の小画面データ21に分割して、各々のプロセッ
サ2に割当てる。各々のプロセッサ2は1フレ一ム時間
を費して、担当領域の小画面データ21の取り込みを行
う。次に、各プロセッサ2は1フレ一ム時間を費して所
定の処理を行い、その処理結果を他のプロセッサ2と同
期して、出力バスに出力する。このとき、個別に処理さ
れた小画面データ21は、再度、1フレ一ム単位に組立
てられる。
動画像の信号処理を対象として、1枚の画面データ20
をM個の小画面データ21に分割して、各々のプロセッ
サ2に割当てる。各々のプロセッサ2は1フレ一ム時間
を費して、担当領域の小画面データ21の取り込みを行
う。次に、各プロセッサ2は1フレ一ム時間を費して所
定の処理を行い、その処理結果を他のプロセッサ2と同
期して、出力バスに出力する。このとき、個別に処理さ
れた小画面データ21は、再度、1フレ一ム単位に組立
てられる。
上記の処理方式において、1フレームをM個に ツク
のみが符号化/復号化器13に送られて符号分割して処
理するときの1フレーム当りの処理時 化/復号化が
行われる。このときの小画面内の層間Tは、
効ブロック率αと小
画面の処理時間Tとの関係はTf :1つの処理ユニッ
トでの1フレームあたりの処理時間 Tfn: n個目の処理ユニットの小画面あたりの処理
時間 で与えられる。これより、分割数を増やすことで、プロ
セッサ2として比較的低速のものを用いても高速の画像
処理が可能となるが、一方、最も遅いプロセッサ2の処
理速度によって全体の処理速度が決まる。
のみが符号化/復号化器13に送られて符号分割して処
理するときの1フレーム当りの処理時 化/復号化が
行われる。このときの小画面内の層間Tは、
効ブロック率αと小
画面の処理時間Tとの関係はTf :1つの処理ユニッ
トでの1フレームあたりの処理時間 Tfn: n個目の処理ユニットの小画面あたりの処理
時間 で与えられる。これより、分割数を増やすことで、プロ
セッサ2として比較的低速のものを用いても高速の画像
処理が可能となるが、一方、最も遅いプロセッサ2の処
理速度によって全体の処理速度が決まる。
第3図に示す処理対象となる動画像画面の高能率符号化
器のアルゴリズムにおいて、入力端子1より入力される
全ての入力データに対して、動き補償器10による動き
補償が施され、フレーム間差分器11にて入力データと
の差分処理が行われた後、ブロック識別器12で抽出さ
れた有効プロα T = aBH+ bBN□ ・・・・・・・・・・
・・・・・・・・ (2)a、t) :定数 BN:小画面内のブロック数 で示される。
器のアルゴリズムにおいて、入力端子1より入力される
全ての入力データに対して、動き補償器10による動き
補償が施され、フレーム間差分器11にて入力データと
の差分処理が行われた後、ブロック識別器12で抽出さ
れた有効プロα T = aBH+ bBN□ ・・・・・・・・・・
・・・・・・・・ (2)a、t) :定数 BN:小画面内のブロック数 で示される。
第5図はこの式(2)を示している。従来の画像符号化
システムでは、各プロセッサ2が同期して入出力を行う
ため、最大処理時間を各プロセッサ2に一律に割当てる
必要があり、図において斜線で示した面積分の空き時間
を生じる。
システムでは、各プロセッサ2が同期して入出力を行う
ため、最大処理時間を各プロセッサ2に一律に割当てる
必要があり、図において斜線で示した面積分の空き時間
を生じる。
〔発明が解決しようとする課題〕
従来の画像符号化システムは以上のように構成されてい
るので、処理ブロックにより処理時間に差が出る処理で
は、各々のプロセッサ2に対して一律に、処理時間の割
当てを最悪値に設定する必要があり、処理能力に余裕が
あるにもかかわらずプロセッサの数が無用に増大するな
どの問題点があった。
るので、処理ブロックにより処理時間に差が出る処理で
は、各々のプロセッサ2に対して一律に、処理時間の割
当てを最悪値に設定する必要があり、処理能力に余裕が
あるにもかかわらずプロセッサの数が無用に増大するな
どの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、より少ない、数のプロセッサで効率の良い処
理ができる画像符号化システムを得ることを目的とする
。
たもので、より少ない、数のプロセッサで効率の良い処
理ができる画像符号化システムを得ることを目的とする
。
この発明に係る画像符号化システムは、符号化処理を入
力データの全画素を符号化対象とする処理と、有効ブロ
ックのみを符号化対象とする処理に分割し、前者を担当
する前段マルチプロセッサと、後者を担当する後段マル
チプロセッサと、これら前段マルチプロセッサと後段マ
ルチプロセッサの間にあって前後の処理時間差を緩衝す
るバッファと、しきい値制御により前段マルチプロセッ
サからの符号化データ発生量を一定に制限し、バッファ
のデータ蓄積量に基づいて後段マルチプロセッサの処理
量を一定に保持する出力制御部を備え、前段マルチプロ
セッサにデータ情報を付加する機能を持たせ、後段マル
チプロセッサにそのデータ情報を解読する機能を持たせ
たものである。
力データの全画素を符号化対象とする処理と、有効ブロ
ックのみを符号化対象とする処理に分割し、前者を担当
する前段マルチプロセッサと、後者を担当する後段マル
チプロセッサと、これら前段マルチプロセッサと後段マ
ルチプロセッサの間にあって前後の処理時間差を緩衝す
るバッファと、しきい値制御により前段マルチプロセッ
サからの符号化データ発生量を一定に制限し、バッファ
のデータ蓄積量に基づいて後段マルチプロセッサの処理
量を一定に保持する出力制御部を備え、前段マルチプロ
セッサにデータ情報を付加する機能を持たせ、後段マル
チプロセッサにそのデータ情報を解読する機能を持たせ
たものである。
この発明における画像符号化システムは、全画素を符号
化する前段マルチプロセッサと有効ブロックのみを符号
化する後段マルチプロセッサの間に置かれたバッファの
データ蓄積量によって、出力制御部が前段マルチプロセ
ッサで行われる符号化のしきい値を調整し、有効ブロッ
ク数を一定に制御することにより、後段マルチプロセッ
サに対する過度の処理負担が軽減され、システム全体で
必要なプロセッサの数が減少する。
化する前段マルチプロセッサと有効ブロックのみを符号
化する後段マルチプロセッサの間に置かれたバッファの
データ蓄積量によって、出力制御部が前段マルチプロセ
ッサで行われる符号化のしきい値を調整し、有効ブロッ
ク数を一定に制御することにより、後段マルチプロセッ
サに対する過度の処理負担が軽減され、システム全体で
必要なプロセッサの数が減少する。
以下、この発明の一実施例を図について説明する。第1
図において、1および3は前述の入力端子および出力端
子であり、4は入力端子1より入力された入力データが
記憶される入力フレームメモリである。5はこの入力フ
レームメモリ4に接続され、処理量にあわせて並列方向
に拡張可能な複数のプロセッサ2より成る前段マルチプ
ロセッサであり、入力端子1より入力される入力データ
の全画素を対象とする符号化処理を担当し、ブロックデ
ータに有効/無効ブロック情報およびフレーム内の位置
情報を付加する機能を備えている。
図において、1および3は前述の入力端子および出力端
子であり、4は入力端子1より入力された入力データが
記憶される入力フレームメモリである。5はこの入力フ
レームメモリ4に接続され、処理量にあわせて並列方向
に拡張可能な複数のプロセッサ2より成る前段マルチプ
ロセッサであり、入力端子1より入力される入力データ
の全画素を対象とする符号化処理を担当し、ブロックデ
ータに有効/無効ブロック情報およびフレーム内の位置
情報を付加する機能を備えている。
6は同様に処理量にあわせて並列方向に拡張可能な複数
のプロセッサ2より成る後段マルチプロセッサであり、
入力端子1より入力される入力データの有効ブロックの
みを符号化対象とする処理を担当し、前段マルチプロセ
ッサ5によってブロックデータに付加された有効/無効
ブロック情報および位置情報より、有効ブロックの識別
およびフレームの再構成を行う機能を備えている。
のプロセッサ2より成る後段マルチプロセッサであり、
入力端子1より入力される入力データの有効ブロックの
みを符号化対象とする処理を担当し、前段マルチプロセ
ッサ5によってブロックデータに付加された有効/無効
ブロック情報および位置情報より、有効ブロックの識別
およびフレームの再構成を行う機能を備えている。
7はこれら、前段マルチプロセッサ5と後段マルチプロ
セッサ60間に配置され、前段マルチプロセッサ5より
出力される符号化データを記憶するとともに、前段マル
チプロセッサ5と後段マルチプロセッサ6の処理時間を
緩衝するバッファである。8は後段マルチプロセッサ6
に接続されて符号化データを受け、前段マルチプロセッ
サ5にフィードバックデータを送ってその符号化データ
の発生量を制御するしきい値を調整し、前段マルチプロ
セッサ5の符号化データの発生量を一定に制限するとと
もに、バッファ7のデータ蓄積量に応じて有効ブロック
数を変化させ、後段マルチプロセッサの処理量を一定に
保持して、出力データを出力端子3より送出する出力制
御部である。9は同様に後段マルチプロセッサ6に接続
されて、送られてくる復号化データを記憶し、次フレー
ム処理時に前段マルチプロセッサ5に送る符号化フレー
ムメモリである。
セッサ60間に配置され、前段マルチプロセッサ5より
出力される符号化データを記憶するとともに、前段マル
チプロセッサ5と後段マルチプロセッサ6の処理時間を
緩衝するバッファである。8は後段マルチプロセッサ6
に接続されて符号化データを受け、前段マルチプロセッ
サ5にフィードバックデータを送ってその符号化データ
の発生量を制御するしきい値を調整し、前段マルチプロ
セッサ5の符号化データの発生量を一定に制限するとと
もに、バッファ7のデータ蓄積量に応じて有効ブロック
数を変化させ、後段マルチプロセッサの処理量を一定に
保持して、出力データを出力端子3より送出する出力制
御部である。9は同様に後段マルチプロセッサ6に接続
されて、送られてくる復号化データを記憶し、次フレー
ム処理時に前段マルチプロセッサ5に送る符号化フレー
ムメモリである。
71は前段マルチプロセッサ5にて処理されてバッファ
7に格納されたブロックデータ、72は各ブロックデー
タ71に付加されて、データの属性を示すパラメータで
ある。
7に格納されたブロックデータ、72は各ブロックデー
タ71に付加されて、データの属性を示すパラメータで
ある。
次に動作について説明する。この発明の対象となる符号
化処理において、条件付画素補充を行う以前の前段処理
と、それ以後の後段処理に分けた場合、前段処理及び後
段処理の有効ブロック率αと処理時間Tの関係は次式で
示される。
化処理において、条件付画素補充を行う以前の前段処理
と、それ以後の後段処理に分けた場合、前段処理及び後
段処理の有効ブロック率αと処理時間Tの関係は次式で
示される。
前段処理の場合
T=C・・・・・・・・・・・・・・・・・・・・・・
・・・・・・(3)C:定数 後段処理の場合 T=Aα ・・・・・・・・・・・・・・・・・・・・
・・・・・・・ (4)A:定数 第2図に前記式(3)および式(4)を示す。図より、
符号化処理は処理時間の特性から、有効ブロック率αに
関係なく処理時間が一定な前段処理と有効ブロックαに
比例する後段処理に大別される。この発明では、この前
段処理と後段処理をそれぞれが処理量にあわせて並列方
向に拡張可能な前段マルチプロセッサ5と、後段マルチ
プ四セッサ6とで別々に処理している。
・・・・・・(3)C:定数 後段処理の場合 T=Aα ・・・・・・・・・・・・・・・・・・・・
・・・・・・・ (4)A:定数 第2図に前記式(3)および式(4)を示す。図より、
符号化処理は処理時間の特性から、有効ブロック率αに
関係なく処理時間が一定な前段処理と有効ブロックαに
比例する後段処理に大別される。この発明では、この前
段処理と後段処理をそれぞれが処理量にあわせて並列方
向に拡張可能な前段マルチプロセッサ5と、後段マルチ
プ四セッサ6とで別々に処理している。
即ち、入力端子1より入力されて入力フレームメモリ4
に記憶された入力データは、前段マルチプロセッサ5内
の処理ユニットによりて、動き補償・条件付画素補充等
の前段処理が実行され、その処理結果がバッファ7に出
力される。前段マルチプロセッサ5を構成する各プロセ
ッサ2は、処理を完了した頴に入力フレームメモリ4よ
りブロックデータを入力する。このときの各プロセッサ
2の処理時間はブロックデータによりて変化するため、
バッファ7への出力順は入力フレームメモリ4のスキャ
ンの順とは一致しない。そこで前段マルチプロセッサ5
の各プロセッサ2よりバッファ7へ出力されるデータは
、フレーム内の位置を示す位置情報が付加されるととも
に、有効/無効情報、データの種別情報をも付加された
データ構造となる。
に記憶された入力データは、前段マルチプロセッサ5内
の処理ユニットによりて、動き補償・条件付画素補充等
の前段処理が実行され、その処理結果がバッファ7に出
力される。前段マルチプロセッサ5を構成する各プロセ
ッサ2は、処理を完了した頴に入力フレームメモリ4よ
りブロックデータを入力する。このときの各プロセッサ
2の処理時間はブロックデータによりて変化するため、
バッファ7への出力順は入力フレームメモリ4のスキャ
ンの順とは一致しない。そこで前段マルチプロセッサ5
の各プロセッサ2よりバッファ7へ出力されるデータは
、フレーム内の位置を示す位置情報が付加されるととも
に、有効/無効情報、データの種別情報をも付加された
データ構造となる。
バッフテアに記憶されたブロックデータは後段マルチプ
ロセッサ6によりて、ベクトル量子化・離散的COS変
換・復号化等の後段処理が行われ、符号化データは出力
制御部8へ、復号化データは符号化フレームメモリ9へ
それぞれ出力される。
ロセッサ6によりて、ベクトル量子化・離散的COS変
換・復号化等の後段処理が行われ、符号化データは出力
制御部8へ、復号化データは符号化フレームメモリ9へ
それぞれ出力される。
このときデータ付加情報を参照して有効ブロックについ
てのみ処理が行われる。符号化フレームメモリ9に記憶
された復号化データは前段マルチプロセッサ5に送られ
て次フレームの符号化に用いられる。出力制御部8は前
段マルチプロセッサ5にフィードバックデータな送って
前段処理に対してしきい値を制御し、符号化データの発
生量を一定に制限する。さらに、出力制御部8はバッフ
ァ7内のデータ量を監視してそのデータ蓄積量に応じて
有効ブロック数を変化させ、後段処理の処理量な一定に
制限して後段マルチプロセッサ6の負担を軽減する。
てのみ処理が行われる。符号化フレームメモリ9に記憶
された復号化データは前段マルチプロセッサ5に送られ
て次フレームの符号化に用いられる。出力制御部8は前
段マルチプロセッサ5にフィードバックデータな送って
前段処理に対してしきい値を制御し、符号化データの発
生量を一定に制限する。さらに、出力制御部8はバッフ
ァ7内のデータ量を監視してそのデータ蓄積量に応じて
有効ブロック数を変化させ、後段処理の処理量な一定に
制限して後段マルチプロセッサ6の負担を軽減する。
また、第2図に示される前段の処理時間T1と後段処理
時間T2の間の処理時間差’r2−’rlは、前段マル
チプロセッサ5と後段マルチプロセッサ6との間に置れ
たバッフγ7によって緩衝し、前段マルチプロセッサ5
および後段マルチプロセッサ6の最大処理能力に近い処
理性能を実現する。
時間T2の間の処理時間差’r2−’rlは、前段マル
チプロセッサ5と後段マルチプロセッサ6との間に置れ
たバッフγ7によって緩衝し、前段マルチプロセッサ5
および後段マルチプロセッサ6の最大処理能力に近い処
理性能を実現する。
その結果、全符号化過程で第5図の斜線で示す面積分の
空き時間による損失を解消できる。
空き時間による損失を解消できる。
以上のように、この発明によれば、前段マルチプロセッ
サと後段マルチプロセッサによって、全画素の符号化と
有効ブロックのみの符号化とを個別に処理し、しきい値
制御によりて前段マルチプロセッサの符号化データ発生
量を一定に制限し、両者を緩衝するバッファのデータの
蓄積量によりて有効ブロック数を変化させて後段マルチ
プロセッサの処理量を一定に保持するように構成したの
で、処理時間を最悪値に設定する必要がなくなるため、
各プロセッサの処理能力を常に最大限まで引き出すこと
ができ、処理に必要なプロセッサの数を削減できる効果
がある。
サと後段マルチプロセッサによって、全画素の符号化と
有効ブロックのみの符号化とを個別に処理し、しきい値
制御によりて前段マルチプロセッサの符号化データ発生
量を一定に制限し、両者を緩衝するバッファのデータの
蓄積量によりて有効ブロック数を変化させて後段マルチ
プロセッサの処理量を一定に保持するように構成したの
で、処理時間を最悪値に設定する必要がなくなるため、
各プロセッサの処理能力を常に最大限まで引き出すこと
ができ、処理に必要なプロセッサの数を削減できる効果
がある。
第1図はこの発明の一実施例による画像符号化システム
を示すブロック図、第2図はその処理時間と有効ブロッ
ク率との関係を示す説明図、第3図は典型的な高能率符
号化アルゴリズムの構成例を示すブロック図、第4図は
従来の画像符号化システムを示すブロック図、第5図は
その処理時間と有効ブロック率との関係を示す説明図で
ある。 2はプロセッサ、5は前段マルチプロセッサ、6は後段
マルチプロセッサ、Tはバッファ、8は出力制御部。 なお、図中、同一符号は同一 又は相当部分を示す。 に々 第 図 第 図 第 図 手 続 補 正 書 (自 発) 特願平1−45632号 2、発明の名称 画像符号化システム 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者 志岐守哉 4、代 理 人 郵便番号 105 6、補正の内容 (1)別紙の通り特許請求の範囲を補正する。 (2)明細書第4頁第3行から第4行に「と前記ブロッ
ク・・・無効ブロックデータ」とあるのを削除する。 (3)明細書第7頁第3行に「より少ない、数」とある
のを「より少ない数」と補正する。 (4)明細書第9頁第15行に「処理時間」とあるのを
「処理時間差」と補正する。 7、添付書類の目録 補正後の特許請求の範囲を記載した書面 1通り 上 補正後の特許請求の範囲 入力データの全画素を対象とする符号化処理を担当し、
処理量にあわせて並列方向に拡張可能な複数のプロセッ
サを設け、ブロックデータに有効/無効ブロック情報お
よびフレーム内の位置情報を付加する機能を有する前段
マルチプロセッサと前記入力データの有効ブロックのみ
を符号化対象とする処理を担当し、処理量にあわせて並
列方向に拡張可能な複数のプロセッサを設け、前記ブロ
ックデータに付加された前記有効/無効ブロック情報に
よって有効ブロックを識別する機能、および前記ブロッ
クデータに付加された前記位置情報に基づいてフレーム
を再構成する機能を有する後段マルチプロセッサと、前
記前段マルチプロセッサと前記後段マルチプロセッサと
の間にあって前記前段マルチプロセッサより出力される
符号化データを記憶するとともに、前記前段マルチプロ
セッサと前記後段マルチプロセッサの処理時間差を緩衝
するバッファと、前記前段マルチプロセッサの前記符号
化データの発生量を制御するしきい値を調整して前記前
段マルチプロセッサの符号化データ発生量を一定に制限
するとともに、前記バッファのデータ蓄積量に応じて約
2有効ブロック数を変化させて前記後段マルチプロセッ
サの処理量を一定に保持する出力制御部とを備えた画像
符号化システム。
を示すブロック図、第2図はその処理時間と有効ブロッ
ク率との関係を示す説明図、第3図は典型的な高能率符
号化アルゴリズムの構成例を示すブロック図、第4図は
従来の画像符号化システムを示すブロック図、第5図は
その処理時間と有効ブロック率との関係を示す説明図で
ある。 2はプロセッサ、5は前段マルチプロセッサ、6は後段
マルチプロセッサ、Tはバッファ、8は出力制御部。 なお、図中、同一符号は同一 又は相当部分を示す。 に々 第 図 第 図 第 図 手 続 補 正 書 (自 発) 特願平1−45632号 2、発明の名称 画像符号化システム 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者 志岐守哉 4、代 理 人 郵便番号 105 6、補正の内容 (1)別紙の通り特許請求の範囲を補正する。 (2)明細書第4頁第3行から第4行に「と前記ブロッ
ク・・・無効ブロックデータ」とあるのを削除する。 (3)明細書第7頁第3行に「より少ない、数」とある
のを「より少ない数」と補正する。 (4)明細書第9頁第15行に「処理時間」とあるのを
「処理時間差」と補正する。 7、添付書類の目録 補正後の特許請求の範囲を記載した書面 1通り 上 補正後の特許請求の範囲 入力データの全画素を対象とする符号化処理を担当し、
処理量にあわせて並列方向に拡張可能な複数のプロセッ
サを設け、ブロックデータに有効/無効ブロック情報お
よびフレーム内の位置情報を付加する機能を有する前段
マルチプロセッサと前記入力データの有効ブロックのみ
を符号化対象とする処理を担当し、処理量にあわせて並
列方向に拡張可能な複数のプロセッサを設け、前記ブロ
ックデータに付加された前記有効/無効ブロック情報に
よって有効ブロックを識別する機能、および前記ブロッ
クデータに付加された前記位置情報に基づいてフレーム
を再構成する機能を有する後段マルチプロセッサと、前
記前段マルチプロセッサと前記後段マルチプロセッサと
の間にあって前記前段マルチプロセッサより出力される
符号化データを記憶するとともに、前記前段マルチプロ
セッサと前記後段マルチプロセッサの処理時間差を緩衝
するバッファと、前記前段マルチプロセッサの前記符号
化データの発生量を制御するしきい値を調整して前記前
段マルチプロセッサの符号化データ発生量を一定に制限
するとともに、前記バッファのデータ蓄積量に応じて約
2有効ブロック数を変化させて前記後段マルチプロセッ
サの処理量を一定に保持する出力制御部とを備えた画像
符号化システム。
Claims (1)
- 入力データの全画素を対象とする符号化処理を担当し、
処理量にあわせて並列方向に拡張可能な複数のプロセッ
サを設け、ブロックデータに有効/無効ブロック情報お
よびフレーム内の位置情報を付加する機能を有する前段
マルチプロセッサと、前記入力データの有効ブロックの
みを符号化対象とする処理を担当し、処理量にあわせて
並列方向に拡張可能な複数のプロセッサを設け、前記ブ
ロックデータに付加された前記有効/無効ブロック情報
によって有効ブロックを識別する機能、および前記ブロ
ックデータに付加された前記位置情報に基づいてフレー
ムを再構成する機能を有する後段マルチプロセッサと、
前記前段マルチプロセッサと前記後段マルチプロセッサ
との間にあって、前記前段マルチプロセッサより出力さ
れる符号化データを記憶するとともに、前記前段マルチ
プロセッサと前記後段マルチプロセッサの処理時間を緩
衝するバッファと、前記前段マルチプロセッサの前記符
号化データの発生量を制御するしきい値を調整して前記
前段マルチプロセッサの符号化データ発生量を一定に制
限するとともに、前記バッファのデータ蓄積量に応じて
前記有効ブロック数を変化させて前記後段マルチプロセ
ッサの処理量を一定に保持する出力制御部とを備えた画
像符号化システム。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1045632A JPH02224468A (ja) | 1989-02-27 | 1989-02-27 | 画像符号化システム |
US07/483,840 US5130797A (en) | 1989-02-27 | 1990-02-23 | Digital signal processing system for parallel processing of subsampled data |
KR1019900002425A KR920010514B1 (ko) | 1989-02-27 | 1990-02-26 | 디지탈 신호처리장치 |
US08/000,562 US5590291A (en) | 1989-02-27 | 1993-01-04 | Digital signal processing system for limiting a result to be predetermined bit count |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1045632A JPH02224468A (ja) | 1989-02-27 | 1989-02-27 | 画像符号化システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02224468A true JPH02224468A (ja) | 1990-09-06 |
Family
ID=12724741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1045632A Pending JPH02224468A (ja) | 1989-02-27 | 1989-02-27 | 画像符号化システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02224468A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002217910A (ja) * | 2001-01-17 | 2002-08-02 | Sony Corp | 情報入出力装置 |
WO2004003843A1 (en) * | 2002-06-28 | 2004-01-08 | Ricoh Company, Ltd. | Image processing apparatus and image processing method |
JP2009282689A (ja) * | 2008-05-21 | 2009-12-03 | Toshiba Corp | データ処理装置、及びデータ処理方法 |
-
1989
- 1989-02-27 JP JP1045632A patent/JPH02224468A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002217910A (ja) * | 2001-01-17 | 2002-08-02 | Sony Corp | 情報入出力装置 |
JP4604354B2 (ja) * | 2001-01-17 | 2011-01-05 | ソニー株式会社 | 情報入出力装置 |
WO2004003843A1 (en) * | 2002-06-28 | 2004-01-08 | Ricoh Company, Ltd. | Image processing apparatus and image processing method |
US7406205B2 (en) | 2002-06-28 | 2008-07-29 | Ricoh Company, Ltd. | Image processing apparatus and image processing method |
JP2009282689A (ja) * | 2008-05-21 | 2009-12-03 | Toshiba Corp | データ処理装置、及びデータ処理方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5590291A (en) | Digital signal processing system for limiting a result to be predetermined bit count | |
CA2165492C (en) | Temporally-pipelined predictive encoder/decoder circuit and method | |
JP2661738B2 (ja) | ビデオコーダ | |
US9329871B2 (en) | Video decoding system supporting multiple standards | |
US6192073B1 (en) | Methods and apparatus for processing video data | |
JPH03148981A (ja) | 画像信号符号化制御方式 | |
US20090125538A1 (en) | Video encoding and decoding using parallel processors | |
Masaki et al. | VLSI implementation of inverse discrete cosine transformer and motion compensator for MPEG2 HDTV video decoding | |
CA2096584A1 (en) | Variable length code decoder for video decompression operations | |
EP1917812B1 (en) | Video encoding and decoding preserving cache localities | |
KR930024504A (ko) | 영상 압축/신장 시스템의 영상 디코더 | |
US6223193B1 (en) | Macroblock variance estimator for MPEG-2 video encoder | |
US20040240743A1 (en) | Image decoding unit, image encoding/ decoding devices using image decoding unit, and method thereof | |
US20110261884A1 (en) | Multi-Bus Architecture for a Video Codec | |
JPH02224468A (ja) | 画像符号化システム | |
EP0732671B1 (en) | Video decoder system | |
KR100252838B1 (ko) | 화상처리 장치 | |
JPH0730903A (ja) | 画像処理用メモリ集積回路 | |
US20220070447A1 (en) | Image processing device and method | |
JPH08251598A (ja) | 画像符号化装置及び画像復号化装置 | |
JPH0898176A (ja) | 画像圧縮伸張装置 | |
WO1999038316A3 (en) | Method and apparatus for advanced television signal encoding and decoding | |
JP2923875B2 (ja) | 動画像符号化装置 | |
JPH05260461A (ja) | 動き補償予測装置 | |
CN109089124B (zh) | 一种面向运动估计的帧间数据重用方法及装置 |