JPH02224333A - Formation of au wiring pattern on surface of semiconductor device - Google Patents
Formation of au wiring pattern on surface of semiconductor deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、にａＡｓ、Ｓｉ等からなる半導体装置の表面
に、金からなる配線パターンを形成する方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for forming a wiring pattern made of gold on the surface of a semiconductor device made of aAs, Si, etc.
半導体装置の表面に、金からなる配線パターンを形成す
る従来の方法について、第２図を参照しつつ説明する。A conventional method for forming a wiring pattern made of gold on the surface of a semiconductor device will be described with reference to FIG.
第２図は、ＧａＡｓからなる半導体装置の表面に、金か
らなる配線パターンを形成する従来法の工程図であり、
半導体装置の表面付近の一部断面を示している。FIG. 2 is a process diagram of a conventional method for forming a wiring pattern made of gold on the surface of a semiconductor device made of GaAs.
A partial cross section near the surface of the semiconductor device is shown.
まず、同図（ａ）に示したように、半導体装置１の表面
にチタンＴｉ層２を形成し、Ｔｉ層２の上に金Ａｕ層３
を形成する。Ｔｉ層２及びＡｕ層３は、蒸着等の方法に
よって形成される。First, as shown in FIG. 1A, a titanium layer 2 is formed on the surface of a semiconductor device 1, and a gold-Au layer 3 is formed on the Ti layer 2.
form. The Ti layer 2 and the Au layer 3 are formed by a method such as vapor deposition.
次に、Ａｕ層３の上面全体にフォトレジストを塗布して
レジスト膜を形成し、同図（ｂ）に示したように、レジ
スト膜を露光してレジストパターン５を形成する。Next, a photoresist is applied to the entire upper surface of the Au layer 3 to form a resist film, and the resist film is exposed to light to form a resist pattern 5, as shown in FIG.
こうしてＡｕ層層上上形成されたレジストパターン５を
マスクとして、半導体装置１を金メッキ液中に浸漬し、
Ｔｉ層２及びＡｕ層３に電流を流して、同図（Ｃ）に示
したように、Ａｕ層層上上金メッキ層６を形成する。Using the resist pattern 5 thus formed on the Au layer as a mask, the semiconductor device 1 is immersed in a gold plating solution,
A current is passed through the Ti layer 2 and the Au layer 3 to form a gold plating layer 6 on the Au layer, as shown in FIG.
金メッキ層６の形成後、同図（ｄ）に示したように、レ
ジストパターン５を除去する。この後、金メッキ層６を
マスクとして、Ａｕ層３及びＴｉ層２をエツチングし、
同図（ｅ）に示したように、Ｔｉ層２をその下部に有し
たＡｕ層３からなる金配線パターンを半導体装置１の表
面上に得る。After forming the gold plating layer 6, the resist pattern 5 is removed, as shown in FIG. 4(d). After that, using the gold plating layer 6 as a mask, the Au layer 3 and the Ti layer 2 are etched,
As shown in FIG. 2E, a gold wiring pattern consisting of an Au layer 3 with a Ti layer 2 underneath is obtained on the surface of the semiconductor device 1.
しかし、上述した方法においては、Ａｕ層３とレジスト
パターン５との密着性が低いため、金メッキしている間
に、メッキ液がレジストパターン５の下側に侵入し、同
図（ｅ）に示したように、レジストパターン５とＡｕ層
３との間にも金が析出し、金メッキ層６ａが形成されて
しまう。この為、金メッキ層６をマスクとしてＡｕ層３
及びＴｉ層２をエツチングしても、金メッキ層６ａの存
在によって、本来、エツチングにより完全に除去される
べき部分のＴｉ層２等が残ってしまい、分離して形成さ
れるべき配線同士が短絡することがあった。However, in the above-mentioned method, since the adhesion between the Au layer 3 and the resist pattern 5 is low, the plating solution invades the underside of the resist pattern 5 during gold plating, as shown in FIG. As described above, gold is also deposited between the resist pattern 5 and the Au layer 3, forming a gold plating layer 6a. For this reason, using the gold plating layer 6 as a mask, the Au layer 3
Even if the Ti layer 2 is etched, due to the presence of the gold plating layer 6a, portions of the Ti layer 2, etc. that should originally be completely removed by etching remain, causing short-circuits between interconnects that should be formed separately. Something happened.
そこで、本発明は上述の事情に鑑み、金メッキの最中に
、レジストパターンの下側に金が析出することを防止し
、半導体装置の表面に形成される金配線パターンの短絡
を防止することを目的としている。Therefore, in view of the above-mentioned circumstances, the present invention aims to prevent gold from being deposited on the underside of a resist pattern during gold plating, and to prevent short-circuiting of a gold wiring pattern formed on the surface of a semiconductor device. The purpose is
上述の目的を達成するため、本発明による半導体装置表
面の金配線パターン形成方法においては、半導体装置の
表面に、金層の上に他の金属層を有した多層金属層を形
成し、この多層金属層の上面にレジストパターンを形成
し、レジストパターンをマスクとして金層より上層の金
属層を除去し、この後、半導体装置の少なくともレジス
トパターンが形成されている面を金メッキ液に浸漬して
金層の上面に金メッキ層を形成し、その後、レジストパ
ターンを除去し、金メッキ層をマスクとして多層金属層
を除去することとしている。In order to achieve the above object, in the method for forming a gold wiring pattern on the surface of a semiconductor device according to the present invention, a multilayer metal layer having another metal layer on top of the gold layer is formed on the surface of the semiconductor device. A resist pattern is formed on the top surface of the metal layer, and the metal layer above the gold layer is removed using the resist pattern as a mask. After this, at least the surface of the semiconductor device on which the resist pattern is formed is immersed in a gold plating solution to plate gold. A gold plating layer is formed on the upper surface of the layer, and then the resist pattern is removed, and the multilayer metal layer is removed using the gold plating layer as a mask.
この様にすることによって、金メッキを行なう際、金メ
ッキ液に金と金以外の異種金属が同時に浸漬されること
となる。金メッキ液に金と異種金属が同時に浸漬される
と、金の析出は、金の上のみに起こり、異種金属上には
起こらない。従って、本発明のように、最上層に金以外
の異種金属を有した多層金属層の上面にレジストパター
ンを形成しておけば、金の析出は、金の上のみに起こり
、たとえ金メッキ液がレジストパターンと異種金属との
間に侵入したとしても、レジストパターンの下側には金
の析出は起こらないようになる。By doing this, when performing gold plating, gold and a different metal other than gold are simultaneously immersed in the gold plating solution. When gold and a dissimilar metal are simultaneously immersed in a gold plating solution, gold precipitation occurs only on the gold and not on the dissimilar metal. Therefore, as in the present invention, if a resist pattern is formed on the top surface of a multilayer metal layer having a different metal other than gold in the top layer, gold precipitation will occur only on the gold, and even if the gold plating solution is Even if gold enters between the resist pattern and a different metal, no gold will be deposited on the underside of the resist pattern.
以下、本発明の実施例について第１図を参照しつつ、説
明する。Embodiments of the present invention will be described below with reference to FIG.
第１図は、本発明による半導体装置表面の金配線パター
ン形成方法を適用して、ＧａＡｓからなる半導体装置の
表面に、金配線パターンを形成する工程図であり、半導
体装置の表面付近の一部断面を示している。FIG. 1 is a process diagram of forming a gold wiring pattern on the surface of a semiconductor device made of GaAs by applying the method for forming a gold wiring pattern on the surface of a semiconductor device according to the present invention, and shows a part of the semiconductor device near the surface. A cross section is shown.
この実施例においては、まず、同図（ａ）に示したよう
に、半導体装置１１の表面に、金Ａｕ層１２の上に他の
金属層を有する多層金属層１３を形成する。多層金属層
１３は、例えば、最初に、半導体装置１１の表面にチタ
ンＴｉ層１５を１０００Ａ程度の厚さで形成し、このＴ
ｉ層１５の上にＡｕ層１２を１００ＯＡ程度の厚さで形
成し、更に、Ａｕ層１２の上にＴｉ層１６を１０００Ａ
程度の厚さで形成するなどして、Ｔｉ層１５、Ａｕ層１
２及びＴｉ層１６を順に積層して形成される。なお、Ｔ
ｉ層１５、Ａｕ層１２及びＴｉ層１６は、蒸着等の方法
によって形成される。In this embodiment, first, as shown in FIG. 2A, a multilayer metal layer 13 having another metal layer on a gold-Au layer 12 is formed on the surface of a semiconductor device 11. For example, the multilayer metal layer 13 is formed by first forming a titanium layer 15 on the surface of the semiconductor device 11 to a thickness of about 1000A, and
An Au layer 12 with a thickness of about 100 Å is formed on the i-layer 15, and a Ti layer 16 with a thickness of 100 Å is further formed on the Au layer 12.
The Ti layer 15 and the Au layer 1 are formed with a thickness of about
2 and the Ti layer 16 are sequentially laminated. In addition, T
The i layer 15, the Au layer 12, and the Ti layer 16 are formed by a method such as vapor deposition.
ここで、多層金属層１３は、少なくとも一層以上のＡｕ
層を有していなければならず、また、Ａｕ層は最上層に
在ってはならない。Here, the multilayer metal layer 13 includes at least one layer of Au.
Also, the Au layer must not be on the top layer.
なお、上述した例では、Ａｕ層１２より上層の金属層は
、１１層１６となっているが、この層をモリブデンＭ
ｏ 、プラチナｐｔ等からなる金属層としても良い。In the above example, the metal layer above the Au layer 12 is 11 layers 16, but this layer is made of molybdenum M.
It is also possible to use a metal layer made of o, platinum PT, or the like.
次に、多層金属層１３の上面全体にフォトレジスト等を
塗布してレジスト膜を形成し、同図（ｂ）に示したよう
に、レジスト膜を露光してレジストパターン１７を形成
する。レジストパターン１７は、その厚さが、例えば、
１．０〜１．５μｍ程度となるように形成される。Next, a photoresist or the like is applied to the entire upper surface of the multilayer metal layer 13 to form a resist film, and the resist film is exposed to light to form a resist pattern 17, as shown in FIG. The thickness of the resist pattern 17 is, for example,
It is formed to have a thickness of about 1.0 to 1.5 μm.
こうして多層金属層１３上に形成されたレジストパター
ン１７をマスクとして、Ａｕ層１２より上層の１１層１
６をイオンミリング等の手法によって除去する。これに
よって、同図（Ｃ）に示したように、金配線パターンが
形成される部分にＡｕ層１２が露出させられることとな
る。Using the resist pattern 17 thus formed on the multilayer metal layer 13 as a mask, the 11 layers 1 above the Au layer 12 are
6 is removed by a technique such as ion milling. As a result, the Au layer 12 is exposed at the portion where the gold wiring pattern is to be formed, as shown in FIG. 2C.
その後、半導体装置１１を金メッキ液に浸漬し、多層金
属層１３に電流を流して、レジストパターン１７をマス
クとしてＡｕ層１２上に金メッキ層１８を形成する（同
図（ｄ）参照）。この場合、半導体装置１１全体を金メ
ッキ液に浸漬しても良いし、半導体装置１１のレジスト
パターン１７が形成されている面のみを部分的に金メッ
キ液に浸漬してもよい。金メッキ層１８は、例えば、１
．５〜２．０μｍ程度の厚さに形成される。この厚さは
、この後のイオンミリング等の工程に十分に耐え得る厚
さであり、かつ、この後の工程によって形成される金配
線パターンが、十分に低い抵抗値となるように決定され
る。Thereafter, the semiconductor device 11 is immersed in a gold plating solution, a current is applied to the multilayer metal layer 13, and a gold plating layer 18 is formed on the Au layer 12 using the resist pattern 17 as a mask (see FIG. 3(d)). In this case, the entire semiconductor device 11 may be immersed in the gold plating solution, or only the surface of the semiconductor device 11 on which the resist pattern 17 is formed may be partially immersed in the gold plating solution. The gold plating layer 18 is, for example, 1
．． It is formed to have a thickness of about 5 to 2.0 μm. This thickness is determined so that it can withstand the subsequent steps such as ion milling, and the gold wiring pattern formed by the subsequent steps has a sufficiently low resistance value. .
この金メッキ工程では、メッキ液に金と全以外の異種金
属（図示した実施例ではチタン）が同時に浸漬されてい
るので、金はＡｕ層１２上のみに析出し、Ｔ ｉ層１６
上には析出しない。従って、レジストパターン１７と１
１層１６との間に、メッキ液が侵入したとしても、レジ
ストパターン１７の下側には金は析出せず、金メッキ層
１８は、図示したように、１１層１６及びレジストパタ
ーン１７の側面に沿ってきれいに成長することとなる。In this gold plating process, since gold and a different metal (titanium in the illustrated embodiment) are simultaneously immersed in the plating solution, gold is deposited only on the Au layer 12 and the Ti layer 16 is immersed in gold.
It does not precipitate on top. Therefore, resist patterns 17 and 1
Even if the plating solution enters between the first layer 16 and the resist pattern 17, gold will not be deposited on the underside of the resist pattern 17, and the gold plating layer 18 will not be deposited on the side surfaces of the first layer 16 and the resist pattern 17, as shown in the figure. It will grow nicely along the way.
なお、金メッキ層１８をレジストパターン１７の側面に
沿ってきれいに成長させるためには、レジストパターン
１７の厚さが、得ようとする金メッキ層１８の厚さ以上
の厚さで形成されていることが望ましい。このようにレ
ジストパターン１７を厚く形成することによって、金メ
ッキ層１８が成長する途中で、金メッキ層１８の上面が
レジストパターン１７の上面に達して、そこから、金メ
ッキ層１８がレジストパターン１７の上面に沿って成長
することを確実に防止できる。In order to grow the gold plating layer 18 neatly along the side surfaces of the resist pattern 17, the thickness of the resist pattern 17 must be greater than the thickness of the gold plating layer 18 to be obtained. desirable. By forming the resist pattern 17 thick in this way, the top surface of the gold plating layer 18 reaches the top surface of the resist pattern 17 during the growth of the gold plating layer 18, and from there, the gold plating layer 18 reaches the top surface of the resist pattern 17. It is possible to reliably prevent growth along the lines.
金メッキ層１８の形成後、同図（ｅ）に示したように、
レジストパターン１７を除去する。この後、金メッキ層
１８をマスクとして、１１層１６、Ａｕ層１２及びＴｉ
層１５（多層金属層１３）をイオンミリングや反応性イ
オンエツチング（ＲＩＥ ； ｒｅａｃｔｉｖｅ Ｉｏ
ｎ ｅｔｃｈｉｎｇ）等の手法によって除去し、同図（
【）に示したように、ＴＬ層１５をその下部に有したＡ
ｕ層１２及び金メッキ層１８からなる金配線パターンを
半導体装置１１の表面上に得る。After forming the gold plating layer 18, as shown in FIG.
The resist pattern 17 is removed. After that, using the gold plating layer 18 as a mask, the 11th layer 16, the Au layer 12 and the Ti
The layer 15 (multilayer metal layer 13) is subjected to ion milling or reactive ion etching (RIE; reactive Io).
The same figure (
As shown in [), the A
A gold wiring pattern consisting of the u layer 12 and the gold plating layer 18 is obtained on the surface of the semiconductor device 11.
以上説明したように、本発明による半導体装置表面の金
配線パターン形成方法によれば、金メッキ層を形成する
工程において、金メッキ液がレジストパターンの下側に
侵入したとしても、そこに金が析出することがなくなる
。故に、このメッキ層をマスクとして用い、レジストパ
ターンが形成されていた部分の金属層を除去した場合に
得られる金配線パターンの短絡を防止できる。よって、
半導体装置の表面に信頼性の高い金配線パターンを得る
ことができる。As explained above, according to the method for forming a gold wiring pattern on the surface of a semiconductor device according to the present invention, even if the gold plating solution enters the underside of the resist pattern in the process of forming a gold plating layer, gold will be deposited there. Things will disappear. Therefore, using this plating layer as a mask, it is possible to prevent a short circuit in the gold wiring pattern obtained when the metal layer in the portion where the resist pattern was formed is removed. Therefore,
A highly reliable gold wiring pattern can be obtained on the surface of a semiconductor device.
第１図は本発明による半導体装置表面の金配線パターン
形成方法の実施例を示した工程図、第２図は従来の半導
体装置表面の金配線パターン形成方法の工程図である。
１・・・半導体装置、
２・・・Ａｕ層、
３・・・多層
金属層、
１５、
６・・・Ｔ
ｉ層、
７・・・レジストパ
ターン、
８・・・金メ
ツキ層。FIG. 1 is a process diagram showing an embodiment of the method of forming a gold wiring pattern on the surface of a semiconductor device according to the present invention, and FIG. 2 is a process diagram of a conventional method of forming a gold wiring pattern on the surface of a semiconductor device. DESCRIPTION OF SYMBOLS 1... Semiconductor device, 2... Au layer, 3... Multilayer metal layer, 15, 6... Ti layer, 7... Resist pattern, 8... Gold plating layer.
Claims (1)
法であって、 半導体装置の表面に、金層の上に他の金属層を有した多
層金属層を形成する工程と、 前記多層金属層の上面にレジストパターンを形成する工
程と、 前記レジストパターンをマスクとして前記金層より上層
の金属層を除去する工程と、 前記金層より上層の金属層を除去した後、前記半導体装
置の少なくとも前記レジストパターンが形成されている
面を金メッキ液に浸漬して前記金層の上面に金メッキ層
を形成する工程と、 前記金メッキ層の形成の後、前記レジストパターンを除
去する工程と、 前記レジストパターンの除去の後、前記金メッキ層をマ
スクとして前記多層金属層を除去する工程とを備えたこ
とを特徴とする半導体装置表面の金配線パターン形成方
法。[Claims] A method for forming a wiring pattern containing gold on the surface of a semiconductor device, the method comprising: forming a multilayer metal layer having a gold layer and another metal layer on the surface of the semiconductor device; , forming a resist pattern on the upper surface of the multilayer metal layer; removing a metal layer above the gold layer using the resist pattern as a mask; and after removing the metal layer above the gold layer, immersing at least the surface of the semiconductor device on which the resist pattern is formed in a gold plating solution to form a gold plating layer on the top surface of the gold layer; and after forming the gold plating layer, removing the resist pattern. A method for forming a gold wiring pattern on a surface of a semiconductor device, comprising: after removing the resist pattern, removing the multilayer metal layer using the gold plating layer as a mask.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4615089A JPH02224333A (en) | 1989-02-27 | 1989-02-27 | Formation of au wiring pattern on surface of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4615089A JPH02224333A (en) | 1989-02-27 | 1989-02-27 | Formation of au wiring pattern on surface of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224333A true JPH02224333A (en) | 1990-09-06 |
Family
ID=12738952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4615089A Pending JPH02224333A (en) | 1989-02-27 | 1989-02-27 | Formation of au wiring pattern on surface of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224333A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017005052A (en) * | 2015-06-08 | 2017-01-05 | 株式会社日立パワーソリューションズ | Substrate and method of manufacturing circuit board |
-
1989
- 1989-02-27 JP JP4615089A patent/JPH02224333A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017005052A (en) * | 2015-06-08 | 2017-01-05 | 株式会社日立パワーソリューションズ | Substrate and method of manufacturing circuit board |
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