JPH02250674A

JPH02250674A - On delay circuit for inverter

Info

Publication number: JPH02250674A
Application number: JP1069892A
Authority: JP
Inventors: Tetsuo Yamada; 哲夫山田; Kuniaki Yasukawa; 安川　国明
Original assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Current assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Priority date: 1989-03-22
Filing date: 1989-03-22
Publication date: 1990-10-08
Anticipated expiration: 2013-07-16
Also published as: JP2775822B2

Abstract

PURPOSE:To set or modify dead time easily and reliably through software by rising an ON delayed gate pulse by means of a count-up signal fed from a first counter circuit. CONSTITUTION:A counter circuit 5 counts clocks CK2 during an interval between rising of a gate signal (a) and rising of a clock CK1. When the clock CK1 rises and a counter circuit 2 is enabled, the counter circuit 5 is disabled and counting operation is stopped temporarily. Upon temporal stoppage of counting of the counter circuit 5, the counter circuit 2 starts counting and when the count reaches to a predetermined count, a carry signal C1 is produced and the counter circuit 2 is disabled. Consequently, delay time after rising of the gate signal (a) until provision of the carry signal C2 equals to period of clock CK1 X count of counter circuit 2 + period of clock CK2 X count of counter circuit 5.

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明はインバータのオンディレィ回路に関する。[Detailed description of the invention] A. Industrial application field The present invention relates to an on-delay circuit for an inverter.

Ｂ９発明の概要本発明は、第１．第２のカウント数データが夫々設定さ
れろ第１．第２のラッチ回路と、第１のカウント数デー
タが入力され、ゲート信号の立ち上がりから第１のクロ
ックをその端数をカウントしないようにカウントする第
１のカウンタ回路と、第２のカウント数データが入力さ
れ、第１のクロツクよりｎ倍周波数の高い第２のクロッ
クにより、ゲート信号の立ち上がりから最初の第１クロ
ツクの立ち上がりまで及び第１のカウンタ回路がカウン
トアツプした後カウントする第２のカウンタ回路により
、デッドタイムをビット数の少ないカウンタを用いて第
２のクロックの精度で得るようにしたものである。B9 Summary of the Invention The present invention consists of the following aspects: 1. The second count number data is set respectively. A second latch circuit, a first counter circuit that receives the first count data and counts the first clock from the rise of the gate signal without counting fractions thereof, and a second latch circuit that receives the first count data. A second counter circuit counts from the rising edge of the gate signal to the first rising edge of the first clock and after the first counter circuit counts up, using a second clock inputted and having a frequency n times higher than that of the first clock. Accordingly, the dead time is obtained with the precision of the second clock using a counter with a small number of bits.

Ｃ０従来の技術従来インバータの正側主回路素子と負側主回路素子の短
絡を防ぐためオンディレィ回路が用いられる。第３図は
インバータを示すもので、そのオンディレィ回路３２は
第４図に示すように構成されており、ＰＷＭ発生回路３
１よりのゲート信号、例えばＵゲート信号に抵抗Ｒとコ
ンデンサＣとによりオンディレィタイム、即ちデッドタ
イムを取り、ベースドライブ回路３３を介してインバー
タ部３４のトランジスタの導通を制御している。C0 Prior Art Conventionally, an on-delay circuit is used to prevent a short circuit between the positive side main circuit element and the negative side main circuit element of an inverter. FIG. 3 shows an inverter, the on-delay circuit 32 of which is configured as shown in FIG. 4, and the PWM generation circuit 3.
An on-delay time, ie, a dead time, is provided for a gate signal from 1, for example, a U gate signal, by a resistor R and a capacitor C, and the conduction of the transistor of the inverter section 34 is controlled via the base drive circuit 33.

Ｄ１発明が解決しようとする課題しかし、上記オンディレィ回路は、■デイレイタイムを
変更する場合、抵抗Ｒ又はコンデンサＣの定数を変更す
る必要があり、その変更に手間がかかる、■抵抗計又は
コンデンサの定数及びインバータ素子等のロジック素子
のスレッショルド電圧には必ずバラツキがあるので、こ
れにより、デイレイタイムに絶対誤差、相対誤差を生ず
る、等の欠点がある。D1 Problems to be Solved by the Invention However, the above-mentioned on-delay circuit has two problems: ■ When changing the delay time, it is necessary to change the constant of the resistor R or capacitor C, which takes time; Since there are always variations in constants and threshold voltages of logic elements such as inverter elements, there are drawbacks such as absolute errors and relative errors in delay time.

本発明は、従来の技術の有するこのような問題点に鑑み
てなされたものであり、その目的とするところは、デッ
ドタイムをソフトウェアにて簡単正確に設定又は変更し
うるインバータのオンディレィ回路を提供することにあ
る。The present invention has been made in view of the above-mentioned problems of the conventional technology, and its purpose is to provide an on-delay circuit for an inverter in which the dead time can be easily and accurately set or changed using software. It's about doing.

Ｅ０課題を解決するための手段上記目的を達成するために、本発明のインバータのオン
ディレィ回路は、第１．第２のカウント数データが夫々
設定される第１．第２のラッチ回路と、第１のラッチ回
路より第１のカウント数データが入力され、ゲート信号
の立ち上がりから第１のクロックをその端数をカウント
しないようにカウントする第１のカウンタ回路と、第２
のラッチ回路より第２のカウント数データが入力され、
第１のクロックよりｎ倍周波数の高い第２のクロックに
より、ゲート信号の立ち上がりから最初の第１のクロッ
クの立ち上がりまで及び第１のカウンタ回路がカウント
アツプした後カウントする第２のカウンタ回路とよりな
るものである。Means for Solving the E0 Problem In order to achieve the above object, the inverter on-delay circuit of the present invention has the following features: The first count data is set respectively to the second count number data. a second latch circuit; a first counter circuit that receives the first count data from the first latch circuit and counts the first clock from the rising edge of the gate signal without counting a fraction thereof; 2
The second count data is input from the latch circuit of
A second clock whose frequency is n times higher than that of the first clock causes the second counter circuit to count from the rise of the gate signal to the first rise of the first clock and after the first counter circuit has counted up. It is what it is.

Ｆ９作用第１．第２のラッチ回路に設定される夫々のカウント数
データはソフトウェアにより設定、変更ができる。F9 action 1st. Each count data set in the second latch circuit can be set and changed by software.

第１のカウンタ回路は第！のクロックパルスの端数をカ
ウントしないようにゲート信号の立ち上がりから最初に
立ち上がるクロックからカウントを始め、設定されたカ
ウント数カランｉ・する。The first counter circuit is the first! Counting is started from the clock that first rises from the rise of the gate signal so as not to count fractions of the clock pulses, and the set count number is run i.

第２のカウンタ回路は、第１のクロックパルスよりｎ倍
周波数の高い第２のクロックにより第１のカウンタ回路
かカウントしなかったゲート信号の立ち上がりから最初
の第１クロツクの立ち上がりまでと第１のカウンタ回路
のカウントアツプ後に設定されたカウント数カウントす
る。The second counter circuit is clocked by a second clock whose frequency is n times higher than the first clock pulse. After the counter circuit counts up, the set count is counted.

しかして、第１．第２のカウンタがカウントしている時
間、即ち、デッドタイムは、第１のクロック周期Ｘカウ
ント数十第２のクロック周期Ｘカウント数となる。However, the first. The time period that the second counter is counting, that is, the dead time, is the first clock period x number of counts and the second clock period x number of counts.

従って、第１のクロック周期は第２のクロック周期に比
しｎ倍大きいので、少ないビットのカウンタ回路を用い
て第２のクロック周期の精度でデッドタイムを得ること
ができる。Therefore, since the first clock period is n times larger than the second clock period, the dead time can be obtained with the accuracy of the second clock period using a counter circuit with fewer bits.

Ｇ。実施例本発明の実施例について図面を参照して説明する。G. Example Embodiments of the present invention will be described with reference to the drawings.

第１図はオンディレィ回路、第２図は第１図回路の各部
信号関係を示すタイムチャートである。FIG. 1 is a time chart showing the on-delay circuit, and FIG. 2 is a time chart showing the signal relationship of each part of the circuit shown in FIG.

第１図において、ラッチ回路ｌには、書込信号ＷＲ，に
よって図示しないマイクロプロセッサによりクロックＣ
ＫＩのカウント数がセットされる。In FIG. 1, the latch circuit l is clocked by a microprocessor (not shown) in response to a write signal WR.
The KI count number is set.

同様にラッチ回路４に書込信号ＷＲ，によってクロック
ＣＫ２のカウント数かセットされる。クロックＣＫＩは
クロックＣＫ２のＩ　／　ｎの周波数となっている。な
おりロックＣＫＩとＯＫ２は同期。Similarly, the count number of the clock CK2 is set in the latch circuit 4 by the write signal WR. The clock CKI has the I/n frequency of the clock CK2. Naori lock CKI and OK2 are synchronized.

非同期のどちらでもよい。Either asynchronous is fine.

タイミング回路３は、カウンタ回路２をイネーブル又は
ディセーブルにする回路であり、ゲート信号ａが立ち上
がった後の最も早いクロックＣＫ１の立ち上がりのタイ
ミングでイネーブル信号ｂ１を出力する。イネーブル信
号ｂ１かカウンタ回路２に入るとラッチ回路１にセット
されたデータがカウンタ回路２に入力されると共にカウ
ンタ回路２はイネーブルになる。The timing circuit 3 is a circuit that enables or disables the counter circuit 2, and outputs the enable signal b1 at the earliest rising timing of the clock CK1 after the gate signal a rises. When the enable signal b1 enters the counter circuit 2, the data set in the latch circuit 1 is input to the counter circuit 2, and the counter circuit 2 is enabled.

カウンタ回路２は、イネーブルになるとクロックＣＫＩ
によりカウントを開始し、所定のカウント数でカウント
アツプし、キャリー信号Ｃ１を出力する。タイミング回
路３はこのキャリー信号ＣＩを受けるとイネーブル信号
ｂ１を停止してカウンタ回路２をディセーブルにするも
のである。When the counter circuit 2 is enabled, the clock CKI
It starts counting, counts up to a predetermined number, and outputs a carry signal C1. When the timing circuit 3 receives this carry signal CI, it stops the enable signal b1 and disables the counter circuit 2.

タイミング回路６は、カウンタ回路５をイネーブル又は
ディセーブルにするもので、ゲート信号＆とクロックＣ
Ｋ２によりイネーブル信号す、を出力する。そして、イ
ネーブル信号ｂ１か入るとイネーブル信号ｂ２を停止し
、キャリー信号Ｃ２が入るとイネーブル信号す、を出力
するようになっている。イネーブル信号す、がカウンタ
回路５に入るとラッチ回路４にセットされたデータがカ
ウンタ回路５に入力され、カウンタ回路５はイネーブル
となる。即ち、タイミング回路６はカウンタ回路５をゲ
ート信号ａが立ち上がっている期間で、カウンタ回路２
がディセーブルとなっている期間カウンタ回路５をイネ
ーブルとするものである。The timing circuit 6 enables or disables the counter circuit 5, and receives the gate signal & and the clock C.
K2 outputs an enable signal S. When the enable signal b1 is input, the enable signal b2 is stopped, and when the carry signal C2 is input, the enable signal S is output. When the enable signal S is input to the counter circuit 5, the data set in the latch circuit 4 is input to the counter circuit 5, and the counter circuit 5 is enabled. That is, the timing circuit 6 controls the counter circuit 5 during the period when the gate signal a is rising.
The counter circuit 5 is enabled during the period when the counter circuit 5 is disabled.

カウンタ回路５は、イネーブルになるとクロックＣＫ２
によりカウントを開始し、所定のカウント数でカウント
アツプし、キャリー信号Ｃ３を出力する。When the counter circuit 5 is enabled, the clock CK2
starts counting, counts up to a predetermined number, and outputs a carry signal C3.

フリップフロップ７はキャリー信号Ｃ７でセットされ、
ゲート信号ａの立ち下がりでリセットし、デイレイ後の
ゲート信号を出力するようになっている。Flip-flop 7 is set by carry signal C7,
It is reset at the falling edge of the gate signal a, and outputs the gate signal after the delay.

以上のように構成されているので、カウンタ回路５は、
ゲート信号１の立ち上がりからり【ノックＣＫＩが立ち
上がるまでの間クロックＣＫ２をカウントする。そして
、クロックＣＫＩか立ち上かり、カウンタ回路２がイネ
ーブルになると、カウンタ回路５はディセーブルになり
、カウントデータはそのままの状態でカウントを一時停
止する。Since the counter circuit 5 is configured as described above,
Count the clock CK2 from the rise of gate signal 1 until the rise of knock CKI. Then, when the clock CKI rises and the counter circuit 2 is enabled, the counter circuit 5 is disabled and the count is temporarily stopped while the count data remains unchanged.

カウンタ回路２は、カウンタ回路５がカウントを一時停
止するとカウントを始め、所定のカウント数になるとキ
ャリー信号ＣＩを出力してディセーブル状態になる。The counter circuit 2 starts counting when the counter circuit 5 temporarily stops counting, and when a predetermined count is reached, outputs a carry signal CI and enters a disabled state.

キャリー信号Ｃ５が出されろと、カウンタ回路５は、カ
ウントを再開し、所定のカウント数になるとキャリー信
号Ｃ２を出力する。When the carry signal C5 is issued, the counter circuit 5 restarts counting, and when a predetermined count is reached, outputs the carry signal C2.

しかして、ゲート信号ａの立ち上がりからキャリー信号
Ｃ１が出力するまでのデイレイタイムＴ。Therefore, there is a delay time T from the rise of the gate signal a until the carry signal C1 is output.

は、クロックＧＫ１周期Ｘカウンタ回路２のカウント数
＋クロックＣＫ２周期Ｘカウンタ回路５のカウント数と
なる。is the clock GK1 cycle x the count number of the counter circuit 2 + the clock CK2 cycle x the count number of the counter circuit 5.

例えば、クロックＣＫＩの周期８μｓｅｃ、クロックＯ
Ｋ２の周期０．５μｓｅｃとし、夫々４ビツトのカウン
タ回路２．５を用いてデイレイを行う場合、最大デッド
タイムは、０．５μ５ｅｃＸ１６＋８μ５ｅｃＸ１６＝１３６μｓ
ｅｃとなる。For example, the period of clock CKI is 8 μsec, the clock O
When the period of K2 is 0.5μsec and delay is performed using 4-bit counter circuits 2.5, the maximum dead time is 0.5μ5ecX16+8μ5ecX16=136μs
It becomes ec.

これに対し、一つのカウンタ回路を用いて、同じ精度で
１３６μｓｅｃのデッドタイムを得るには、０．５μ５ｅｃＸ２７２＝１３６μｓｅｃとなり、９ビ
ツトのバイナリ−カウンタが必要となる。On the other hand, to obtain a dead time of 136 .mu.sec with the same accuracy using one counter circuit, 0.5 .mu.5ec.times.272=136 .mu.sec, and a 9-bit binary counter is required.

従って、本発明によれば、ビット数の少ないカウンタ回
路により、高精度のデッドタイムを得ることができる。Therefore, according to the present invention, a highly accurate dead time can be obtained using a counter circuit with a small number of bits.

Ｈ１発明の効果本発明は、上述のとおり構成されているので、次に記載
する効果を奏する。H1 Effects of the Invention Since the present invention is configured as described above, it produces the following effects.

■デッドタイムをソフトウェアにより設定、変更が可能
であるので、インバータの種々の主回路素子（パワート
ランジスタ、ＩＧＢＴ、ＰＥＴ等）に容易に対応できる
。(2) Since the dead time can be set and changed by software, it can be easily applied to various main circuit elements of the inverter (power transistors, IGBTs, PETs, etc.).

■デッドタイムの誤差は最大！クロック分であるので、
短い周期のクロックを使用することにより、デッドタイ
ムのバラツキ乃至誤差を小さくすることができる。■Dead time error is maximum! Since it is a clock minute,
By using a clock with a short period, variations in dead time or errors can be reduced.

■デジタル回路で構成されているため、温度。■Temperature because it is composed of digital circuits.

電圧、経年変化等によりデッドタイムに誤差を生ずるこ
とがない。Errors in dead time do not occur due to voltage, aging, etc.

■第１．第２ラッチ回路の入力であるデータをデツプス
イッチと書込信号用スイッチ等のノ＼−ドウエアで構成
すれば、マイコンを用いない制御装置への適用も可能で
ある。■First. If the data that is input to the second latch circuit is constituted by hardware such as a depth switch and a write signal switch, it is possible to apply the present invention to a control device that does not use a microcomputer.

■第２のラッチ回路のデータによりカウント用クロック
を任意に選ぶことが可能であるので、カウンタ回路のカ
ウント数（構成するビット数）か少ない場合でも広範囲
にデイレイタイムを設定することができる。(2) Since the counting clock can be arbitrarily selected based on the data of the second latch circuit, the delay time can be set over a wide range even if the number of counts (the number of bits constituting the counter circuit) is small.

■各カウンタ・回路のビット数を少なくすることができ
、その誤差は第２のクロックの周期できまるので、少な
いビット数のカウンタ回路を用いて精度のよいデッドタ
イムを得ることができる。(2) The number of bits in each counter/circuit can be reduced, and the error is determined by the period of the second clock, so a highly accurate dead time can be obtained using a counter circuit with a small number of bits.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の実施例を示すブロック回路図、第２図
は第１図回路の各部信号関係を示すタイムチャート、第
３図はインバータの構成を示す回路図、第４図は従来ｌアーム分のゲートオンデイレイ回路図である。外２名第３図第図＋Fig. 1 is a block circuit diagram showing an embodiment of the present invention, Fig. 2 is a time chart showing the signal relationship of each part of the circuit shown in Fig. 1, Fig. 3 is a circuit diagram showing the configuration of an inverter, and Fig. 4 is a conventional circuit diagram. FIG. 3 is a gate-on-delay circuit diagram for an arm. 2 other people Figure 3 Figure +

Claims

【特許請求の範囲】[Claims]

（１）第１、第２のカウント数データが夫々設定される
第１、第２のラッチ回路と、第１のラッチ回路より第１のカウント数データが入力さ
れ、ゲート信号の立ち上がりから第１のクロックをその
端数をカウントしないようにカウントする第１のカウン
タ回路と、第２のラッチ回路より第２のカウント数データが入力さ
れ、第１のクロックよりｎ倍周波数の高い第２のクロッ
クにより、ゲート信号の立ち上がりから最初の第１のク
ロックの立ち上がりまで及び第１のカウンタ回路がカウ
ントアップした後カウントする第２のカウンタ回路とよ
りなり、前記第１のカウンタ回路のカウントアップ信号
でオンディレイ後のゲートパルスを立ち上げることを特
徴とするインバータのオンディレイ回路。(1) First and second latch circuits to which the first and second count data are respectively set; the first count data is input from the first latch circuit; A first counter circuit that counts the clock without counting fractions thereof, and a second latch circuit that receives second count data, and a second clock that has a frequency n times higher than that of the first clock. , and a second counter circuit that counts from the rise of the gate signal to the first rise of the first clock and after the first counter circuit has counted up, and has an on-delay with the count-up signal of the first counter circuit. An inverter on-delay circuit characterized by starting a later gate pulse.