JPH02219266A - Manufacture of soi laminated semiconductor substrate - Google Patents
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、ＳＯＩ積層半導体基板の製造方法に関する
。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a method for manufacturing an SOI stacked semiconductor substrate.
（従来の技術）
以下、図面を参照して、従来の第１のシリコンウェーハ
と、第２のシリコンウェーハとの間に誘電体層を介在さ
せて形成したＳＯＩ積層半導体基板の製造方法について
説明する。(Prior Art) A conventional method for manufacturing an SOI laminated semiconductor substrate formed by interposing a dielectric layer between a first silicon wafer and a second silicon wafer will be described below with reference to drawings. .
第４図（ａ）乃至第４図（ｃ）は、従来のＳＯＩ積層半
導体基板の製造方法について、製造工程順に示した断面
図である。FIGS. 4(a) to 4(c) are cross-sectional views showing the conventional method for manufacturing an SOI stacked semiconductor substrate in the order of manufacturing steps.
まず、第４図（ａ）に示すように、第１のシリコンウェ
ーハ３０１の表面を酸化し、酸化膜３０３、および３０
３−を形成する。次に、この第１のシリコンウェーハ３
０１の表面の清浄化処理を行なう。同様に第２のシリコ
ンウェーハ３０２の表面の清浄化処理も行なう。First, as shown in FIG. 4(a), the surface of the first silicon wafer 301 is oxidized to form an oxide film 303 and a
Form 3-. Next, this first silicon wafer 3
01 surface cleaning treatment is performed. Similarly, the surface of the second silicon wafer 302 is cleaned.
次に、第４図（ｂ）に示すように、第１、第２のシリコ
ンウェーハ３０１、および３０２を、常温（室温）で貼
り合せる。次に、温度９００℃以上で熱処理を施すこと
により、第１、第２のシリコンウェーハ３０１と、３０
２とが、酸化膜３０３− （誘電体層）を介して接着さ
れる。Next, as shown in FIG. 4(b), the first and second silicon wafers 301 and 302 are bonded together at room temperature. Next, by performing heat treatment at a temperature of 900° C. or higher, the first and second silicon wafers 301 and 30
2 are bonded together via an oxide film 303- (dielectric layer).
次に、第４図（Ｃ）に示すように、酸化膜３０３、およ
び３０３゛の形成された第１のウェーハ３０１を、例え
ばグラインダによって機械研磨する。次に、例えば二酸
化シリコンの砥粒を含んだ、ＰＨが１１．０程度の水酸
化ナトリウム水溶液を１０倍に希釈した研磨液によって
、化学機械研磨を行なうことにより、活性領域層３０７
を、所望の厚さＢになるように形成する。このようにし
て第１のシリコンウェーハ３０１と、第２のシリコンウ
ェーハ３０２との間に誘電体層、すなわち、酸化膜３０
３′を介在させたＳＯＩ積層半導体基板が製造される。Next, as shown in FIG. 4C, the first wafer 301 on which the oxide films 303 and 303' have been formed is mechanically polished using, for example, a grinder. Next, the active region layer 307 is chemically mechanically polished using a polishing solution prepared by diluting a sodium hydroxide aqueous solution containing silicon dioxide abrasive grains and having a pH of about 11.0 to 10 times.
is formed to have a desired thickness B. In this way, a dielectric layer, that is, an oxide film 30 is formed between the first silicon wafer 301 and the second silicon wafer 302.
An SOI laminated semiconductor substrate with 3' interposed therebetween is manufactured.
次に、上記のような、従来の製造方法によって製造され
た、ＳＯＩ積層半導体基板の活性領域層３０７の厚さＢ
を、シリコンウェーハ内５点測定により調べ、作成した
ヒストグラムを第５図に示す。Next, the thickness B of the active region layer 307 of the SOI stacked semiconductor substrate manufactured by the conventional manufacturing method as described above.
was investigated by measuring at five points within a silicon wafer, and a histogram created is shown in FIG.
この第５図のヒストグラムに示すように、目標とする活
性領域層厚Ｂを２０ｐとしてＳＯＩ積層半導体基板を形
成した場合、活性領域層厚ＢのバラツキΔｔの平均値Ｘ
は、４．８８塵であった。As shown in the histogram of FIG. 5, when an SOI laminated semiconductor substrate is formed with a target active region layer thickness B of 20p, the average value X of the variation Δt in the active region layer thickness B
was 4.88 dust.
このような、従来の製造方法によると、製造コストは低
い反面、活性領域層厚Ｂの制御の精度は劣る。すなわち
、活性領域層厚Ｂは、化学機械研磨の精度に依存してい
る。現状では、例えば４００μｍ程度の厚さのシリコン
ウェーハ３０１を化学機械研磨し、活性領域層厚Ｂを２
０μｍとして形成した場合、研磨精度は、約±５ｐと悪
かった。According to such a conventional manufacturing method, although the manufacturing cost is low, the accuracy of controlling the active region layer thickness B is poor. That is, the active region layer thickness B depends on the precision of chemical mechanical polishing. Currently, for example, a silicon wafer 301 with a thickness of about 400 μm is chemically mechanically polished to reduce the active region layer thickness B to 2
When formed with a thickness of 0 μm, the polishing accuracy was poor at about ±5p.
（発明が解決しようとする課８）
この発明は上記のような点に鑑み為されたもので、低製
造コストで、かつ活性領域層厚のバラツキが少ないＳＯ
Ｉ積層半導体基板の製造方法を提供することを目的とす
る。(Issue 8 to be solved by the invention) This invention has been made in view of the above-mentioned points.
An object of the present invention is to provide a method for manufacturing an I-layered semiconductor substrate.
［発明の構成コ
（課題を解決するための手段）
この発明によるＳＯＩ積層半導体基板の製造方法にあっ
ては、少なくとも２枚の半導体ウェーハを誘電体を介在
させて接着するＳＯＩ積層半導体基板の製造方法におい
て、第１の半導体ウェーハの一方の表面に溝を形成する
工程と、この溝の内面を含んで第１の半導体ウェーへの
一方の表面に誘電体層を形成する工程と、この第１の半
導体ウェーハの一方の表面と溝の形成されていない第２
の半導体ウェーハの一方の表面とを接着する工程と、上
記形成された溝の底部に形成された誘電体層が露出され
るまで第１の半導体ウェーハを他方の表面側から化学機
械研磨する工程とを具備することを特徴とする。[Structure of the Invention (Means for Solving the Problem) A method for manufacturing an SOI laminated semiconductor substrate according to the present invention includes manufacturing an SOI laminated semiconductor substrate in which at least two semiconductor wafers are bonded with a dielectric interposed therebetween. The method includes the steps of: forming a groove on one surface of a first semiconductor wafer; forming a dielectric layer on one surface of the first semiconductor wafer including the inner surface of the groove; One surface of the semiconductor wafer and the second surface with no groove formed
a step of bonding the first semiconductor wafer to one surface of the first semiconductor wafer; and a step of chemical-mechanically polishing the first semiconductor wafer from the other surface side until the dielectric layer formed at the bottom of the groove formed above is exposed. It is characterized by comprising the following.
（作用）
上記のようなＳＯＩ積層半導体基板の製造方法によれば
、誘電体層として酸化シリコンを用いた場合、この酸化
シリコンの研磨レートが、半導体、例えばシリコンの１
７１０以下であるので、化学機械研磨が、シリコンウェ
ーハ内に形成された溝の内部の酸化シリコンでとまると
見なせる程、極めて小さくなる。すなわち、活性領域層
厚は、酸化シリコンの形成された溝の深さで決定され、
化学機械研磨の精度に依存することはない。(Function) According to the method for manufacturing an SOI stacked semiconductor substrate as described above, when silicon oxide is used as the dielectric layer, the polishing rate of the silicon oxide is 1
Since it is 710 or less, it is so small that chemical mechanical polishing can be considered to stop at the silicon oxide inside the groove formed in the silicon wafer. That is, the active region layer thickness is determined by the depth of the trench in which silicon oxide is formed.
It does not depend on the precision of chemical mechanical polishing.
（実施例）
以下、図面を参照して、この発明の実施例について説明
する。(Embodiments) Hereinafter, embodiments of the present invention will be described with reference to the drawings.
（１）最初に、第１図（ａ）乃至第１図（ｃ）を参照し
て、この発明の第１の実施例に係わるＳＯＩ積層半導体
基板の製造方法について説明する。(1) First, a method for manufacturing an SOI laminated semiconductor substrate according to a first embodiment of the present invention will be described with reference to FIGS. 1(a) to 1(c).
第１図（ａ）乃至第１図（ｃ）は、この発明の第１の実
施例について、製造工程順に示した断面図である。FIGS. 1(a) to 1(c) are cross-sectional views showing the first embodiment of the present invention in the order of manufacturing steps.
まず、第１図（ａ）に示すように、例えば比抵抗５ΩＱ
ｍｓ ｎ型、面方位（１００）、直径１００Ｉｌｌ ｍ
ｓ厚さ６２５μｍである第１のシリコンウェーハ１０
１の鏡面研磨された表面を酸化し、厚さ１μｍ程度の図
示しない酸化膜を形成する。次に、この図示しない酸化
膜の形成された第１のシリコンウェーハ１０１に、例え
ば刃厚２５恒程度のダイヤモンドブレードにより、例え
ばダイシングラインに沿って、５ｍｍ角の格子状に、深
さ１０μｍの溝１０５を切削形成する。次に、この溝１
０５の内側の第１のシリコンウェーハ１０１に、前記溝
の切削形成工程によって形成された破砕層等のダメージ
層を、例えば弗酸、硝酸、酢酸の混酸により、２仰程度
除去する。次に、第１のシリコンウェーハ１０１に形成
された図示しない酸化膜を除去する。次に、この第１の
シリコンウェーハ１０１の表面の清浄化処理を行なう。First, as shown in Figure 1(a), for example, a specific resistance of 5ΩQ
ms n-type, plane orientation (100), diameter 100Ill m
The first silicon wafer 10 has a thickness of 625 μm.
The mirror-polished surface of No. 1 is oxidized to form an oxide film (not shown) with a thickness of about 1 μm. Next, the first silicon wafer 101 on which an oxide film (not shown) has been formed is grooved with a depth of 10 μm in a lattice shape of 5 mm square along the dicing line, for example, using a diamond blade with a blade thickness of approximately 25 mm. 105 is formed by cutting. Next, this groove 1
On the first silicon wafer 101 inside the silicon wafer 05, a damaged layer such as a crushed layer formed in the groove cutting process is removed by about 2 degrees using, for example, a mixed acid of hydrofluoric acid, nitric acid, and acetic acid. Next, the oxide film (not shown) formed on the first silicon wafer 101 is removed. Next, the surface of this first silicon wafer 101 is cleaned.
同様に、第２のシリコンウェーハ１０２の表面の清浄化
処理も行なう。Similarly, the surface of the second silicon wafer 102 is cleaned.
次に、溝１０５の内面も含んで、この第１のシリコンウ
ェーハ１０１の表面を酸化し、例えば厚さ５０００人程
度０酸化膜１０３、および１０３′を形成する。Next, the surface of the first silicon wafer 101, including the inner surface of the groove 105, is oxidized to form oxide films 103 and 103' having a thickness of, for example, about 5,000.
次に、第１図（ｂ）に示すように、第１のシリコンウェ
ーハ１０１と同一形状、同一特性を持つ第２のシリコン
ウェーハ１０２と、第１のシリコンウェーハ１０１の溝
１０５が形成されている面側、すなわち、酸化膜１０３
−が形成された面とを常温（室温）で貼り合せる。次に
、この貼り合せた基板を酸素／窒素−１／４雰囲気中で
、温度１１００℃で２時間熱処理することにより接着を
完了する。Next, as shown in FIG. 1(b), a second silicon wafer 102 having the same shape and characteristics as the first silicon wafer 101 and the groove 105 of the first silicon wafer 101 are formed. The surface side, that is, the oxide film 103
The surface on which - is formed is bonded at normal temperature (room temperature). Next, the bonding is completed by heat treating the bonded substrates at a temperature of 1100° C. for 2 hours in an oxygen/nitrogen −1/4 atmosphere.
最後に、第１図（ｃ）に示すように、この接着された基
板の、第１のシリコンウェーハ１０１側を、例えばグラ
インダにて機械研磨し、６１０゜程度除去する。次に、
この第１のシリコンウェーハ１０１のグラインダによる
除去工程によって形成されたダメージ層を、例えば弗酸
、硝酸、酢酸の混酸により、５−程度除去する。次に、
第１のシリコンウェーハ１０１を、例えば二酸化シリコ
ンの砥粒（粒径０．２４ρ）を含んだ、ＰＨが１１．０
程度の水酸化ナトリウム水溶液を１０倍に希釈した研磨
液により、化学機械研磨を行なう。この化学機械研磨を
１０分程度行なうと、溝１０５の底の酸化膜１０３−の
表面が露出して、研磨の進行が止まり、活性領域層１０
７が形成される。この活性領域層１０７は、例えばひと
つの半導体チップが形成されるチップ形成領域となる。Finally, as shown in FIG. 1(c), the side of the bonded substrate on the first silicon wafer 101 side is mechanically polished using, for example, a grinder to remove about 610 degrees. next,
The damaged layer formed by the removal process of the first silicon wafer 101 using a grinder is removed by approximately 50% using a mixed acid of hydrofluoric acid, nitric acid, and acetic acid, for example. next,
The first silicon wafer 101 contains, for example, silicon dioxide abrasive grains (particle size 0.24ρ) and has a pH of 11.0.
Chemical mechanical polishing is performed using a polishing solution prepared by diluting an aqueous sodium hydroxide solution ten times. When this chemical mechanical polishing is carried out for about 10 minutes, the surface of the oxide film 103- at the bottom of the groove 105 is exposed, the polishing stops, and the active region layer 103- is exposed.
7 is formed. This active region layer 107 becomes, for example, a chip formation region in which one semiconductor chip is formed.
このようにして、この発明の第１の実施例に係わる製造
方法によって、ＳＯＩ積層半導体基板が製造される。In this way, an SOI laminated semiconductor substrate is manufactured by the manufacturing method according to the first embodiment of the present invention.
次に、上記のような、この発明の第１の実施例に係わる
製造方法によって製造された、ＳＯＩ積層半導体基板の
活性領域層１０７の厚さＡを、シリコンウェーハ内５点
測定により調べ、作成したヒストグラムを第２図に示す
。Next, the thickness A of the active region layer 107 of the SOI laminated semiconductor substrate manufactured by the manufacturing method according to the first embodiment of the present invention as described above was investigated by measuring at five points in the silicon wafer, and The histogram obtained is shown in Figure 2.
この第２図のヒストグラムに示すように、目標とする活
性領域層厚Ａを２０１としてＳＯＩ積層半導体基板を形
成した場合、活性領域層厚ＡのバラツキΔｔの平均値Ｘ
は、１．５３ｇｌ１１であった。As shown in the histogram in FIG. 2, when an SOI laminated semiconductor substrate is formed with a target active region layer thickness A of 201, the average value X of the variation Δt in the active region layer thickness A
was 1.53 gl11.
したがって、従来の製造方法では、４．８８４であった
バラツキΔｔの平均値が、この発明の第１の実施例によ
ると、３．３５１Ｕ改善されている。Therefore, according to the first embodiment of the present invention, the average value of the variation Δt, which was 4.884 in the conventional manufacturing method, is improved by 3.351U.
このようなＳＯ２積層半導体基板の製造方法によれば、
第１図（ｃ）に示す化学機械研磨工程において、酸化シ
リコン、すなわち、酸化膜１０３′の研磨レートが、シ
リコン、すなわち、シリコンウェーハ１０１より小さい
。したがって、シリコンウェーハ１０１の化学機械研磨
が、この酸化膜１０３−で止まり、活性領域層１０７の
厚さＡが制御される。よって、低製造コストで、活性領
域層厚Ａにバラツキが少ないＳＯＩ積層半導体基板の製
造方法が提供される。According to this method of manufacturing an SO2 laminated semiconductor substrate,
In the chemical mechanical polishing process shown in FIG. 1(c), the polishing rate of silicon oxide, that is, the oxide film 103' is lower than that of silicon, that is, the silicon wafer 101. Therefore, chemical mechanical polishing of the silicon wafer 101 stops at this oxide film 103-, and the thickness A of the active region layer 107 is controlled. Therefore, a method for manufacturing an SOI laminated semiconductor substrate with low manufacturing cost and little variation in active region layer thickness A is provided.
（２）次に、第３図（ａ）乃至第３図（ｃ）を参照して
、この発明の第２の実施例に係わるＳＯＩ積層半導体基
板の製造方法について説明する。この第２の実施例は、
第１の実施例において、溝１０５内に空間が形成されて
いたため、研磨が溝１０５底部に達すると、窪み、ある
いは穴が形成される恐れのあった点を、溝内に充填物を
詰めることにより解決した例である。(2) Next, a method for manufacturing an SOI laminated semiconductor substrate according to a second embodiment of the present invention will be described with reference to FIGS. 3(a) to 3(c). This second example is
In the first embodiment, since a space was formed in the groove 105, when the polishing reached the bottom of the groove 105, there was a possibility that a depression or a hole would be formed by filling the groove with a filler. This is an example solved by
第３図（ａ）乃至第３図（ｃ）は、この発明の第２の実
施例について、製造工程順に示した断面図である。FIGS. 3(a) to 3(c) are cross-sectional views showing the second embodiment of the present invention in the order of manufacturing steps.
まず、第３図（ａ）に示すように、例えば比抵抗５Ｑｅ
ｌｆ ｎ型、面方位（１００）、直径１００ｌｌｌｌ１
１１厚さ６２５ ｌｔｍである第１のシリコンウェーハ
２０１の鏡面研磨された表面を酸化し、厚さ１１ＩＴａ
程度の図示しない酸化膜を形成する。次に、この図示し
ない酸化膜の形成された第１のシリコンウェーハ２０１
に、例えば刃厚２５辱程度のダイヤモンドブレードによ
り、例えばダイシングラインに沿って５ｍｎ＋角の格子
状に、深さ１０ρの溝２０５を切削形成する。次に、こ
の溝２０５の内側に、前記溝の切削形成工程によって形
成された破砕層等のダメージ層を、例えば弗酸、硝酸、
酢酸の混酸により、２１程度除去する。次に、第１のシ
リコンウェーハ２０１に形成された図示しない酸化膜を
除去する。次に、この第１のシリコンウェーハ２０１の
表面の清浄化処理を行なう。同様に、第２のシリコンウ
ェーハ２０２の表面の清浄化処理も行なう。次に、溝２
０５の内面も含んで、この第１のシリコンウェーハ２０
１の表面を酸化し、例えば厚さ５０００人程度０酸化膜
１０３、および１０３゛を形成する。次に、酸化膜２０
３′上に、温度１０５０℃にて、トリクロルシラン５ｉ
ＨＣ１３の熱分解により、厚さ２０庫程度の図示しない
ポリシリコン層を堆積し、溝２０５を埋め込む。次に、
この図示しないポリシリコン層を、溝２０５内に残して
除去し、溝２０５内の充填物として、ポリシリコン層２
０６を形成する。この時、ポリシリコン層２０６は、酸
化膜２０３−に対し、僅かながら窪むが、ウェーハ同士
の接着は、酸化膜２０３′にてなされるので、問題はな
い。First, as shown in FIG. 3(a), for example, a resistivity of 5Qe
lf n-type, plane orientation (100), diameter 100llll1
The mirror-polished surface of the first silicon wafer 201, which has a thickness of 625 ltm, is oxidized to a thickness of 11 ita.
An oxide film (not shown) is formed to a certain extent. Next, a first silicon wafer 201 on which an oxide film (not shown) is formed is formed.
Then, a groove 205 with a depth of 10 ρ is formed by cutting along the dicing line, for example, in a lattice shape of 5 mm+square using a diamond blade having a blade thickness of about 25 mm. Next, a damaged layer such as a crushed layer formed by the groove cutting process is applied to the inside of the groove 205 using hydrofluoric acid, nitric acid, etc.
Approximately 21 particles are removed using acetic acid mixed acid. Next, an oxide film (not shown) formed on the first silicon wafer 201 is removed. Next, the surface of this first silicon wafer 201 is cleaned. Similarly, the surface of the second silicon wafer 202 is cleaned. Next, groove 2
This first silicon wafer 20 including the inner surface of 05
The surface of the substrate 1 is oxidized to form, for example, oxide films 103 and 103 with a thickness of about 5,000. Next, the oxide film 20
3′, at a temperature of 1050°C, trichlorosilane 5i
A polysilicon layer (not shown) having a thickness of about 20 cm is deposited by thermal decomposition of HC13, and the groove 205 is filled. next,
This polysilicon layer (not shown) is removed leaving it in the groove 205, and the polysilicon layer 2 is used as a filler in the groove 205.
Form 06. At this time, the polysilicon layer 206 is slightly depressed relative to the oxide film 203-, but there is no problem because the wafers are bonded to each other through the oxide film 203'.
次に、第３図（ｂ）に示すように、第１のシリコンウェ
ーハ２０１と同一形状、同一特性を持つ第２のシリコン
ウェーハ２０２と、第１のシリコンウェーハ２０１の溝
２０５が形成されている面側、すなわち、酸化膜２０３
′が形成された面とを常温（室温）で貼り合せる。次に
、この貼り合せた基板を酸素／窒素＝１／４雰囲気中で
温度１１００℃で２時間熱処理することにより接着を完
了する。Next, as shown in FIG. 3(b), a second silicon wafer 202 having the same shape and characteristics as the first silicon wafer 201 and the groove 205 of the first silicon wafer 201 are formed. The surface side, that is, the oxide film 203
′ formed thereon are bonded together at normal temperature (room temperature). Next, the bonding is completed by heat treating the bonded substrates at a temperature of 1100° C. for 2 hours in an oxygen/nitrogen=1/4 atmosphere.
最後に、第３図（ｃ）に示すように、この接着された基
板の、第１のシリコンウェーハ２０１側を、例えばグラ
インダにて機械研磨し、６１０μｍ程度除去する。次に
、この第１のシリコンウェーハ２０１のグラインダによ
る除去工程によって形成されたダメージ層を、例えば弗
酸、硝酸、酢酸の混酸により、５仰程度除去する。次に
、第１のシリコンウェーハ２０１を、例えば二酸化シリ
コンの砥粒（粒径０．２４μｍ）を含んだ、ＰＨが１１
．０程度の水酸化ナトリウム水溶液を１０倍に希釈した
研磨液により、化学機械研磨を行なう。この化学機械研
磨を１０分程度行なうと、溝２０５の底の酸化膜２０３
′の表面が露出すると、研磨の進行がとまり、活性領域
層２０７が形成される。この活性領域層２０７は、例え
ばひとつの半導体チップが形成されるチップ形成領域と
なる。Finally, as shown in FIG. 3(c), the first silicon wafer 201 side of the bonded substrate is mechanically polished using, for example, a grinder to remove approximately 610 μm. Next, the damaged layer formed by the removal process using a grinder on the first silicon wafer 201 is removed by about 5 degrees using, for example, a mixed acid of hydrofluoric acid, nitric acid, and acetic acid. Next, a first silicon wafer 201 containing, for example, silicon dioxide abrasive grains (particle size 0.24 μm) and having a pH of 11
．． Chemical-mechanical polishing is performed using a polishing solution prepared by diluting a sodium hydroxide aqueous solution of approximately 0.0 times the concentration by a factor of 10. When this chemical mechanical polishing is performed for about 10 minutes, the oxide film 203 at the bottom of the groove 205
When the surface of ' is exposed, the polishing process stops and the active region layer 207 is formed. This active region layer 207 becomes, for example, a chip formation region in which one semiconductor chip is formed.
このようにして、この発明の第２の実施例に係わる製造
方法によって、ＳＯＩ積層半導体基板が製造される。In this way, an SOI laminated semiconductor substrate is manufactured by the manufacturing method according to the second embodiment of the present invention.
このようなＳＯＩ積層半導体基板の製造方法によれば、
第１の実施例で説明した効果があることはもちろんなが
ら、溝２０５内に充填物（ポリシリコン層２０６）を詰
めることにより、研磨が溝２０５の底部に形成された酸
化膜２０３′に達した際の窪み、あるいは穴の形成が防
止される。According to the method for manufacturing such an SOI stacked semiconductor substrate,
Not only does it have the effect described in the first embodiment, but by filling the trench 205 with a filler (polysilicon layer 206), polishing reaches the oxide film 203' formed at the bottom of the trench 205. The formation of pits or holes is prevented.
すなわち、溝２０５内の充填物（ポリシリコン層２０６
）が補強材の役割を果たす。That is, the filling in the trench 205 (polysilicon layer 206
) acts as a reinforcing material.
以上、第１、および第２の実施例について説明したが、
酸化膜１０３、および１０３−１並びに２０３、および
２０３′は、シリコン酸化膜でなくても、窒化膜等でも
よい。すなわち、シリコン、あるいはその他の半導体と
比較して研磨レートが小さい誘電体であれば何でもよい
。また、溝の形成は、ダイヤモンドブレードを使用した
が、ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉ ｏｎ Ｅ
ｔｃｈｉｎｇ） 、あるいは化学エツチングで形成し
てもよい。また、形成された溝については、ウェーハ接
着時、例えば溝をウェーハの端部まで形成することによ
って、外気と物理的に通じていたほうがよい。これは、
外気に対し、閉じた溝であったとすると、製造工程中の
熱処理、例えばウェーハ接着時の高い熱によって、閉じ
た溝内の雰囲気が膨脂し、常温（室温）に戻ったときに
は収縮する。したがって、膨張収縮を繰返すことにより
、溝の周辺に応力が生じ、半導体基板内に結晶欠陥をも
たらす恐れがあるためである。さらに、溝内の充填物に
ついても、第２の実施例で用いたポリシリコンでなくて
も、例えばＣＶＤ酸化膜でもよい。The first and second embodiments have been described above, but
The oxide films 103 and 103-1 and 203 and 203' do not need to be silicon oxide films, but may be nitride films or the like. That is, any dielectric material may be used as long as it has a lower polishing rate than silicon or other semiconductors. Although a diamond blade was used to form the grooves, RIE (Reactive I on E)
tching) or chemical etching. Furthermore, it is preferable that the formed grooves be physically communicated with the outside air when the wafers are bonded, for example by forming the grooves up to the edges of the wafers. this is,
If the groove is closed to the outside air, the atmosphere inside the closed groove will expand due to heat treatment during the manufacturing process, such as high heat during wafer bonding, and will shrink when the temperature returns to room temperature. Therefore, repeated expansion and contraction may generate stress around the groove, which may cause crystal defects within the semiconductor substrate. Furthermore, the filler in the trench does not have to be polysilicon used in the second embodiment, but may be, for example, a CVD oxide film.
尚、シリコンウェーハに形成された溝を、ダイシング時
のダイシングラインとすれば、シリコンウェーハを無駄
なく利用することができる。すなわち、シリコンウェー
ハに溝を形成しても、溝を形成しない場合と同数の半導
体チップ形成領域を得ることができる。Note that if the grooves formed in the silicon wafer are used as dicing lines during dicing, the silicon wafer can be used without waste. That is, even if grooves are formed in a silicon wafer, the same number of semiconductor chip formation areas can be obtained as in the case where grooves are not formed.
［発明の効果］
以上説明したようにこの発明によれば、低製造コストで
、活性領域層厚の制御の精度がよいＳＯＩ積層半導体基
板の製造方法が提供される。[Effects of the Invention] As described above, according to the present invention, there is provided a method for manufacturing an SOI laminated semiconductor substrate with low manufacturing cost and high accuracy in controlling the active region layer thickness.
このようなＳＯＩ積層半導体基板は、例えば耐放射線強
度、および高速動作を要求する、例えば宇宙空間等で使
用されるＬＳ Ｉ、あるいは完全な誘電体分離構造を必
要とする、ＣＭＯ３−ＬＳ Ｉ。Such SOI laminated semiconductor substrates include, for example, LSIs used in space, which require radiation resistance and high-speed operation, or CMO3-LSIs, which require a complete dielectric isolation structure.
バイポーラＩＣ，およびフォトダイオード、あるいはパ
ワー素子とを混載させたＩＰＤ（Ｉ ｎｔｅｌ ｌｅｇ
ｅｎｔ Ｐ ｏｖｅｒ Ｄ ｅｖｉｅｅ ）等へ応
用できる。また、ＳＯＩ積層半導体基板の活性領域層厚
の不均一から、従来製造できなかった半導体装置、ある
いは製造はできるが歩留りが低く、実用的でなかった半
導体装置が、この発明によれば実現可能となる。例えば
上記のＩＰＤを、活性領域層厚１５μｍ±２μｍのＳＯ
Ｉ積層半導体基板で製造した場合、従来では基板の歩留
りが１０％以下であったのに対し、この発明によれば８
０％の高い歩留りを実現できるようになる。IPD (Intel leg
It can be applied to applications such as ent P over D eviee ). Additionally, semiconductor devices that could not be manufactured conventionally due to non-uniformity of the active region layer thickness of SOI stacked semiconductor substrates, or semiconductor devices that could be manufactured but were impractical due to low yield, can now be realized according to the present invention. Become. For example, the above-mentioned IPD is formed using SO with an active region layer thickness of 15 μm±2 μm.
When manufacturing with I-layered semiconductor substrates, the yield of the substrate was conventionally less than 10%, but according to this invention, the yield of the substrate is less than 10%.
It becomes possible to achieve a high yield of 0%.
術の製造工程順に示した断面図、第５図は、従来技術の
ヒストグラムである。FIG. 5, which is a cross-sectional view showing the order of the manufacturing process, is a histogram of the prior art.
１０１・・・・・・第１のシリコンウェーハ、１０２・
・・・・・第２のシリコンウェーハ、１０３，１０３−
・・・・・・酸化膜、１０５・・・・・・溝、１０７・
・・・・・活性領域層、２０１・・・・・・第１のシリ
コンウェーハ、２０２・・・・・・第２のシリコンウェ
ーハ、’２０３，２０３”・・・・・・酸化膜、２０５
・・・・・・溝、２０６・・・・・・ポリシリコン層、
２０７・・・・・・活性領域層、３０１・・・・・・第
１のシリコンウェーハ、３０２・・・・・・第２のシリ
コンウェーハ ３０３，３０３−・・・・・・酸化膜、
３０７・・・・・・活性領域層。101...First silicon wafer, 102.
...Second silicon wafer, 103,103-
...Oxide film, 105... Groove, 107.
...Active region layer, 201...First silicon wafer, 202...Second silicon wafer, '203,203'...Oxide film, 205
... Groove, 206 ... Polysilicon layer,
207... Active region layer, 301... First silicon wafer, 302... Second silicon wafer 303, 303-... Oxide film,
307...Active region layer.
出願人代理人 弁理士 鈴江武彦 第１図（ｂ） 第１図（Ｃ） 第 図（ｂ） 第 図（Ｃ） 第 図（ａ） 第 図（ｂ） 第 図（Ｃ）Applicant's agent: Patent attorney Takehiko Suzue Figure 1(b) Figure 1 (C) No. Figure (b) No. Diagram (C) No. Diagram (a) No. Figure (b) No. Diagram (C)
Claims (2)
させて接着するＳＯＩ積層半導体基板の製造方法におい
て、第１の半導体ウェーハの一方の表面に溝を形成する
工程と、この溝の内面を含んで第１の半導体ウェーハの
一方の表面に誘電体層を形成する工程と、この第１の半
導体ウェーハの一方の表面と溝の形成されていない第２
の半導体ウェーハの一方の表面とを接着する工程と、上
記形成された溝の底部に形成された誘電体層が露出され
るまで第１の半導体ウェーハを他方の表面側から研磨す
る工程とを具備することを特徴とするＳＯＩ積層半導体
基板の製造方法。(1) A method for manufacturing an SOI laminated semiconductor substrate in which at least two semiconductor wafers are bonded with a dielectric interposed therebetween, including a step of forming a groove on one surface of a first semiconductor wafer and an inner surface of the groove. forming a dielectric layer on one surface of the first semiconductor wafer;
and a step of polishing the first semiconductor wafer from the other surface side until the dielectric layer formed at the bottom of the groove formed above is exposed. A method for manufacturing an SOI laminated semiconductor substrate, characterized in that:
方の表面に第１の誘電体層を形成する工程の後、上記溝
の内部に充填物を詰める工程を具備することを特徴とす
る請求項（１）記載のＳＯＩ積層半導体基板の製造方法
。(2) After the step of forming a first dielectric layer on one surface of the first semiconductor wafer including the inner surface of the groove, the method further comprises a step of filling the inside of the groove with a filler. The method for manufacturing an SOI laminated semiconductor substrate according to claim (1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3982189A JPH02219266A (en) | 1989-02-20 | 1989-02-20 | Manufacture of soi laminated semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP3982189A JPH02219266A (en) | 1989-02-20 | 1989-02-20 | Manufacture of soi laminated semiconductor substrate |
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| Publication Number | Publication Date |
|---|---|
| JPH02219266A true JPH02219266A (en) | 1990-08-31 |
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| Country | Link |
|---|---|
| JP (1) | JPH02219266A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621206A (en) * | 1992-04-30 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | Formation method of silicon mesa and formation method of integrated circuit |
| US5985681A (en) * | 1995-10-13 | 1999-11-16 | Nec Corporation | Method of producing bonded substrate with silicon-on-insulator structure |
| KR20050051921A (en) * | 2003-11-28 | 2005-06-02 | 학교법인 동서학원 | Fabrication method of soi substrates with buried cavities |
-
1989
- 1989-02-20 JP JP3982189A patent/JPH02219266A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621206A (en) * | 1992-04-30 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | Formation method of silicon mesa and formation method of integrated circuit |
| US5985681A (en) * | 1995-10-13 | 1999-11-16 | Nec Corporation | Method of producing bonded substrate with silicon-on-insulator structure |
| KR20050051921A (en) * | 2003-11-28 | 2005-06-02 | 학교법인 동서학원 | Fabrication method of soi substrates with buried cavities |
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