JP2779659B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔概要〕 SOI（シリコンオンインシュレータ）基板の製造方法
の改良に関し、 絶縁膜を介して張り合わせた２枚のシリコンウェーハ
の一方を、その表面が損傷されたり、汚染されたりする
ことなく均一な厚さに薄膜化して、歩留りよく、張り合
わせ長薄膜SOI基板を製造する方法を提供することを目
的とし、 第１のシリコンウェーハと第２のシリコンウェーハと
を絶縁膜を介して接着し、前記の第１のシリコンウェー
ハまたは前記の第２のシリコンウェーハを一部領域から
除去して溝を形成し、この溝の側壁に窒化シリコン膜を
形成し、この窒化シリコン膜が側壁に形成された前記の
溝の中に二酸化シリコン層を形成し、前記の窒化シリコ
ン膜を除去し、前記の二酸化シリコン層をストッパとし
て前記第１のシリコンウェーハまたは前記の第２のシリ
コンウェーハを選択的に研磨してその厚さを減少するよ
うに構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to an improvement in a method of manufacturing an SOI (silicon-on-insulator) substrate, in which one of two silicon wafers bonded together via an insulating film is damaged or contaminated. The purpose of the present invention is to provide a method for manufacturing a bonded long-thin SOI substrate by thinning the film to a uniform thickness without performing a process, and manufacturing a first silicon wafer and a second silicon wafer via an insulating film. Adhering, removing the first silicon wafer or the second silicon wafer from a partial area to form a groove, forming a silicon nitride film on the side wall of the groove, and forming the silicon nitride film on the side wall. Forming a silicon dioxide layer in the formed trench, removing the silicon nitride film, and using the silicon dioxide layer as a stopper to form the first silicon wafer; The wafer or the second silicon wafer is selectively polished to reduce its thickness.
本発明は、SOI（シリコンオンインシュレータ）基板
の製造方法の改良に関する。The present invention relates to an improvement in a method for manufacturing a SOI (silicon-on-insulator) substrate.
SOI基板は、バルク基板と比較して、素子間分離が容
易であり、また、形成される素子の特性もすぐれている
という特徴がある。なかでも、バルクの結晶性を活かす
ことができる張り合わせSOI基板は、すぐれた性能を有
しているので注目されている。The SOI substrate is characterized in that isolation between elements is easier than in a bulk substrate, and that the characteristics of the formed element are excellent. Above all, a bonded SOI substrate that can take advantage of bulk crystallinity has attracted attention because of its excellent performance.
この張り合わせSOI基板は、第２図（ａ）に示すよう
に、第１のシリコンウェーハ１及び第２のシリコンウェ
ーハ２の表面を酸化して絶縁膜３を形成した後、同図
（ｂ）に示すように両者を絶縁膜３を介して重ね合わ
せ、熱処理をなして接着し、同図（ｃ）に示すように、
一方のシリコンウェーハ、例えば、第１のシリコンウェ
ーハ１の厚さを減少したものであり、この厚さの減少さ
れたシリコン層に素子が形成される。As shown in FIG. 2A, the bonded SOI substrate oxidizes the surfaces of the first silicon wafer 1 and the second silicon wafer 2 to form an insulating film 3, and then, as shown in FIG. As shown in the figure, the two are overlapped with the insulating film 3 interposed therebetween and bonded by performing a heat treatment, as shown in FIG.
The thickness of one silicon wafer, for example, the first silicon wafer 1 is reduced, and an element is formed on the silicon layer having the reduced thickness.
一方、素子の形成されるシリコン層の厚さが薄いほ
ど、その素子に形成されるLSIの性能は向上するので、
素子の形成されるシリコン層の厚さが１μｍ以下の超薄
膜SOI基板が近年注目されるようになった。この場合、
素子の形成されるシリコン層の膜厚の面内ばらつきを、
支持基板の厚さのばらつき以下に抑える必要があること
から、裏面を基準としてなす研削技術や研磨技術を使用
してシリコンウェーハを薄膜化することは不可能であ
る。On the other hand, as the thickness of the silicon layer on which the element is formed is smaller, the performance of the LSI formed on the element is improved.
In recent years, attention has been paid to an ultrathin SOI substrate in which the thickness of a silicon layer on which an element is formed is 1 μm or less. in this case,
In-plane variation of the thickness of the silicon layer on which the element is formed
Since it is necessary to suppress the variation in the thickness of the supporting substrate, it is impossible to reduce the thickness of the silicon wafer using a grinding technique or a polishing technique based on the back surface.
張り合わされたシリコンウェーハの一方を薄膜化する
従来技術について、以下に説明する。第３図（ａ）に示
すように、第１のシリコンウェーハ１と第２のシリコン
ウェーハ２とを絶縁膜３を介して張り合わせ、いずれか
一方のシリコンウェーハ、例えば、第１のシリコンウェ
ーハ１を研削して、素子形成のために必要な厚さを下廻
らない程度の厚さに形成する。次に、同図（ｂ）に示す
ように、第１のシリコンウェーハ１と絶縁膜３とをパタ
ーニングして溝６を形成する。次いで、前工程（パター
ニング工程）において使用した窒化シリコン等のマスク
をそのまゝ使用して熱酸化をなして、同図（ｃ）に示す
ように、溝６の中に二酸化シリコン層９を形成する。二
酸化シリコンに対する研磨速度がシリコンに対する研磨
速度に比べて極めて小さい研磨剤を使用して選択研磨を
なすと、溝６の底部に形成されている二酸化シリコン層
９の上面がストッパとして機能し、同図（ｄ）に示すよ
うに、第１のシリコンウェーハ１の表面が、溝６の底部
に形成された二酸化シリコン層９の上面と一致すること
ころまで均一に薄膜化される。A conventional technique for thinning one of the bonded silicon wafers will be described below. As shown in FIG. 3 (a), a first silicon wafer 1 and a second silicon wafer 2 are bonded together via an insulating film 3, and one of the silicon wafers, for example, the first silicon wafer 1 is bonded. Grinding is performed to a thickness not less than a thickness required for forming an element. Next, as shown in FIG. 1B, the first silicon wafer 1 and the insulating film 3 are patterned to form a groove 6. Next, a silicon dioxide layer 9 is formed in the groove 6 by thermal oxidation using the mask of silicon nitride or the like used in the previous step (patterning step) as it is, as shown in FIG. I do. When selective polishing is performed using a polishing agent whose polishing rate for silicon dioxide is extremely smaller than the polishing rate for silicon, the upper surface of the silicon dioxide layer 9 formed at the bottom of the groove 6 functions as a stopper. As shown in (d), the surface of the first silicon wafer 1 is uniformly thinned so as to coincide with the upper surface of the silicon dioxide layer 9 formed at the bottom of the groove 6.
〔発明が解決しようとする課題〕 ところで、張り合わせた２枚のシリコンウェーハの一
方、例えば、第１のシリコンウェーハ１を選択研磨する
時に、溝６の中に形成された二酸化シリコン層９のう
ち、溝６の側壁に形成された二酸化シリコン層が第１の
シリコンウェーハ１から剥離し、この剥離した二酸化シ
リコンの細片が研磨剤中に混入して研磨される第１のシ
リコンウェーハ１の表面を損傷する。また、剥離した二
酸化シリコンの細片が、研磨される第１のシリコンウェ
ーハ１の表面に付着し、洗浄しても除去されずに残留す
る。この結果、このSOI基板にデバイスを形成した時の
製造歩留りが著しく低下する。[Problems to be Solved by the Invention] By the way, when selectively polishing one of the two bonded silicon wafers, for example, the first silicon wafer 1, of the silicon dioxide layer 9 formed in the groove 6, The silicon dioxide layer formed on the side wall of the groove 6 is peeled off from the first silicon wafer 1, and the stripped silicon dioxide pieces are mixed into the abrasive to polish the surface of the first silicon wafer 1. Damage. In addition, the stripped silicon dioxide pieces adhere to the surface of the first silicon wafer 1 to be polished, and remain without being removed even after cleaning. As a result, the manufacturing yield when devices are formed on this SOI substrate is significantly reduced.
本発明の目的は、この欠点を解消することにあり、絶
縁膜を介して張り合わせた２枚のシリコンウェーハの一
方を、その表面が損傷されたり、汚染されたりすること
なく均一な厚さに薄膜化して、歩留りよく、張り合わせ
超薄膜SOI基板を製造する方法を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate this drawback. One of the two silicon wafers bonded together with an insulating film is thinned to a uniform thickness without damaging or contaminating the surface. It is an object of the present invention to provide a method for manufacturing an ultra-thin bonded SOI substrate with good yield.
上記の目的は、第１のシリコンウェーハ（１）と第２
のシリコンウェーハ（２）とを絶縁膜（３）を介して接
着し、前記の第１のシリコンウェーハ（１）または前記
の第２のシリコンウェーハ（２）を一部領域から除去し
て溝（６）を形成し、この溝（６）の側壁に窒化シリコ
ン膜（７）を形成し、この窒化シリコン膜（７）が側壁
に形成された前記の溝（６）の中に二酸化シリコン層
（８）を形成し、前記の窒化シリコン膜（７）を除去
し、前記の二酸化シリコン層（８）をストッパとして前
記の第１のシリコンウェーハ（１）または前記の第２の
シリコンウェーハ（２）を選択的に研磨してその厚さを
減少する工程を有する半導体装置の製造方法によって達
成される。The above object is achieved by the first silicon wafer (1) and the second silicon wafer (1).
Is bonded through an insulating film (3), and the first silicon wafer (1) or the second silicon wafer (2) is removed from a partial area to form a groove ( 6), a silicon nitride film (7) is formed on the side wall of the groove (6), and the silicon nitride film (7) is formed in the groove (6) formed on the side wall. 8), removing the silicon nitride film (7), and using the silicon dioxide layer (8) as a stopper, the first silicon wafer (1) or the second silicon wafer (2) And a method of manufacturing a semiconductor device having a step of selectively polishing to reduce the thickness.
本発明に係る張り合わせSOI基板の製造方法において
は、第１のシリコンウェーハ１または第２のシリコンウ
ェーハ２に溝６を形成し、この溝６の側壁に窒化シリコ
ン膜７を形成した後、溝６の中に二酸化シリコン層８を
形成するので、この二酸化シリコン層８は溝６の底部に
のみ形成されることになり、溝６の側壁には形成されな
い。しかも、本発明に係る張り合わせSOI基板の製造方
法においては、その後、溝６の側壁に形成されている窒
化シリコン膜７を除去した後、第１のシリコンウェーハ
１または第２のシリコンウェーハ２を研磨することゝさ
れており、第１のシリコンウェーハ１または第２のシリ
コンウェーハ２を研磨するときには、溝の側壁は存在し
ない。したがって、第１のシリコンウェーハ１または第
２のシリコンウェーハ２を、二酸化シリコン層８をスト
ッパとして選択研磨する時には、従来技術においては溝
の側壁を構成して存在していた二酸化シリコン層が本発
明においては存在しないから、これが剥離することはあ
りえず、したがって、、従来技術においては存在したが
本発明においては存在しない二酸化シリコンの細片によ
って、シリコンウェーハ表面の損傷や汚染が発生するこ
とはありえず、シリコンウェーハは二酸化シリコン層８
の表面と同一の高さまで均一に薄膜化される。In the method for manufacturing a bonded SOI substrate according to the present invention, a groove 6 is formed in the first silicon wafer 1 or the second silicon wafer 2, and a silicon nitride film 7 is formed on a side wall of the groove 6. The silicon dioxide layer 8 is formed only in the bottom of the groove 6, and is not formed on the side wall of the groove 6. Moreover, in the method for manufacturing a bonded SOI substrate according to the present invention, after removing the silicon nitride film 7 formed on the side wall of the groove 6, the first silicon wafer 1 or the second silicon wafer 2 is polished. Therefore, when the first silicon wafer 1 or the second silicon wafer 2 is polished, the side wall of the groove does not exist. Therefore, when the first silicon wafer 1 or the second silicon wafer 2 is selectively polished by using the silicon dioxide layer 8 as a stopper, the silicon dioxide layer which has been formed as the side wall of the groove in the prior art is used in the present invention. Therefore, it is not possible to peel off the silicon wafer, and therefore, it is possible that the silicon dioxide particles present in the prior art but not present in the present invention may damage or contaminate the silicon wafer surface. The silicon wafer is a silicon dioxide layer 8
The film is uniformly thinned to the same height as the surface.
以下、図面を参照しつゝ、本発明の一実施例に係る張
り合わせSOI基板の製造方法について説明する。Hereinafter, a method for manufacturing a bonded SOI substrate according to an embodiment of the present invention will be described with reference to the drawings.
第１図（ａ）参照 第１のシリコンウェーハ１及び第２のシリコンウェー
ハ２の表面を酸化して絶縁膜３を形成し、両者を絶縁膜
３を介して重ね合わせ、酸素雰囲気中において約1,100
℃の温度に加熱して接着し、一方のシリコンウェーハ、
例えば、第１のシリコンウェーハ１を研削して、その厚
さを約２μｍまで減少する。Referring to FIG. 1 (a), the surfaces of the first silicon wafer 1 and the second silicon wafer 2 are oxidized to form an insulating film 3, and the two are overlapped with the insulating film 3 therebetween.
Heat to a temperature of ° C. and bond, one silicon wafer,
For example, the first silicon wafer 1 is ground to reduce its thickness to about 2 μm.
第１図（ｂ）参照 第１のシリコンウェーハ１上にCVD法を使用して窒化
シリコン層４を形成し、その上にレジスト層５を形成
し、フォトリソグラフィー法を使用してパターニングし
て、レジスト層５を溝形成領域上から除去し、残留した
レジスト層５をマスクとして四フッ化炭素ガスを使用し
て窒化シリコン層４をドライエッチングし、次いで、四
塩化炭素等を使用して第１のシリコンウェーハ１をドラ
イエッチングして、絶縁膜３に達する溝６を形成する。Referring to FIG. 1 (b), a silicon nitride layer 4 is formed on the first silicon wafer 1 using a CVD method, a resist layer 5 is formed thereon, and patterned using a photolithography method. The resist layer 5 is removed from the groove formation region, the silicon nitride layer 4 is dry-etched using carbon tetrafluoride gas using the remaining resist layer 5 as a mask, and then the first layer is formed using carbon tetrachloride or the like. The silicon wafer 1 is dry-etched to form a groove 6 reaching the insulating film 3.
第１図（ｃ）参照 1,050℃に加熱し、アンモニアガスを供給して熱窒化
をなし、溝６の側壁に約5nm厚の窒化シリコン膜７を形
成する。As shown in FIG. 1 (c), the silicon nitride film 7 is heated to 1,050 ° C. and supplied with ammonia gas to perform thermal nitridation.
第１図（ｄ）参照 フッ酸を使用して、溝６に露出している絶縁膜３をエ
ッチング除去して、第２のシリコンウェーハ２を露出す
る。Referring to FIG. 1D, the insulating film 3 exposed in the groove 6 is removed by etching using hydrofluoric acid to expose the second silicon wafer 2.
第１図（ｅ）参照 約1,100℃に加熱して、溝６に露出している第２のシ
リコンウェーハ２を熱酸化して溝６の底部に二酸化シリ
コン層８を形成する。なお、この二酸化シリコン層８
は、その表面は絶縁膜３が第１のシリコンウェーハ１と
接する面より、１例として0.5μｍ程度、高くなるよう
に形成される。As shown in FIG. 1E, the second silicon wafer 2 exposed in the groove 6 is thermally oxidized by heating to about 1,100 ° C. to form a silicon dioxide layer 8 at the bottom of the groove 6. The silicon dioxide layer 8
Is formed such that the surface thereof is higher than the surface where the insulating film 3 is in contact with the first silicon wafer 1 by about 0.5 μm as an example.
第１図（ｆ）参照 熱リン酸を使用して第１のシリコンウェーハ１上に形
成された窒化シリコン層４と溝６の側壁に形成された窒
化シリコン膜７とを除去し、エチレンジアミンとコロイ
ダルシリカとの混合液を研磨剤とする選択研磨法を使用
して第１のシリコンウェーハ１を選択研磨すると、二酸
化シリコン層８がストッパとして機能し、第１のシリコ
ンウェーハ１は、二酸化シリコン層８の表面と絶縁膜３
の第１のシリコンウェーハ１と接する面との高さの差に
相当する約0.5μｍの厚さまで均一に薄膜化される。な
お、上記の研磨剤のシリコンと二酸化シリコンとに対す
る研磨速度の割合は500:1であり、二酸化シリコン層８
はストッパとして十分機能する。Referring to FIG. 1F, the silicon nitride layer 4 formed on the first silicon wafer 1 and the silicon nitride film 7 formed on the side wall of the groove 6 are removed using hot phosphoric acid, and ethylenediamine and colloidal are removed. When the first silicon wafer 1 is selectively polished using a selective polishing method using a mixed solution with silica as an abrasive, the silicon dioxide layer 8 functions as a stopper, and the first silicon wafer 1 Surface and insulating film 3
Is uniformly thinned to a thickness of about 0.5 μm corresponding to the difference in height from the surface in contact with the first silicon wafer 1. The ratio of the polishing rate of the above abrasive to silicon and silicon dioxide was 500: 1, and the silicon dioxide layer 8
Functions well as a stopper.
以上説明せるとおり、本発明に係る半導体装置の製造
方法においては、第１のシリコンウェーハまたは第２の
シリコンウェーハに形成された溝の側壁に窒化シリコン
膜を形成した後に、溝の中に選択研磨のストッパとなる
二酸化シリコン層を形成するので、この二酸化シリコン
層は溝の底部にのみ形成され、溝の側壁には形成されな
い。しかも、本発明に係る張り合わせSOI基板の製造方
法においては、その後、溝の側壁に形成されている窒化
シリコン膜を除去した後、第１のシリコンウェーハまた
は第２のシリコンウェーハを研磨することゝされてお
り、第１のシリコンウェーハまたは第２のシリコンウェ
ーハを研磨するときには、溝の側壁は存在しない。した
がって、第１のシリコンウェーハ１または第２のシリコ
ンウェーハ２を、二酸化シリコン層をストッパとして選
択研磨する過程において、従来技術においては溝の側壁
を構成して存在していた二酸化シリコン層が本発明にお
いては存在しないから、これが剥離することはありえ
ず、したがって、従来技術においては存在したが本発明
においては存在しない二酸化シリコンの細片によって、
シリコンウェーハ（薄膜化されたシリコンウェーハ）の
表面が損傷されたり、汚染されたりすることがなくな
り、シリコンウェーハは二酸化シリコン層８の表面と同
一の高さまで均一に薄膜化されることになり、表面張り
合わせ超薄膜SOI基板の製造歩留りを向上させることが
できる。As described above, in the method of manufacturing a semiconductor device according to the present invention, after the silicon nitride film is formed on the side wall of the groove formed in the first silicon wafer or the second silicon wafer, selective polishing is performed in the groove. Is formed only on the bottom of the groove, not on the side wall of the groove. Moreover, in the method for manufacturing a bonded SOI substrate according to the present invention, after removing the silicon nitride film formed on the side walls of the groove, the first silicon wafer or the second silicon wafer is polished. Therefore, when polishing the first silicon wafer or the second silicon wafer, there is no sidewall of the groove. Therefore, in the process of selectively polishing the first silicon wafer 1 or the second silicon wafer 2 using the silicon dioxide layer as a stopper, the silicon dioxide layer which has been formed as the side wall of the groove in the prior art is replaced by the present invention. In this case, it cannot be exfoliated, and therefore, by the silicon dioxide strips that were present in the prior art but not in the present invention,
The surface of the silicon wafer (thinned silicon wafer) will not be damaged or contaminated, and the silicon wafer will be uniformly thinned to the same height as the surface of the silicon dioxide layer 8. The manufacturing yield of the bonded ultrathin SOI substrate can be improved.
第１図（ａ）〜第１図（ｆ）は、本発明の一実施例に係
るSOI基板の製造工程図である。 第２図は、張り合わせSOI基板の説明図である。 第３図は、従来技術に係るSOI基板の製造工程図であ
る。 １……第１のシリコンウェーハ、 ２……第２のシリコンウェーハ、 ３……絶縁膜、 ４……窒化シリコン層、 ５……レジスト層、 ６……溝、 ７……窒化シリコン膜、 ８、９……二酸化シリコン層。1 (a) to 1 (f) are manufacturing process diagrams of an SOI substrate according to one embodiment of the present invention. FIG. 2 is an explanatory diagram of a bonded SOI substrate. FIG. 3 is a manufacturing process diagram of an SOI substrate according to the prior art. DESCRIPTION OF SYMBOLS 1 ... First silicon wafer, 2 ... Second silicon wafer, 3 ... Insulating film, 4 ... Silicon nitride layer, 5 ... Resist layer, 6 ... Groove, 7 ... Silicon nitride film, 8 , 9 ... silicon dioxide layer.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/76 - 21/765 H01L 21/304 H01L 27/12──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int. Cl. 6 , DB name) H01L 21/76-21/765 H01L 21/304 H01L 27/12
Claims (1)
リコンウェーハ（２）とを絶縁膜（３）を介して接着
し、 前記第１のシリコンウェーハ（１）または前記第２のシ
リコンウェーハ（２）を一部領域から除去して溝（６）
を形成し、 該溝（６）の側壁に窒化シリコン膜（７）を形成し、 該窒化シリコン膜（７）が側壁に形成された前記溝
（６）の中に二酸化シリコン層（８）を形成し、 前記窒化シリコン膜（７）を除去し、前記二酸化シリコ
ン層（８）をストッパとして前記第１のシリコンウェー
ハ（１）または前記第２のシリコンウェーハ（２）を選
択的に研磨してその厚さを減少する 工程を有することを特徴とする半導体装置の製造方法。1. A first silicon wafer (1) and a second silicon wafer (2) are bonded via an insulating film (3), and said first silicon wafer (1) or said second silicon The wafer (2) is removed from a part of the area to form a groove (6).
Forming a silicon nitride film (7) on the side wall of the groove (6); and forming a silicon dioxide layer (8) in the groove (6) having the silicon nitride film (7) formed on the side wall. Forming, removing the silicon nitride film (7), and selectively polishing the first silicon wafer (1) or the second silicon wafer (2) using the silicon dioxide layer (8) as a stopper. A method for manufacturing a semiconductor device, comprising a step of reducing the thickness.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24302589A JP2779659B2 (en) | 1989-09-19 | 1989-09-19 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24302589A JP2779659B2 (en) | 1989-09-19 | 1989-09-19 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03104224A JPH03104224A (en) | 1991-05-01 |
| JP2779659B2 true JP2779659B2 (en) | 1998-07-23 |
Family
ID=17097752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24302589A Expired - Lifetime JP2779659B2 (en) | 1989-09-19 | 1989-09-19 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2779659B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2833305B2 (en) * | 1991-12-05 | 1998-12-09 | 富士通株式会社 | Semiconductor substrate manufacturing method |
| JP3060714B2 (en) * | 1992-04-15 | 2000-07-10 | 日本電気株式会社 | Manufacturing method of semiconductor integrated circuit |
| JP3633062B2 (en) * | 1994-12-22 | 2005-03-30 | 株式会社デンソー | Polishing method and polishing apparatus |
| US5756390A (en) * | 1996-02-27 | 1998-05-26 | Micron Technology, Inc. | Modified LOCOS process for sub-half-micron technology |
-
1989
- 1989-09-19 JP JP24302589A patent/JP2779659B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03104224A (en) | 1991-05-01 |
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