JPH02218215A - Pseudo-random noise code generator - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はスペクトラム拡散通信（以下本明細書において
はＳＳＣと略記する。）など符号分割多重信号を必要と
する用途で使用される擬似ランダム雑音符号発生器に関
する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to pseudo-random noise used in applications requiring code division multiplexed signals such as spread spectrum communication (hereinafter abbreviated as SSC). Regarding code generators.
［発明の概要］
複数のｍ系列符号をｍｏｄ、２ で加算して得られるＧ
ＯＬＤ符号において、基になるｍ系列符号の位相差を変
えることにより異なるパターンが得られる性質を利用し
て、１部のｍ系列符号の初期状態を固定し、その他のｍ
系列符号の初期値を外部から与えることにより、生成す
る符号のパターンを制御する擬似ランダム雑音符号発生
器。[Summary of the invention] G obtained by adding multiple m-sequence codes mod, 2
In the OLD code, by utilizing the property that different patterns can be obtained by changing the phase difference of the underlying m-sequence code, the initial state of one part of the m-sequence code is fixed, and the other m-sequence codes are fixed.
A pseudorandom noise code generator that controls the pattern of the generated code by externally providing the initial value of the sequence code.
［従来の技術］
ＳＳＣなど符号分割多重信号を必要とする用途において
、擬似ランダム雑音符号発生器（以下本明細書において
は符号発生器と略称する。）には出力符号パターンが変
更可能であることが要求される。従来、符号周期、符号
パターン、符号位相の外部制御により、任意のｍ系列符
号が生成可能な符号発生器として、第４図に示すような
回路構成が用いられていた。[Prior Art] In applications that require code division multiplexed signals such as SSC, a pseudorandom noise code generator (hereinafter referred to as a code generator in this specification) is required to have a changeable output code pattern. is required. Conventionally, a circuit configuration as shown in FIG. 4 has been used as a code generator capable of generating any m-sequence code by external control of the code period, code pattern, and code phase.
第４図中、ＳＲ，〜ＳＲＭ−，およびＳＲｔはフリップ
フロップ、 Ｅ１〜Ｅ−ｎは排他的論理和ゲートであり
、両者によりいわゆるモジュラ型シフトレジスタが構成
される。また、 ＭＵＸ １ は該モジュラ型シフト
レジスタの段数を制御するマルチプレクサ、 ＡＮ２〜
ＡＮ、は上記モジュラ型シフトレジスタの最終段出力か
ら各段への信号の帰還の有無を指定する ＡＮＤ ゲー
ト、ＤＳ。In FIG. 4, SR, ~SRM-, and SRt are flip-flops, and E1 to E-n are exclusive OR gates, and these constitute a so-called modular shift register. Furthermore, MUX 1 is a multiplexer that controls the number of stages of the modular shift register;
AN is an AND gate that specifies whether or not a signal is fed back from the final stage output of the modular shift register to each stage, and DS.
〜ＤＳ、 は上記モジュラ型シフトレジスタの初期値
を設定するデータセレク１−回路である。すなわち、デ
ータ ０１〜Ｃ１によりＭＵＸ １ のアドレス指定
を行ない、モジュラ型シフトレジスタの段数を決定し、
符号の周期を、またデータ ａ２〜 ａｌ によりモジ
ュラ型シフトレジスタの最終段から各段への信号の帰還
状態を決定し、符号のパターンを、またデータ ｂ、〜
ｂｌによりモジュラ型シフトレジスタの初期値を決定
し、符号の位相をそれぞれ独立に制御することができ、
任意のｍ系列符号の生成が可能となっている。この符号
の制御に必要な三つの符号データは、入力端子数削減の
ため、共通なデータライン ＤＡＴ １〜 から時分
割に入力される。 ＬＡＴ １ 。~DS, is a data select 1 circuit that sets the initial value of the modular shift register. That is, the address of MUX 1 is specified by data 01 to C1, the number of stages of the modular shift register is determined,
The period of the code and the feedback state of the signal from the final stage to each stage of the modular shift register are determined by the data a2~al, and the pattern of the code is determined by the data b,~
The initial value of the modular shift register can be determined by bl, and the phase of the code can be controlled independently.
It is possible to generate any m-sequence code. Three pieces of code data necessary for controlling this code are input in a time-division manner from a common data line DAT1~ in order to reduce the number of input terminals. LAT 1.
Ｌ Ａ Ｔ３ およびＴ−Ａ Ｔ ４ はそれぞれ
符号バタンデータ ａ２ ａ４、符号位相データ
ｂ。L A T3 and T-A T 4 are code slam data a2 a4 and code phase data, respectively.
b.
〜 ｂ、および符号周期データ ｃＩ Ｃ１を入力し
、保持するためのラッチ回路であり、ＤＥ−Ｃ１はＳ
Ｅ Ｌ Ｏと Ｓ Ｅ Ｔ−１の ２ ピッ１−の信号
を用い、データを書き込むラッチ回路を選択するデコー
ダ回路である。該デコーダ回路の出力は、ラッチイネー
ブル信号ＬＥ がｒ ＨＪ レベルの時だけアクティ
ブになるため、ラッチイネーブル信号により、ランチ回
路へのデータの書き込みのタイミング制御が可能である
。符号データの設定後は、 ＳＴＢ 信号によって新し
い符号の出力が開始されるが、符号データの設定中に符
号が切り換わらないように、 ＬＡＴ２ およびＬＡ
Ｔ５により、符号パターンデータおよび符号周期データ
は２重構造のラッチ回路に保持される。なお、ＣＬＫ
はクロック信号人出端子、Ｃ０ＤＥ は符号出力端子で
ある。It is a latch circuit for inputting and holding ~b, and code period data cI C1, and DE-C1 is S
This is a decoder circuit that selects a latch circuit in which data is to be written using signals of 2 pins ELO and SET-1. Since the output of the decoder circuit becomes active only when the latch enable signal LE is at the rHJ level, the timing of writing data to the launch circuit can be controlled by the latch enable signal. After setting the code data, output of a new code is started by the STB signal, but to prevent the code from switching while setting the code data, LAT2 and LA
By T5, the code pattern data and code period data are held in the double structure latch circuit. In addition, CLK
is a clock signal output terminal, and C0DE is a code output terminal.
ところで、符号分割多重通信においては、信号秘匿、混
信防止、および多チャンネル化の理由から、同周期符号
のパターンがｍ系列符号に較べ遥に多いＧＯＬＤ 符号
が用いられることが多い。By the way, in code division multiplex communication, for reasons of signal secrecy, prevention of interference, and multichannelization, GOLD codes, which have far more patterns of same-period codes than m-sequence codes, are often used.
ＧＯＬＤ符号は同周期でパターンの異なる複数のｍ系列
符号をｍｏｄ、２ で加算することにより得られる符号
であるが、 ｎ 段構成のｎｌ 系列符号発生器 ｒ個
から（２’−１）・（ｒ−１）種のパターンが得られる
ことが知られている。従来方式の符号発生器を用い、
ＧＯＬＤ符号を得る場合の回路構成例を第５図に示す。The GOLD code is a code obtained by adding multiple m-sequence codes with the same period and different patterns using mod,2. r-1) It is known that a pattern of species can be obtained. Using a conventional code generator,
FIG. 5 shows an example of a circuit configuration for obtaining a GOLD code.
第５図中、ＰＮＧＩ およびＰＮＧ２ は第４図に示し
た構成の符号発生器であり、Ｅｌ はｍｏｄ、２ の加
算を行なうための排他的論理和のゲート、ＦＦＩは、
ＰＮＧＩ と ＰＮＧ２ の遅延時間の差により Ｅ
ｌ に発生するハザードを取り除き、クロックに同期し
た符号出力を得るために設けられたフリップフロップで
ある。周期 ２１−１ の二つのｍ系列符号から、互い
の位相差を変えることにより、２１−１ 種の ＧＯＬ
Ｄ符号が得られるが、第５図の回路では、 ｍ系列符号
のパターンを変えることによりさらに多種のＧＯＬＤ符
号を得ることができる。In FIG. 5, PNGI and PNG2 are code generators having the configuration shown in FIG. 4, El is a mod, an exclusive OR gate for performing addition of 2, and FFI is
Due to the difference in delay time between PNGI and PNG2, E
This is a flip-flop provided to remove the hazard that occurs in l and obtain a code output synchronized with the clock. By changing the mutual phase difference from two m-sequence codes with a period of 21-1, 21-1 types of GOL can be generated.
Although a D code is obtained, in the circuit shown in FIG. 5, even more types of GOLD codes can be obtained by changing the pattern of the m-sequence code.
［発明が解決しようとする課題］
以上のように、従来方式の符号発生器は、多種の符号の
生成に対応可能であるが、実用面を考慮した場合、次の
ような欠点が有る。[Problems to be Solved by the Invention] As described above, the conventional code generator is capable of generating various types of codes, but when considering practical aspects, it has the following drawbacks.
（１）チャネルの選択、すなわち符号の設定の度に、複
数の符号発生器に対して符号周期、符号パターンおよび
符号位相の三つの符号データを与えなければならない。(1) Each time a channel is selected, that is, a code is set, three pieces of code data, namely a code period, a code pattern, and a code phase, must be given to a plurality of code generators.
（２）所望のチャネル、すなわち所望の符号を設定する
ために必要な符号データを予め解析などにより求めてお
かなければならない。(2) Code data necessary to set a desired channel, that is, a desired code, must be obtained in advance by analysis or the like.
したがって、符号発生器の構成方法を知らないユーザに
とって、非常に使い難い面があった。Therefore, it is extremely difficult to use for users who do not know how to configure the code generator.
［発明の目的］
本発明の目的は、ユーザによる符号データの解析を必要
としない、符号設定方法が簡便な擬似ランダム雑音符号
発生器を提供することである。[Object of the Invention] An object of the present invention is to provide a pseudo-random noise code generator that does not require a user to analyze code data and has a simple code setting method.
［課題を解決するための手段］
」二記目的を達成するために、本発明による符号発生器
は、固定された符号パターンデータを送出する手段と、
送出された符号パターンデータに対応するデータ信号が
それぞれ符号データボーｊ〜に入力される少なくとも二
つの ｎ 段構成のシフトレジスタと、」二記シフＩ−
レジスタ出力３ｍｏｄ。[Means for Solving the Problems] In order to achieve the second object, the code generator according to the present invention includes means for transmitting fixed code pattern data;
at least two n-stage shift registers into which data signals corresponding to the transmitted code pattern data are input to code data boards, respectively;
Register output 3 mod.
２で加算する手段とを含み、上記一方のシフトレジスタ
の初期状態を固定すると共に、他方のシフトレジスタの
初期状態を変更可能に構成したことを要旨とする。2, the initial state of one of the shift registers is fixed, and the initial state of the other shift register can be changed.
［作用］
第４図に示した従来方式では、符号周期、符号パターン
および符号位相の三つの符号データがそれぞれ独立に制
御可能であるため、多種の符号の生成に対応可能である
反面、符号の設定方法が複雑になる欠点があった。そこ
で、本発明では生成する符号の周期を固定し、対象をＧ
ＯＬＤ符号に絞り込むことで、符号の設定方法の簡便化
を図る。[Function] In the conventional method shown in Fig. 4, the three code data of the code period, code pattern, and code phase can be controlled independently. This had the disadvantage that the setting method was complicated. Therefore, in the present invention, the period of the code to be generated is fixed, and the target is
By narrowing down to OLD codes, the code setting method is simplified.
［実施例コ
以下に、図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。[Example] The present invention will be explained in more detail below using examples with reference to the drawings, but these are merely illustrative and various modifications and improvements can be made without going beyond the scope of the present invention. Of course it is possible.
第１図に本発明による符号発生器の構成例を示す。第１
図中、ＭＳ ＲＧ １ およびＭＳＲＧ２はモジュラ
型シフトレジスタ回路であり、回路の具体例を第２図に
示すが、第４図のモジュラ型シフトレジスタ部との相異
点は段数がｎ 段に固定ぎわでいる魚である。また、Ｅ
ｌ は、二つのｍ系列符号をｍｏｄ、２ で加算するた
めの排他的論理和ゲート、 ＦＦＩ はハザードを取
り除くために設けられたフリップフロップであるが、モ
ジュラ型シフ１−レジスタ回路の ＳＲ，端子は ｎ段
目の）ｌノツプフロップへの入力信号を取り出したもの
であるため、ＧＯＬＤ 端子にはＣ０ＤＥ１ およびＣ
０ＤＥ２ から出力されるｍ系列符号と全く同位相の
ＧＯＬＤ符号が得られることになる。また、同図中のＰ
ＴＮＩ およびＰＴＮ２ はそれぞれＭＳＲＧ’ｌ
およびＭＳＲＧ２ の符号パターンデータを蓄えて
いるメ
モリ
符号位相データを外部から入力し、保持するラッチ回路
である。また、ＴＲＳ１，ＴＲＳ２ およびＴＲＳ
３ は本出願人によって同日付けで出願された特許類３
「擬似ランダム雑音符号発生器」に記載された同じ符号
データから、ミラーイメージ関係に有る二つの符号を生
成可能にするためのピッ１−反転回路であり、回路の具
体例は第３図に示した通りである。FIG. 1 shows an example of the configuration of a code generator according to the present invention. 1st
In the figure, MSRG1 and MSRG2 are modular shift register circuits, and a specific example of the circuit is shown in Figure 2, but the difference from the modular shift register section in Figure 4 is that the number of stages is fixed to n stages. It is a fish that lives on the edge. Also, E
l is an exclusive OR gate for adding two m-sequence codes mod, 2, FFI is a flip-flop provided to remove hazards, and SR, terminal of the modular shift 1-register circuit. is the input signal to the n-th stage) l knob flop, so the GOLD terminal has C0DE1 and C
A GOLD code having exactly the same phase as the m-sequence code output from 0DE2 is obtained. Also, P in the same figure
TNI and PTN2 are respectively MSRG'l
This is a latch circuit that inputs and holds the memory code phase data stored in the code pattern data of MSRG2 and MSRG2 from the outside. Also, TRS1, TRS2 and TRS
3 is patent type 3 filed by the applicant on the same date.
This is a P1-inversion circuit that enables generation of two codes having a mirror image relationship from the same code data described in the "Pseudorandom Noise Code Generator". A specific example of the circuit is shown in Figure 3. That's right.
以下上記実施例の動作を説明する。The operation of the above embodiment will be explained below.
周期２Ｍ−１ の二つのｍ系列符号から，互いの位相差
を変えることにより ２″−１ 通りのＧＯＬＤ符号が
得られることが知られている（ Ｒ． Ｃ． Ｄｉｘｏ
ｎ， Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｓｙｓｔｅｍ
ｓ＋ ＰＰ。It is known that 2''-1 GOLD codes can be obtained from two m-sequence codes with a period of 2M-1 by changing their phase difference (R. C. Dixo
n, Spread Spectrum System
s+PP.
５３ − ９２， Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎ
ｓ （ １９８４ ））。したがって、本発明の方式で
は、二つのＭＳＲＧ の段数および符号パターンデータ
を固定し、符号位相データだけを外部から設定する。第
１図中、ＭＳＲＧＩ の初期状態は、全て「Ｈ」レベ
ルに固定されているため、ＭＳＲＧ２ の初期状態を変
更することで、二つのｍ系列符号の位相差を変えること
ができる。ｎ 段構成のモジュラ型シフトレジスタの取
り得る状態は、全ビット Ｏを除いたｎ ピッ１−の２
進数の値全てである。すなわち、外部から与える符号デ
ータは １〜２”−１（１０進）の ２１−１種存在し
、それぞれに対し、異なる ＧＯＬＤ符号出力を得られ
ることがわかる。したがって、ユーザはＭＳＲＧ２ の
初期状態に相当する １ 〜２”−１ （１０進）の
符号データを、チャネル番号として割り当てることによ
って、従来方式のように符号発生器の構成を知らなくと
も、チャネル番号を指定するだけで符号の設定が可能に
なる。53-92, John Wiley & Son
(1984)). Therefore, in the method of the present invention, the number of stages of the two MSRGs and the code pattern data are fixed, and only the code phase data is set externally. In FIG. 1, the initial state of MSRGI is all fixed at the "H" level, so by changing the initial state of MSRG2, the phase difference between the two m-sequence codes can be changed. The possible states of a modular shift register with n stages are n bits 1 to 2, excluding all bits O.
All decimal values. In other words, it can be seen that there are 21-1 types of externally given code data from 1 to 2"-1 (decimal), and a different GOLD code output can be obtained for each. Therefore, the user can enter the initial state of MSRG2. By assigning the corresponding code data of 1 to 2"-1 (decimal) as the channel number, you can set the code just by specifying the channel number, without knowing the configuration of the code generator as in the conventional method. It becomes possible.
さらに、第２図の回路では、ビット反転回路を内蔵して
いるため、コンボルバ方式のように、送受でミラーイメ
ージの符号を用いる ＳＳＣにおいても、送受で同じチ
ャネル番号を指定し、Ｔ／Ｒ信号で送受の切換えを行な
うことで簡単に通信が可能である。また、第２図中のＰ
ＴＮＩ。Furthermore, since the circuit shown in Figure 2 has a built-in bit inversion circuit, mirror image codes are used for transmission and reception, as in the convolver system.Even in SSC, the same channel number is specified for transmission and reception, and the T/R signal is Communication is easily possible by switching between sending and receiving. Also, P in Figure 2
TNI.
ＰＴＮ２ のメモリ回路として ＲＡＭ やＥＰＲＯ
Ｍ 、あるいはラッチ回路を用い、符号パターンデータ
の書換えを可能にすれば、チャネル数の拡張も可能であ
る。RAM and EPRO are used as memory circuits of PTN2.
If code pattern data can be rewritten by using M or a latch circuit, the number of channels can be expanded.
以上、本明細書ではモジュラ型シフトレジスタ構成の符
号発生器を例にとったが、単純型シフトレジスタ構成の
符号発生器についても適応可能であることは言うまでも
ない。As described above, in this specification, a code generator having a modular shift register configuration has been taken as an example, but it goes without saying that the present invention is also applicable to a code generator having a simple shift register configuration.
［発明の効果コ
以上説明した通り、本発明によれば、チャネルの選択、
すなわち符号の設定方法が簡便になるほか、チャネル番
号をそのま＼符号データとして用いることが可能となる
という利点も得られる。[Effects of the Invention] As explained above, according to the present invention, channel selection,
That is, in addition to simplifying the code setting method, there is also the advantage that the channel number can be used as it is as code data.
第１図は本発明による擬似ランダム雑音符号発生器の回
路構成図、第２図および第３図はそれぞれモジュラ型シ
フトレジスタ回路およびビット反転回路の回路構成図、
第４図は従来の擬似ランダム雑音符号発生器の回路構成
図、第５図は従来方式の擬似ランダム雑音符号発生器を
用いたＧＯＬＤ符号発生回路構成図である。
手続補正書
１．事件の表示
平成１年特許願第３８４−６６号
２、発明の名称
擬似ランダム雑音符号発生器
３、補正をする者
事件との関係 特許出願人
住所
名 称 （１４８）クラリオン株式会社４、代理人〒
１０５
住 所 東京都港区芝３丁目２番１４号芝三丁目ビル
電話（０３）４．５５−８７４６番
明細書の発明の詳細な説明の欄及び図面６、補正の内容FIG. 1 is a circuit configuration diagram of a pseudorandom noise code generator according to the present invention, and FIGS. 2 and 3 are circuit configuration diagrams of a modular shift register circuit and a bit inversion circuit, respectively.
FIG. 4 is a circuit diagram of a conventional pseudo-random noise code generator, and FIG. 5 is a circuit diagram of a GOLD code generation circuit using a conventional pseudo-random noise code generator. Procedural amendment 1. Display of the case 1999 Patent Application No. 384-66 2, Name of the invention Pseudo-random noise code generator 3, Person making the amendment Relationship to the case Patent applicant Address Name (148) Clarion Co., Ltd. 4, Agent 〒
105 Address Shiba 3-chome Building, 3-2-14 Shiba, Minato-ku, Tokyo Telephone: (03) 4.55-8746 Detailed description of the invention in the specification, drawing 6, and content of amendments
Claims (1)
を送出する手段と、 送出された符号パターンデータに対応するデータ信号が
それぞれ符号データポートに入力される少なくとも二つ
のｎ段構成のシフトレジスタと、上記シフトレジスタ出
力をｍｏｄ．２で加算する手段とを含み、 上記一方のシフトレジスタの初期状態を固定すると共に
、他方のシフトレジスタの初期状態を変更可能に構成し
たことを特徴とする擬似ランダム雑音符号発生器。[Scope of Claims] Means for transmitting at least two fixed different types of code pattern data; and at least two n-stage configurations in which data signals corresponding to the transmitted code pattern data are respectively input to code data ports. A shift register and the shift register output mod. 2. A pseudo-random noise code generator, characterized in that the initial state of one of the shift registers is fixed and the initial state of the other shift register is changeable.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038466A JP2577987B2 (en) | 1989-02-20 | 1989-02-20 | Pseudo random noise code generator |
| US07/479,931 US5111416A (en) | 1989-02-20 | 1990-02-14 | Pseudo random noise code generator for selectively generating a code or its mirror image from common data |
| DE4005322A DE4005322A1 (en) | 1989-02-20 | 1990-02-20 | Pseudo-random noise code generator - has bit reverses with code data and mirror image code data and shift register for pseudo-random noise code delivery |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038466A JP2577987B2 (en) | 1989-02-20 | 1989-02-20 | Pseudo random noise code generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02218215A true JPH02218215A (en) | 1990-08-30 |
| JP2577987B2 JP2577987B2 (en) | 1997-02-05 |
Family
ID=12526024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038466A Expired - Lifetime JP2577987B2 (en) | 1989-02-20 | 1989-02-20 | Pseudo random noise code generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2577987B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110837A (en) * | 1986-10-28 | 1988-05-16 | Nec Corp | Transmitter for spectram scattering signal |
-
1989
- 1989-02-20 JP JP1038466A patent/JP2577987B2/en not_active Expired - Lifetime
Patent Citations (1)
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| JPS63110837A (en) * | 1986-10-28 | 1988-05-16 | Nec Corp | Transmitter for spectram scattering signal |
Also Published As
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| JP2577987B2 (en) | 1997-02-05 |
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