JPH022178B2 - - Google Patents
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- JPH022178B2 JPH022178B2 JP3496484A JP3496484A JPH022178B2 JP H022178 B2 JPH022178 B2 JP H022178B2 JP 3496484 A JP3496484 A JP 3496484A JP 3496484 A JP3496484 A JP 3496484A JP H022178 B2 JPH022178 B2 JP H022178B2
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- 230000001360 synchronised effect Effects 0.000 description 22
- JPKJQBJPBRLVTM-OSLIGDBKSA-N (2s)-2-amino-n-[(2s,3r)-3-hydroxy-1-[[(2s)-1-[[(2s)-1-[[(2s)-1-[[(2r)-1-(1h-indol-3-yl)-3-oxopropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxobutan-2-yl]-6-iminohexanamide Chemical compound C([C@H](NC(=O)[C@@H](NC(=O)[C@@H](N)CCCC=N)[C@H](O)C)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@H](CC=1C2=CC=CC=C2NC=1)C=O)C1=CC=CC=C1 JPKJQBJPBRLVTM-OSLIGDBKSA-N 0.000 description 18
- 102100031277 Calcineurin B homologous protein 1 Human genes 0.000 description 18
- 101000777252 Homo sapiens Calcineurin B homologous protein 1 Proteins 0.000 description 18
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1657—Access to multiple memories
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- General Engineering & Computer Science (AREA)
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- Information Transfer Systems (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数の中央処理装置、チヤネル制御
装置、記憶制御装置、主記憶装置を有するデータ
処理システムにおけるアクセス制御方式に関し、
特に異なるアクセス制御系の複数の装置に対して
同期的なアクセスを可能にするアクセス制御方式
に関する。
装置、記憶制御装置、主記憶装置を有するデータ
処理システムにおけるアクセス制御方式に関し、
特に異なるアクセス制御系の複数の装置に対して
同期的なアクセスを可能にするアクセス制御方式
に関する。
従来のシステム構成図を第1図に示す。図中、
CPU0,CPU1は中央処理装置、CHP0,CHP
1はチヤネル制御装置、MCU0,MCU1は記憶
制御装置、MSU0,MSU1,MSU2,MSU3
は主記憶装置である。従来のシステム構成におい
てシステム内の複数の装置に同期してデータを設
定するアクセスの制御はさほど困難な事ではな
い。例えばCPU0からCHP0,CHP1へデータ
を送出する時は、CPU0よりそのアクセスの処
理の実行を決められたMCU、例えばMCU0にそ
のアクセスを出し、MCU0内で優先順位をとつ
た後CHP0,CHP1へ同時にデータを送出すれ
ば良い。
CPU0,CPU1は中央処理装置、CHP0,CHP
1はチヤネル制御装置、MCU0,MCU1は記憶
制御装置、MSU0,MSU1,MSU2,MSU3
は主記憶装置である。従来のシステム構成におい
てシステム内の複数の装置に同期してデータを設
定するアクセスの制御はさほど困難な事ではな
い。例えばCPU0からCHP0,CHP1へデータ
を送出する時は、CPU0よりそのアクセスの処
理の実行を決められたMCU、例えばMCU0にそ
のアクセスを出し、MCU0内で優先順位をとつ
た後CHP0,CHP1へ同時にデータを送出すれ
ば良い。
しかし、最近の情報処理装置は小型化、高速性
が要求されている為、装置間のケーブルの為のス
ペースも制限されて来ている。たとえば、後述さ
れる第2図はケーブル数を削減したシステム構成
例である。図中の各構成要素の記号は第1図に示
したものに同じである。
が要求されている為、装置間のケーブルの為のス
ペースも制限されて来ている。たとえば、後述さ
れる第2図はケーブル数を削減したシステム構成
例である。図中の各構成要素の記号は第1図に示
したものに同じである。
このシステムでの基本的動作はアクセス先主記
憶装置が接続されている記憶制御装置において該
当アクセスを処理する事である。
憶装置が接続されている記憶制御装置において該
当アクセスを処理する事である。
このシステムにおける、複数の装置に同期して
データを設定するアクセスの制御は次の方法が考
えられる。つまり主記憶装置へのアクセスを拡張
して、両記憶制御装置に接続されている装置へデ
ータを送出する場合、両記憶制御装置でそれぞれ
優先順位をとり、それぞれの装置へデータを送出
すれば良い。しかしこの制御では次の欠点があ
る。
データを設定するアクセスの制御は次の方法が考
えられる。つまり主記憶装置へのアクセスを拡張
して、両記憶制御装置に接続されている装置へデ
ータを送出する場合、両記憶制御装置でそれぞれ
優先順位をとり、それぞれの装置へデータを送出
すれば良い。しかしこの制御では次の欠点があ
る。
同期させる為には両記憶制御装置で優先順位
がとれるタイミングで優先順位をとる必要があ
る為、アクセスを保持するレジスタの保持時間
が長くなり性能の低下となる。
がとれるタイミングで優先順位をとる必要があ
る為、アクセスを保持するレジスタの保持時間
が長くなり性能の低下となる。
他の記憶制御装置へアクセスを送出するバス
を使用し、又他の記憶制御装置のアクセスを保
持するレジスタを専有する為性能低下につなが
る。
を使用し、又他の記憶制御装置のアクセスを保
持するレジスタを専有する為性能低下につなが
る。
本発明の目的は上記欠点を改善し、性能低下を
伴わずに同期して複数の装置にデータを設定する
手段を提供する事である。
伴わずに同期して複数の装置にデータを設定する
手段を提供する事である。
その為本発明は、相互に接続された複数の記憶
制御装置と、それぞれが前記複数の記憶制御装置
のいずれか1つに接続された各複数の中央処理装
置、チヤネル制御装置、主記憶装置とをそなえ、
かつ中央処理装置とチヤネル制御装置と主記憶装
置相互間のデータ転送は記憶制御装置を介して行
われるデータ処理システムであつて、自装置に接
続されている主記憶装置へのアクセスを制御する
第一のパイプラインと、他の記憶制御装置に接続
されている主記憶装置へのアクセスでの自装置で
必要な制御を行う為の第二のパイプラインと、自
装置に接続されている装置からのアクセスのうち
少なくとも他の記憶制御装置に接続されている主
記憶装置に対するアクセスの優先順位を決定し、
他の記憶制御装置へ該アクセスを送出する第一の
優先決定回路と、自装置に接続されている装置か
らのアクセスと他の記憶制御装置の前記第一の優
先決定回路から送られてきたアクセスとのうち少
なくとも自装置に接続されている主記憶装置への
アクセスの優先順位を決定し、第一のパイプライ
ン及び他の記憶制御装置の第二のパイプラインへ
該アクセスを送出する第二の優先決定回路を有す
る記憶制御装置において、自装置に接続されてい
る中央処理装置あるいはチヤネル制御装置からの
アクセスのうちシステム内の複数の装置に対して
同期してデータを設定するアクセスを識別する識
別回路を具備し、該識別回路により、該当するア
クセスが認識された時、該アクセスは自装置の第
二の優先決定回路でのみ優先順位をとり処理され
る事を特徴とするアクセス制御方式である。
制御装置と、それぞれが前記複数の記憶制御装置
のいずれか1つに接続された各複数の中央処理装
置、チヤネル制御装置、主記憶装置とをそなえ、
かつ中央処理装置とチヤネル制御装置と主記憶装
置相互間のデータ転送は記憶制御装置を介して行
われるデータ処理システムであつて、自装置に接
続されている主記憶装置へのアクセスを制御する
第一のパイプラインと、他の記憶制御装置に接続
されている主記憶装置へのアクセスでの自装置で
必要な制御を行う為の第二のパイプラインと、自
装置に接続されている装置からのアクセスのうち
少なくとも他の記憶制御装置に接続されている主
記憶装置に対するアクセスの優先順位を決定し、
他の記憶制御装置へ該アクセスを送出する第一の
優先決定回路と、自装置に接続されている装置か
らのアクセスと他の記憶制御装置の前記第一の優
先決定回路から送られてきたアクセスとのうち少
なくとも自装置に接続されている主記憶装置への
アクセスの優先順位を決定し、第一のパイプライ
ン及び他の記憶制御装置の第二のパイプラインへ
該アクセスを送出する第二の優先決定回路を有す
る記憶制御装置において、自装置に接続されてい
る中央処理装置あるいはチヤネル制御装置からの
アクセスのうちシステム内の複数の装置に対して
同期してデータを設定するアクセスを識別する識
別回路を具備し、該識別回路により、該当するア
クセスが認識された時、該アクセスは自装置の第
二の優先決定回路でのみ優先順位をとり処理され
る事を特徴とするアクセス制御方式である。
又、上記記憶制御装置において中央処理装置か
らチヤネル制御装置へのデータ転送アクセスを識
別する識別回路を具備し、該当するアクセスが認
識された時、アクセス発生元である中央処理装置
が接続されている記憶制御装置の第二の優先決定
回路でのみ優先順位をとり処理する事を特徴とす
る。
らチヤネル制御装置へのデータ転送アクセスを識
別する識別回路を具備し、該当するアクセスが認
識された時、アクセス発生元である中央処理装置
が接続されている記憶制御装置の第二の優先決定
回路でのみ優先順位をとり処理する事を特徴とす
る。
なお本発明において同期的なアクセスとは、複
数の装置に対するアクセスが同時的に行われる場
合のみでなく、複数の装置に対する各アクセス間
に予め知り得る一定の時間関係が保たれている場
合をも含むものである。
数の装置に対するアクセスが同時的に行われる場
合のみでなく、複数の装置に対する各アクセス間
に予め知り得る一定の時間関係が保たれている場
合をも含むものである。
以下に、本発明の詳細を実施例にしたがつて説
明する。
明する。
第2図を本発明の1実施例システムとして説明
する。中央処理装置CPU0,CPU1、チヤネル
制御装置CHP0,CHP1、記憶制御装置MCU
0,MCU1、主記憶装置MSU0,MSU1,
MSU2,MSU3からなつている。しかし本実施
例では、CPU0,CHP0,MSU0,MSU1が
それぞれMCU0に接続されて1つのアクセス制
御系を構成し、またCPU1,CHP1,MSU2,
MSU3がそれぞれMCU1に接続されて他の1つ
のアクセス制御系を構成している。さらにMCU
0およびMCU1間には、制御情報、アドレス、
データ等を転送するインタフエースが設けられて
いる。
する。中央処理装置CPU0,CPU1、チヤネル
制御装置CHP0,CHP1、記憶制御装置MCU
0,MCU1、主記憶装置MSU0,MSU1,
MSU2,MSU3からなつている。しかし本実施
例では、CPU0,CHP0,MSU0,MSU1が
それぞれMCU0に接続されて1つのアクセス制
御系を構成し、またCPU1,CHP1,MSU2,
MSU3がそれぞれMCU1に接続されて他の1つ
のアクセス制御系を構成している。さらにMCU
0およびMCU1間には、制御情報、アドレス、
データ等を転送するインタフエースが設けられて
いる。
たとえばCPU0が自系のMSU0,MSU1の
いずれかにアクセスを行う場合には、MCU0が
そのアクセス要求を処理して指示された装置の選
択とデータ転送の制御を行う。しかし、CPU0
が他系のMSU2,MSU3のいずれかにアクセス
を行う場合には、MCU0がCPU0からのアクセ
ス要求をさらにMCU1にも転送し、MCU0およ
びMCU1の双方を介してアクセス制御が行われ
る。
いずれかにアクセスを行う場合には、MCU0が
そのアクセス要求を処理して指示された装置の選
択とデータ転送の制御を行う。しかし、CPU0
が他系のMSU2,MSU3のいずれかにアクセス
を行う場合には、MCU0がCPU0からのアクセ
ス要求をさらにMCU1にも転送し、MCU0およ
びMCU1の双方を介してアクセス制御が行われ
る。
第3図はMCU0,MCU1の細部構成図であ
り、図中、1はMCU0,2はMCU1,3乃至6
は制御情報およびアドレス等を転送する制御用の
インタフエース線、7および8はデータ転送用の
インタフエース線である。またMCU0において、
103乃至106はレジスタ、107および10
8はアクセス要求自他識別回路、109は自
MCU優先決定回路、110は他MCU優先決定回
路、111は自MCUパイプライン、112は他
MCUパイプライン、113は実行制御回路、1
14乃至120はレジスタ、121乃至124は
セレクタである。なおMCU1における参照番号
203乃至224の各要素は、第1桁数字が“2”で始
まつているが、MCU0における参照番号103乃至
124の各要素とそれぞれ対応するものであるので、
説明は省略する。
り、図中、1はMCU0,2はMCU1,3乃至6
は制御情報およびアドレス等を転送する制御用の
インタフエース線、7および8はデータ転送用の
インタフエース線である。またMCU0において、
103乃至106はレジスタ、107および10
8はアクセス要求自他識別回路、109は自
MCU優先決定回路、110は他MCU優先決定回
路、111は自MCUパイプライン、112は他
MCUパイプライン、113は実行制御回路、1
14乃至120はレジスタ、121乃至124は
セレクタである。なおMCU1における参照番号
203乃至224の各要素は、第1桁数字が“2”で始
まつているが、MCU0における参照番号103乃至
124の各要素とそれぞれ対応するものであるので、
説明は省略する。
CPUからCHPへのデータ転送アクセスのデー
タバスは、MCUへのアクセスのアドレスバスと
共用され、レジスタ103,203を経由する。
タバスは、MCUへのアクセスのアドレスバスと
共用され、レジスタ103,203を経由する。
CPUからのアクセスがどのMCUに接続されて
いるCHPに対するものであつても、このCPUが
接続されているMCUにおいて優先順位がとられ、
自装置に接続されているMSUへのアクセスを制
御するパイプライン、すなわち自MCUパイプラ
インに入力されると同時に、他のMCUへも制御
コード、アドレス情報が送出される。
いるCHPに対するものであつても、このCPUが
接続されているMCUにおいて優先順位がとられ、
自装置に接続されているMSUへのアクセスを制
御するパイプライン、すなわち自MCUパイプラ
インに入力されると同時に、他のMCUへも制御
コード、アドレス情報が送出される。
該アクセスが自MCUに接続されているCHPへ
のアクセスであれば、自MCUパイプラインの制
御によりデータ転送を行い、他のMCUに接続さ
れているCHPへのアクセスであれば、そのCHP
が接続されているMCU内の他MCUパイプライン
の制御によりデータ転送が行われる。
のアクセスであれば、自MCUパイプラインの制
御によりデータ転送を行い、他のMCUに接続さ
れているCHPへのアクセスであれば、そのCHP
が接続されているMCU内の他MCUパイプライン
の制御によりデータ転送が行われる。
MCU0において、アクセス要求自他識別回路
107,108は、それぞれCPU0およびCHP
0からのアクセス要求が自系(MCU0)に属す
るものか他系(MCU1)に属するものかを識別
し、識別結果にしたがつてそのアクセス要求を、
自MCU優先決定回路109または他MCU優先決
定回路110へ転送する。なお、アクセス要求自
他識別回路107,108は、全システム同期ア
クセス要求、CHPへのデータ転送要求について
は自系として取扱い、自MCU優先決定回路10
9へ転送する。
107,108は、それぞれCPU0およびCHP
0からのアクセス要求が自系(MCU0)に属す
るものか他系(MCU1)に属するものかを識別
し、識別結果にしたがつてそのアクセス要求を、
自MCU優先決定回路109または他MCU優先決
定回路110へ転送する。なお、アクセス要求自
他識別回路107,108は、全システム同期ア
クセス要求、CHPへのデータ転送要求について
は自系として取扱い、自MCU優先決定回路10
9へ転送する。
自MCU優先決定回路109は、自系のCPU
0,CHP0および他系の装置から、自系のCPU
0,CHP0,MSU0,MSU1に向けられたア
クセス要求について優先順位を判定し、選択され
たアクセス要求の情報を、自MCUパイプライン
111およびレジスタ114へ供給する。
0,CHP0および他系の装置から、自系のCPU
0,CHP0,MSU0,MSU1に向けられたア
クセス要求について優先順位を判定し、選択され
たアクセス要求の情報を、自MCUパイプライン
111およびレジスタ114へ供給する。
他MCU優先決定回路110は、CPU0および
CHP0から他系の装置に向けられたアクセス要
求について優先順位を決定し、レジスタ115、
インタフエース線3、MCU1のレジスタ205
を経由して、MCU1の自MCU優先決定回路20
9へ転送する。
CHP0から他系の装置に向けられたアクセス要
求について優先順位を決定し、レジスタ115、
インタフエース線3、MCU1のレジスタ205
を経由して、MCU1の自MCU優先決定回路20
9へ転送する。
自MCUパイプライン111および他MCUパイ
プライン112は、アクセス要求にもとづくデー
タ転送の制御を行う。
プライン112は、アクセス要求にもとづくデー
タ転送の制御を行う。
第4図に自MCUパイプライン111および他
MCUパイプライン112の構成を示す。各パイ
プライン111,112はそれぞれシフトレジス
タで構成されている。図中のLP1ないしLP10
とRP1ないしRP10は、それぞれシフトレジス
タの各ステージのレジスタを示している。
MCUパイプライン112の構成を示す。各パイ
プライン111,112はそれぞれシフトレジス
タで構成されている。図中のLP1ないしLP10
とRP1ないしRP10は、それぞれシフトレジス
タの各ステージのレジスタを示している。
各パイプライン111,112中を流れるアク
セス情報には次のようなものが含まれている。
セス情報には次のようなものが含まれている。
a アクセスの有効、無効を示す
VALID情報
b アクセスの種類を示す
OPECODE情報(制御コード)
c アクセスのメモリアドレスを示す
ADDRESS情報(アドレス情報)
d アクセス元装置を示す
UNIT ID情報(制御コード)
第3図に戻ると、自MCUパイプライン111
は、自系のMCU0で選ばれたアクセスの自系の
装置に対するアクセス制御を行い、他MCUパイ
プライン112は、他系のMCU1でアクセスが
選択されると、レジスタ214、インタフエース
線6、レジスタ106を経て制御情報を受取り、
自MCUパイプライン111に代わつて自系の装
置に対するアクセス制御を行う。後者の場合に
は、他MCU優先決定回路210、レジスタ21
5、インタフエース線5、レジスタ105、自
MCU優先決定回路109を使用する場合と異な
つて、MCU0およびMCU1は、MCU1の自
MCU優先決定回路209のみによつて実行タイ
ミングを制御されるため、同期的にデータ転送が
行われる。
は、自系のMCU0で選ばれたアクセスの自系の
装置に対するアクセス制御を行い、他MCUパイ
プライン112は、他系のMCU1でアクセスが
選択されると、レジスタ214、インタフエース
線6、レジスタ106を経て制御情報を受取り、
自MCUパイプライン111に代わつて自系の装
置に対するアクセス制御を行う。後者の場合に
は、他MCU優先決定回路210、レジスタ21
5、インタフエース線5、レジスタ105、自
MCU優先決定回路109を使用する場合と異な
つて、MCU0およびMCU1は、MCU1の自
MCU優先決定回路209のみによつて実行タイ
ミングを制御されるため、同期的にデータ転送が
行われる。
実行制御回路113は、自および他のパイプラ
イン111,112のいずれかにより制御され、
MSC0またはMSU1から読み出されたデータ
を、CPU0またはCHP0へ転送し、あるいはイ
ンタフエース線7,8を経由して、MCU1との
間でデータ交換を行う。レジスタ117乃至12
0およびセレクタ122乃至124はこれらのデ
ータ転送をつかさどる。また実行制御回路113
は、自および他パイプライン111,112から
のアクセス制御が競合した場合、他パイプライン
112からのアクセス制御を選択するように制御
される。
イン111,112のいずれかにより制御され、
MSC0またはMSU1から読み出されたデータ
を、CPU0またはCHP0へ転送し、あるいはイ
ンタフエース線7,8を経由して、MCU1との
間でデータ交換を行う。レジスタ117乃至12
0およびセレクタ122乃至124はこれらのデ
ータ転送をつかさどる。また実行制御回路113
は、自および他パイプライン111,112から
のアクセス制御が競合した場合、他パイプライン
112からのアクセス制御を選択するように制御
される。
レジスタ114は、自MCU優先選択回路10
9が選択したアクセス要求の制御情報およびアド
レス等をMSU0およびMSU1に転送するととも
に、インタフエース線4を経てMCU1にも転送
し、レジスタ206を介して他MCUパイプライ
ン212を制御する。
9が選択したアクセス要求の制御情報およびアド
レス等をMSU0およびMSU1に転送するととも
に、インタフエース線4を経てMCU1にも転送
し、レジスタ206を介して他MCUパイプライ
ン212を制御する。
セレクタ121およびレジスタ116は、
CHP0に対するアクセスの場合に、自あるいは
他のパイプライン111,112から出力された
データをCHP0に転送する。また自および他パ
イプライン111,112からのデータ出力が競
合した場合には、他パイプライン112から出力
されたデータを選択するように制御される。
CHP0に対するアクセスの場合に、自あるいは
他のパイプライン111,112から出力された
データをCHP0に転送する。また自および他パ
イプライン111,112からのデータ出力が競
合した場合には、他パイプライン112から出力
されたデータを選択するように制御される。
以上の説明は、便宜上MCU0を中心に行われ
たが、MCU1についても全く同様に適用できる。
たが、MCU1についても全く同様に適用できる。
次に、具体例により回路動作を説明する。
(1) CPU0からMSU0、MSU1へのデータ読
み出しアクセスの場合の動作(自系の装置が別
の自系の装置のみをアクセスする例) CPU0からのアクセスはレジスタ103
に設定される。
み出しアクセスの場合の動作(自系の装置が別
の自系の装置のみをアクセスする例) CPU0からのアクセスはレジスタ103
に設定される。
レジスタ103に設定されたアクセスは、
アクセス要求自他識別回路107において、
自MCUを介するMSU0,MSU1へのアク
セスであると認識される。
アクセス要求自他識別回路107において、
自MCUを介するMSU0,MSU1へのアク
セスであると認識される。
自MCUと認識されたアクセスは、自MCU
優先決定回路109に入力され、他MCU優
先決定回路110へは入力されない。
優先決定回路109に入力され、他MCU優
先決定回路110へは入力されない。
自MCU優先決定回路109で選ばれたア
クセスは、自MCUパイプライン111とレ
ジスタ114に送られる。
クセスは、自MCUパイプライン111とレ
ジスタ114に送られる。
自MCUパイプライン111に入力された
アクセスは、第4図のレジスタLP10より
実行制御回路113に入力され、またレジス
タ114のアクセスは、MSU0,MSU1に
アクセス要求として送られる。
アクセスは、第4図のレジスタLP10より
実行制御回路113に入力され、またレジス
タ114のアクセスは、MSU0,MSU1に
アクセス要求として送られる。
実行制御回路113は、アクセス情報中の
アドレス情報よりMSUの識別を、UNITID
情報よりデータ送出先装置の識別を、
OPECODE情報よりMSUからデータ読み出
しである事を識別し、セレクタ123,12
4を用いて、MSUからCPU0へのデータ送
出を行う。
アドレス情報よりMSUの識別を、UNITID
情報よりデータ送出先装置の識別を、
OPECODE情報よりMSUからデータ読み出
しである事を識別し、セレクタ123,12
4を用いて、MSUからCPU0へのデータ送
出を行う。
一方、レジスタ114の情報は、他MCU
(MCU1)のレジスタ206へも送られ、他
MCUパイプライン212を経て同様に実行
制御回路213に入力される。しかしアクセ
ス情報中のUNIT IDが他MCUに接続され
る装置を示し、アドレス情報が他MCUに接
続されているMSUを示すため、何の処理も
行われない。
(MCU1)のレジスタ206へも送られ、他
MCUパイプライン212を経て同様に実行
制御回路213に入力される。しかしアクセ
ス情報中のUNIT IDが他MCUに接続され
る装置を示し、アドレス情報が他MCUに接
続されているMSUを示すため、何の処理も
行われない。
(2) CPU0からMSU2,3へのデータ読み出し
アクセスの場合の動作(自系の装置が他系の装
置のみをアクセスする例) CPU0からのアクセスはレジスタ103
に設定され、アクセス要求自他識別回路10
7へ入力される。
アクセスの場合の動作(自系の装置が他系の装
置のみをアクセスする例) CPU0からのアクセスはレジスタ103
に設定され、アクセス要求自他識別回路10
7へ入力される。
アクセス要求自他識別回路107におい
て、アクセスは他MCUを介するMSU2,
MSU3へのアクセスであると認識される。
て、アクセスは他MCUを介するMSU2,
MSU3へのアクセスであると認識される。
他MCUと認識されたアクセスは、他MCU
優先決定回路110へ入力される。
優先決定回路110へ入力される。
他MCU優先決定回路110で選ばれたア
クセスは、レジスタ115を通してレジスタ
205に設定される。
クセスは、レジスタ115を通してレジスタ
205に設定される。
レジスタ205のアクセスは、自MCU優
先決定回路209に入力される。
先決定回路209に入力される。
自MCU優先決定回路209で選ばれたア
クセスは、自MCUパイプライン211およ
びレジスタ214に送られる。
クセスは、自MCUパイプライン211およ
びレジスタ214に送られる。
自MCUパイプライン211に入力された
アクセスは、第4図のレジスタLP10に相
当する位置から実行制御回路213に送られ
る。
アクセスは、第4図のレジスタLP10に相
当する位置から実行制御回路213に送られ
る。
実行制御回路213では、アクセス情報中
のアドレス情報によりMSUを識別し、
UNIT ID情報によりデータ送出先装置が他
MCUに接続されている装置であることを識
別し、OPECODE情報によりMSUからのデ
ータ読み出しであることを識別し、セレクタ
222を用いて、MSUからのデータをレジ
スタ217を経てMCU0のレジスタ118
へ送出する。
のアドレス情報によりMSUを識別し、
UNIT ID情報によりデータ送出先装置が他
MCUに接続されている装置であることを識
別し、OPECODE情報によりMSUからのデ
ータ読み出しであることを識別し、セレクタ
222を用いて、MSUからのデータをレジ
スタ217を経てMCU0のレジスタ118
へ送出する。
一方、レジスタ214のアクセスは、
MCU0のレジスタ106へも送出される。
MCU0のレジスタ106へも送出される。
レジスタ106のアクセスは、他MCUパ
イプライン112に入力され、第4図のレジ
スタRP10より実行制御回路113へ送出
される。
イプライン112に入力され、第4図のレジ
スタRP10より実行制御回路113へ送出
される。
実行制御回路113は、アクセス情報中の
アドレス情報により他MCUのMSUであるこ
とを識別し、UNIT ID情報によりデータ送
出先装置を識別し、OPECODE情報により
MSUからのデータ読み出しであることを識
別してセレクタ123,124を制御し、レ
ジスタ118のデータをレジスタ119を経
てCPU0へ送出する。
アドレス情報により他MCUのMSUであるこ
とを識別し、UNIT ID情報によりデータ送
出先装置を識別し、OPECODE情報により
MSUからのデータ読み出しであることを識
別してセレクタ123,124を制御し、レ
ジスタ118のデータをレジスタ119を経
てCPU0へ送出する。
(3) CPU0からCHP0,CHP1への同期的デー
タ転送アクセスの動作(一方の系の装置が自系
と他系の装置に対して同期アクセスを行う例) CPU0からのアクセスはレジスタ103
に設定される。
タ転送アクセスの動作(一方の系の装置が自系
と他系の装置に対して同期アクセスを行う例) CPU0からのアクセスはレジスタ103
に設定される。
レジスタ103にあるアクセスはアクセス
要求自他識別回路107に入力され、同期ア
クセスであるため自MCUと認識される。
要求自他識別回路107に入力され、同期ア
クセスであるため自MCUと認識される。
このためアクセスは自MCU優先決定回路
109に入力され、他MCU優先決定回路1
10へは入力されない。
109に入力され、他MCU優先決定回路1
10へは入力されない。
自MCU優先決定回路109で選ばれたア
クセスは、自MCUパイプライン111とレ
ジスタ114に送られる。
クセスは、自MCUパイプライン111とレ
ジスタ114に送られる。
自MCUパイプライン111に入力された
アクセスは、第4図のレジスタLP4よりセ
レクタ121に入力され、ここでOPECODE
情報によりCHPへのデータ転送と認識され
るとアドレス情報がレジスタ116に設定さ
れる。
アクセスは、第4図のレジスタLP4よりセ
レクタ121に入力され、ここでOPECODE
情報によりCHPへのデータ転送と認識され
るとアドレス情報がレジスタ116に設定さ
れる。
レジスタ116のアドレス情報は、CHP
0へ送出される。
0へ送出される。
一方、レジスタ114に設定されたアクセ
スは、他方のMCU1のレジスタ206に送
られ、他MCUパイプライン212に入力さ
れる。
スは、他方のMCU1のレジスタ206に送
られ、他MCUパイプライン212に入力さ
れる。
他MCUパイプライン212のアクセスは、
第4図のレジスタRP4に相当する位置より
セレクタ221に送られる。
第4図のレジスタRP4に相当する位置より
セレクタ221に送られる。
セレクタ221では、OPECODE情報によ
りCHP1へのデータ転送と認識され、アド
レス情報がレジスタ216に設定されて、
CHP1へ送出される。
りCHP1へのデータ転送と認識され、アド
レス情報がレジスタ216に設定されて、
CHP1へ送出される。
(4) CPU0からCHP0,CHP1への同期的デー
タ転送アクセスと、CPU1からMSU2,
MSU3へのデータ転送アクセスとが同時に発
生した場合(一方の系からの全系同期アクセス
と他方の系から自系装置への非同期アクセスと
が競合せず並行して行われる例) CPU0からCHP0およびCHP1への同期
アクセス動作は、前項の(3)で述べられている
通りである。一方、CPU1からMSU2,
MSU3へのアクセス要求は、アクセス要求
自他識別回路207で自MCUと認識される
ので、自MCU優先決定回路209に入力さ
れる。ここでCPU1からのアクセス要求が
選ばれれば、自MCUパイプライン211と
レジスタ214に入力される。
タ転送アクセスと、CPU1からMSU2,
MSU3へのデータ転送アクセスとが同時に発
生した場合(一方の系からの全系同期アクセス
と他方の系から自系装置への非同期アクセスと
が競合せず並行して行われる例) CPU0からCHP0およびCHP1への同期
アクセス動作は、前項の(3)で述べられている
通りである。一方、CPU1からMSU2,
MSU3へのアクセス要求は、アクセス要求
自他識別回路207で自MCUと認識される
ので、自MCU優先決定回路209に入力さ
れる。ここでCPU1からのアクセス要求が
選ばれれば、自MCUパイプライン211と
レジスタ214に入力される。
自MCUパイプライン211のLP4から分
岐したアクセス要求はセレクタ221に入力
されるが、OPECODE情報によりCHP1へ
のデータ転送ではないと認識され、アクセス
先不整合となつて選択されることがない。そ
してこのとき(3)の,で述べられている
CPU0からCHP1への同期アクセス要求が
他MCUパイプライン212のRP4からセレ
クタ221に入力されていればこちらが選択
され、レジスタ216を介してCHP1へ送
られる。
岐したアクセス要求はセレクタ221に入力
されるが、OPECODE情報によりCHP1へ
のデータ転送ではないと認識され、アクセス
先不整合となつて選択されることがない。そ
してこのとき(3)の,で述べられている
CPU0からCHP1への同期アクセス要求が
他MCUパイプライン212のRP4からセレ
クタ221に入力されていればこちらが選択
され、レジスタ216を介してCHP1へ送
られる。
レジスタ214に設定されたCPU1のア
クセス要求は、MSU2,MSU3と他系の
MCU0へ送られるが、MCU0のセレクタ1
21ではで述べられている同じ理由で
CPU1のアクセス要求は選択されず、CPU
0からCHP0への同期アクセス要求が選択
される。
クセス要求は、MSU2,MSU3と他系の
MCU0へ送られるが、MCU0のセレクタ1
21ではで述べられている同じ理由で
CPU1のアクセス要求は選択されず、CPU
0からCHP0への同期アクセス要求が選択
される。
この結果、CPU0からCHP0,CHP1へ
のデータ転送と、CPU1からMSU2,
MSU3へのデータ転送アクセスは、並行し
て実行される。
のデータ転送と、CPU1からMSU2,
MSU3へのデータ転送アクセスは、並行し
て実行される。
(5) CPU0からCHP0,CHP1への同期的デー
タ転送アクセスと、CPU1からCHP1へのデ
ータ転送アクセスとが同時に発生した場合(一
方の系からの全系同期アクセスと他方の系から
自系装置への非同期アクセスとが競合する例) 前項の(4)と途中まで類似した動作が行われる
が、セレクタ221では他MCUパイプライン2
12からセレクタ221に入力されたアクセス要
求はアクセス先がCHP1のため、自MCUパイプ
ライン211からセレクタ221に入力されるア
クセス要求のアクセス先CHP1と競合するが、
セレクタ221は他MCUパイプライン212か
らの入力を要求させるように動作するので、
CPU0からCHP1への同期アクセス要求が実行
される。
タ転送アクセスと、CPU1からCHP1へのデ
ータ転送アクセスとが同時に発生した場合(一
方の系からの全系同期アクセスと他方の系から
自系装置への非同期アクセスとが競合する例) 前項の(4)と途中まで類似した動作が行われる
が、セレクタ221では他MCUパイプライン2
12からセレクタ221に入力されたアクセス要
求はアクセス先がCHP1のため、自MCUパイプ
ライン211からセレクタ221に入力されるア
クセス要求のアクセス先CHP1と競合するが、
セレクタ221は他MCUパイプライン212か
らの入力を要求させるように動作するので、
CPU0からCHP1への同期アクセス要求が実行
される。
一方、セレクタ121では、他MCUパイプラ
イン112から入力されるアクセス要求のアクセ
ス先はCHP1であるためアクセス先不整合とな
つて選択されず、自MCUパイプライン111か
ら入力されるCPU0からCHP0への同期アクセ
ス要求が選択され実行される。なおCPU1から
のCHP1へのデータ転送アクセスは送出されな
いこととなるので、再度自MCUの優先順位決定
回路209に入力されることとなる。
イン112から入力されるアクセス要求のアクセ
ス先はCHP1であるためアクセス先不整合とな
つて選択されず、自MCUパイプライン111か
ら入力されるCPU0からCHP0への同期アクセ
ス要求が選択され実行される。なおCPU1から
のCHP1へのデータ転送アクセスは送出されな
いこととなるので、再度自MCUの優先順位決定
回路209に入力されることとなる。
この制御により、CHP1へのデータ転送アク
セスは、他MCU優先決定回路110および自
MCU優先決定回路209に参加する必要がなく
なつて、MCU0,MCU1間のアクセス送出数を
減らす事ができ、またMCU0内の自MCU優先決
定回路109で優先順位がいつたんとられると、
MCU1内の他MCUパイプライン212の入力は
必ず保証されるため同期化される。
セスは、他MCU優先決定回路110および自
MCU優先決定回路209に参加する必要がなく
なつて、MCU0,MCU1間のアクセス送出数を
減らす事ができ、またMCU0内の自MCU優先決
定回路109で優先順位がいつたんとられると、
MCU1内の他MCUパイプライン212の入力は
必ず保証されるため同期化される。
また自MCUからの非同期アクセス要求と他
MCUからの同期アクセス要求とが自MCU内の自
パイプラインと他パイプラインとで競合している
場合には、自MCUの実行制御回路(たとえば1
13)あるいはセレクタ(たとえば121)にお
いて他MCUからの同期アクセス要求が選択され
る。しかし自MCUと他MCUからの同期アクセス
要求が各MCU内の自および他パイプラインにお
いて同時に競合している場合には、同期アクセス
は行われない。
MCUからの同期アクセス要求とが自MCU内の自
パイプラインと他パイプラインとで競合している
場合には、自MCUの実行制御回路(たとえば1
13)あるいはセレクタ(たとえば121)にお
いて他MCUからの同期アクセス要求が選択され
る。しかし自MCUと他MCUからの同期アクセス
要求が各MCU内の自および他パイプラインにお
いて同時に競合している場合には、同期アクセス
は行われない。
なお本発明は、上記した実施例に限られるもの
ではなく中央処理装置、チヤネル制御装置、記憶
制御装置、主記憶装置が任意複数台有するシステ
ムにおいて実施可能である。
ではなく中央処理装置、チヤネル制御装置、記憶
制御装置、主記憶装置が任意複数台有するシステ
ムにおいて実施可能である。
以上のように本発明によれば、アクセス要求に
対して優先順位を決定するアクセス制御系が複数
存在するシステムにおいて、同期アクセス要求の
場合には優先順位の決定を1箇所だけに限定して
行わせることにより、同期アクセスを可能にし、
システムの効率を向上させることができる。
対して優先順位を決定するアクセス制御系が複数
存在するシステムにおいて、同期アクセス要求の
場合には優先順位の決定を1箇所だけに限定して
行わせることにより、同期アクセスを可能にし、
システムの効率を向上させることができる。
第1図は従来システムの全体構成図、第2図は
本発明の1実施例システムの全体構成図、第3図
は第2図におけるMCU0,MCU1の細部構成
図、第4図は自MCUパイプラインおよび他MCU
パイプラインの構成図である。 図中、1はMCU0,2はMCU1,3乃至8は
MCU間のインタフエース線、103乃至106
および114乃至120はレジスタ、107およ
び108はアクセス要求自他識別回路、109は
自MCU優先決定回路、110は他MCU優先決定
回路、111は自MCUパイプライン、112は
他MCUパイプライン、113は実行制御回路、
121乃至124はセレクタを示す。
本発明の1実施例システムの全体構成図、第3図
は第2図におけるMCU0,MCU1の細部構成
図、第4図は自MCUパイプラインおよび他MCU
パイプラインの構成図である。 図中、1はMCU0,2はMCU1,3乃至8は
MCU間のインタフエース線、103乃至106
および114乃至120はレジスタ、107およ
び108はアクセス要求自他識別回路、109は
自MCU優先決定回路、110は他MCU優先決定
回路、111は自MCUパイプライン、112は
他MCUパイプライン、113は実行制御回路、
121乃至124はセレクタを示す。
Claims (1)
- 【特許請求の範囲】 1 相互に接続された複数の記憶制御装置と、そ
れぞれが前記複数の記憶制御装置のいずれか1つ
に接続された各複数の中央処理装置、チヤネル制
御装置、主記憶装置とをそなえ、かつ中央処理装
置とチヤネル制御装置と主記憶装置相互間のデー
タ転送は記憶制御装置を介して行われるデータ処
理システムであつて、自装置に接続されている主
記憶装置へのアクセスを制御する第一のパイプラ
インと、他の記憶制御装置に接続されている主記
憶装置へのアクセスでの自装置で必要な制御を行
う為の第二のパイプラインと、自装置に接続され
ている装置からのアクセスのうち少なくとも他の
記憶制御装置に接続されている主記憶装置に対す
るアクセスの優先順位を決定し、他の記憶制御装
置へ該アクセスを送出する第一の優先決定回路
と、自装置に接続されている装置からのアクセス
と他の記憶制御装置の前記第一の優先決定回路か
ら送られてきたアクセスとのうち少なくとも自装
置に接続されている主記憶装置へのアクセスの優
先順位を決定し、第一のパイプライン及び他の記
憶制御装置の第二のパイプラインへ該アクセスを
送出する第二の優先決定回路を有する記憶制御装
置において、自装置に接続されている中央処理装
置あるいはチヤネル制御装置からのアクセスのう
ちシステム内の複数の装置に対して同期してデー
タを設定するアクセスを識別する識別回路を具備
し、該識別回路により、該当するアクセスが認識
された時、該アクセスは自装置の第二の優先決定
回路でのみ優先順位をとり処理される事を特徴と
するアクセス制御方式。 2 特許請求の範囲第1項記載のアクセス制御方
式において、上記識別回路は中央処理装置からチ
ヤネル制御装置へのデータ転送アクセスを識別す
る識別回路を含み、該当するアクセスが認識され
た時、アクセス発生元である中央処理装置が接続
されている記憶制御装置の第二の優先決定回路で
のみ優先順位をとり処理する事を特徴とするアク
セス制御方式。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3496484A JPS60178566A (ja) | 1984-02-25 | 1984-02-25 | アクセス制御方式 |
CA000469910A CA1221464A (en) | 1983-12-26 | 1984-12-12 | Data processor system having improved data throughput of multiprocessor system |
US06/682,316 US4718006A (en) | 1983-12-26 | 1984-12-17 | Data processor system having improved data throughput in a multiprocessor system |
DE8484402614T DE3484235D1 (de) | 1983-12-26 | 1984-12-17 | Datenverarbeitungssystem mit mehreren multiprozessorsystemen. |
EP84402614A EP0147295B1 (en) | 1983-12-26 | 1984-12-17 | Data processing system including a plurality of multiprocessor systems |
AU36857/84A AU554059B2 (en) | 1983-12-26 | 1984-12-18 | A data processor system having improved data throughput of multiprocessor system |
BR8406678A BR8406678A (pt) | 1983-12-26 | 1984-12-21 | Sistema processador de dados incluindo uma pluralidade de sistemas multiprocessadores e processo para processamento de dados em uma unidade de controle de memoria fornecida em um sistema multiprocessador |
KR1019840008243A KR890004995B1 (ko) | 1983-12-26 | 1984-12-21 | 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템 및 방법 |
ES539033A ES8602272A1 (es) | 1983-12-26 | 1984-12-24 | Una instalacion de tratamiento de datos que incluye una pluralidad de dispositivos multiprocesadores. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3496484A JPS60178566A (ja) | 1984-02-25 | 1984-02-25 | アクセス制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60178566A JPS60178566A (ja) | 1985-09-12 |
JPH022178B2 true JPH022178B2 (ja) | 1990-01-17 |
Family
ID=12428825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3496484A Granted JPS60178566A (ja) | 1983-12-26 | 1984-02-25 | アクセス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60178566A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63284660A (ja) * | 1987-05-16 | 1988-11-21 | Nec Corp | プロセッサ間通信方式 |
JP2006221433A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 共有メモリ装置 |
JP4715219B2 (ja) * | 2005-02-10 | 2011-07-06 | ソニー株式会社 | 共有メモリ装置 |
-
1984
- 1984-02-25 JP JP3496484A patent/JPS60178566A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS60178566A (ja) | 1985-09-12 |
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