JPH022178B2 - - Google Patents

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JPH022178B2
JPH022178B2 JP3496484A JP3496484A JPH022178B2 JP H022178 B2 JPH022178 B2 JP H022178B2 JP 3496484 A JP3496484 A JP 3496484A JP 3496484 A JP3496484 A JP 3496484A JP H022178 B2 JPH022178 B2 JP H022178B2
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1657—Access to multiple memories

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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、複数の中央処理装置、チヤネル制御
装置、記憶制御装置、主記憶装置を有するデータ
処理システムにおけるアクセス制御方式に関し、
特に異なるアクセス制御系の複数の装置に対して
同期的なアクセスを可能にするアクセス制御方式
に関する。
〔技術の背景〕
従来のシステム構成図を第１図に示す。図中、
CPU０，CPU１は中央処理装置、CHP０，CHP
１はチヤネル制御装置、MCU０，MCU１は記憶
制御装置、MSU０，MSU１，MSU２，MSU３
は主記憶装置である。従来のシステム構成におい
てシステム内の複数の装置に同期してデータを設
定するアクセスの制御はさほど困難な事ではな
い。例えばCPU０からCHP０，CHP１へデータ
を送出する時は、CPU０よりそのアクセスの処
理の実行を決められたMCU、例えばMCU０にそ
のアクセスを出し、MCU０内で優先順位をとつ
た後CHP０，CHP１へ同時にデータを送出すれ
ば良い。
しかし、最近の情報処理装置は小型化、高速性
が要求されている為、装置間のケーブルの為のス
ペースも制限されて来ている。たとえば、後述さ
れる第２図はケーブル数を削減したシステム構成
例である。図中の各構成要素の記号は第１図に示
したものに同じである。
このシステムでの基本的動作はアクセス先主記
憶装置が接続されている記憶制御装置において該
当アクセスを処理する事である。
このシステムにおける、複数の装置に同期して
データを設定するアクセスの制御は次の方法が考
えられる。つまり主記憶装置へのアクセスを拡張
して、両記憶制御装置に接続されている装置へデ
ータを送出する場合、両記憶制御装置でそれぞれ
優先順位をとり、それぞれの装置へデータを送出
すれば良い。しかしこの制御では次の欠点があ
る。
同期させる為には両記憶制御装置で優先順位
がとれるタイミングで優先順位をとる必要があ
る為、アクセスを保持するレジスタの保持時間
が長くなり性能の低下となる。
他の記憶制御装置へアクセスを送出するバス
を使用し、又他の記憶制御装置のアクセスを保
持するレジスタを専有する為性能低下につなが
る。
〔発明の目的および構成〕
本発明の目的は上記欠点を改善し、性能低下を
伴わずに同期して複数の装置にデータを設定する
手段を提供する事である。
その為本発明は、相互に接続された複数の記憶
制御装置と、それぞれが前記複数の記憶制御装置
のいずれか１つに接続された各複数の中央処理装
置、チヤネル制御装置、主記憶装置とをそなえ、
かつ中央処理装置とチヤネル制御装置と主記憶装
置相互間のデータ転送は記憶制御装置を介して行
われるデータ処理システムであつて、自装置に接
続されている主記憶装置へのアクセスを制御する
第一のパイプラインと、他の記憶制御装置に接続
されている主記憶装置へのアクセスでの自装置で
必要な制御を行う為の第二のパイプラインと、自
装置に接続されている装置からのアクセスのうち
少なくとも他の記憶制御装置に接続されている主
記憶装置に対するアクセスの優先順位を決定し、
他の記憶制御装置へ該アクセスを送出する第一の
優先決定回路と、自装置に接続されている装置か
らのアクセスと他の記憶制御装置の前記第一の優
先決定回路から送られてきたアクセスとのうち少
なくとも自装置に接続されている主記憶装置への
アクセスの優先順位を決定し、第一のパイプライ
ン及び他の記憶制御装置の第二のパイプラインへ
該アクセスを送出する第二の優先決定回路を有す
る記憶制御装置において、自装置に接続されてい
る中央処理装置あるいはチヤネル制御装置からの
アクセスのうちシステム内の複数の装置に対して
同期してデータを設定するアクセスを識別する識
別回路を具備し、該識別回路により、該当するア
クセスが認識された時、該アクセスは自装置の第
二の優先決定回路でのみ優先順位をとり処理され
る事を特徴とするアクセス制御方式である。
又、上記記憶制御装置において中央処理装置か
らチヤネル制御装置へのデータ転送アクセスを識
別する識別回路を具備し、該当するアクセスが認
識された時、アクセス発生元である中央処理装置
が接続されている記憶制御装置の第二の優先決定
回路でのみ優先順位をとり処理する事を特徴とす
る。
なお本発明において同期的なアクセスとは、複
数の装置に対するアクセスが同時的に行われる場
合のみでなく、複数の装置に対する各アクセス間
に予め知り得る一定の時間関係が保たれている場
合をも含むものである。
〔発明の実施例〕
以下に、本発明の詳細を実施例にしたがつて説
明する。
第２図を本発明の１実施例システムとして説明
する。中央処理装置CPU０，CPU１、チヤネル
制御装置CHP０，CHP１、記憶制御装置MCU
０，MCU１、主記憶装置MSU０，MSU１，
MSU２，MSU３からなつている。しかし本実施
例では、CPU０，CHP０，MSU０，MSU１が
それぞれMCU０に接続されて１つのアクセス制
御系を構成し、またCPU１，CHP１，MSU２，
MSU３がそれぞれMCU１に接続されて他の１つ
のアクセス制御系を構成している。さらにMCU
０およびMCU１間には、制御情報、アドレス、
データ等を転送するインタフエースが設けられて
いる。
たとえばCPU０が自系のMSU０，MSU１の
いずれかにアクセスを行う場合には、MCU０が
そのアクセス要求を処理して指示された装置の選
択とデータ転送の制御を行う。しかし、CPU０
が他系のMSU２，MSU３のいずれかにアクセス
を行う場合には、MCU０がCPU０からのアクセ
ス要求をさらにMCU１にも転送し、MCU０およ
びMCU１の双方を介してアクセス制御が行われ
る。
第３図はMCU０，MCU１の細部構成図であ
り、図中、１はMCU０，２はMCU１，３乃至６
は制御情報およびアドレス等を転送する制御用の
インタフエース線、７および８はデータ転送用の
インタフエース線である。またMCU０において、
１０３乃至１０６はレジスタ、１０７および１０
８はアクセス要求自他識別回路、１０９は自
MCU優先決定回路、１１０は他MCU優先決定回
路、１１１は自MCUパイプライン、１１２は他
MCUパイプライン、１１３は実行制御回路、１
１４乃至１２０はレジスタ、１２１乃至１２４は
セレクタである。なおMCU１における参照番号
203乃至224の各要素は、第１桁数字が“２”で始
まつているが、MCU０における参照番号103乃至
124の各要素とそれぞれ対応するものであるので、
説明は省略する。
CPUからCHPへのデータ転送アクセスのデー
タバスは、MCUへのアクセスのアドレスバスと
共用され、レジスタ１０３，２０３を経由する。
CPUからのアクセスがどのMCUに接続されて
いるCHPに対するものであつても、このCPUが
接続されているMCUにおいて優先順位がとられ、
自装置に接続されているMSUへのアクセスを制
御するパイプライン、すなわち自MCUパイプラ
インに入力されると同時に、他のMCUへも制御
コード、アドレス情報が送出される。
該アクセスが自MCUに接続されているCHPへ
のアクセスであれば、自MCUパイプラインの制
御によりデータ転送を行い、他のMCUに接続さ
れているCHPへのアクセスであれば、そのCHP
が接続されているMCU内の他MCUパイプライン
の制御によりデータ転送が行われる。
MCU０において、アクセス要求自他識別回路
１０７，１０８は、それぞれCPU０およびCHP
０からのアクセス要求が自系（MCU０）に属す
るものか他系（MCU１）に属するものかを識別
し、識別結果にしたがつてそのアクセス要求を、
自MCU優先決定回路１０９または他MCU優先決
定回路１１０へ転送する。なお、アクセス要求自
他識別回路１０７，１０８は、全システム同期ア
クセス要求、CHPへのデータ転送要求について
は自系として取扱い、自MCU優先決定回路１０
９へ転送する。
自MCU優先決定回路１０９は、自系のCPU
０，CHP０および他系の装置から、自系のCPU
０，CHP０，MSU０，MSU１に向けられたア
クセス要求について優先順位を判定し、選択され
たアクセス要求の情報を、自MCUパイプライン
１１１およびレジスタ１１４へ供給する。
他MCU優先決定回路１１０は、CPU０および
CHP０から他系の装置に向けられたアクセス要
求について優先順位を決定し、レジスタ１１５、
インタフエース線３、MCU１のレジスタ２０５
を経由して、MCU１の自MCU優先決定回路２０
９へ転送する。
自MCUパイプライン１１１および他MCUパイ
プライン１１２は、アクセス要求にもとづくデー
タ転送の制御を行う。
第４図に自MCUパイプライン１１１および他
MCUパイプライン１１２の構成を示す。各パイ
プライン１１１，１１２はそれぞれシフトレジス
タで構成されている。図中のLP１ないしLP１０
とRP１ないしRP１０は、それぞれシフトレジス
タの各ステージのレジスタを示している。
各パイプライン１１１，１１２中を流れるアク
セス情報には次のようなものが含まれている。
ａ アクセスの有効、無効を示す VALID情報 ｂ アクセスの種類を示す OPECODE情報（制御コード） ｃ アクセスのメモリアドレスを示す ADDRESS情報（アドレス情報） ｄ アクセス元装置を示す UNIT ID情報（制御コード） 第３図に戻ると、自MCUパイプライン１１１
は、自系のMCU０で選ばれたアクセスの自系の
装置に対するアクセス制御を行い、他MCUパイ
プライン１１２は、他系のMCU１でアクセスが
選択されると、レジスタ２１４、インタフエース
線６、レジスタ１０６を経て制御情報を受取り、
自MCUパイプライン１１１に代わつて自系の装
置に対するアクセス制御を行う。後者の場合に
は、他MCU優先決定回路２１０、レジスタ２１
５、インタフエース線５、レジスタ１０５、自
MCU優先決定回路１０９を使用する場合と異な
つて、MCU０およびMCU１は、MCU１の自
MCU優先決定回路２０９のみによつて実行タイ
ミングを制御されるため、同期的にデータ転送が
行われる。
実行制御回路１１３は、自および他のパイプラ
イン１１１，１１２のいずれかにより制御され、
MSC０またはMSU１から読み出されたデータ
を、CPU０またはCHP０へ転送し、あるいはイ
ンタフエース線７，８を経由して、MCU１との
間でデータ交換を行う。レジスタ１１７乃至１２
０およびセレクタ１２２乃至１２４はこれらのデ
ータ転送をつかさどる。また実行制御回路１１３
は、自および他パイプライン１１１，１１２から
のアクセス制御が競合した場合、他パイプライン
１１２からのアクセス制御を選択するように制御
される。
レジスタ１１４は、自MCU優先選択回路１０
９が選択したアクセス要求の制御情報およびアド
レス等をMSU０およびMSU１に転送するととも
に、インタフエース線４を経てMCU１にも転送
し、レジスタ２０６を介して他MCUパイプライ
ン２１２を制御する。
セレクタ１２１およびレジスタ１１６は、
CHP０に対するアクセスの場合に、自あるいは
他のパイプライン１１１，１１２から出力された
データをCHP０に転送する。また自および他パ
イプライン１１１，１１２からのデータ出力が競
合した場合には、他パイプライン１１２から出力
されたデータを選択するように制御される。
以上の説明は、便宜上MCU０を中心に行われ
たが、MCU１についても全く同様に適用できる。
次に、具体例により回路動作を説明する。
(1) CPU０からMSU０、MSU１へのデータ読
み出しアクセスの場合の動作（自系の装置が別
の自系の装置のみをアクセスする例） CPU０からのアクセスはレジスタ１０３
に設定される。
レジスタ１０３に設定されたアクセスは、
アクセス要求自他識別回路１０７において、
自MCUを介するMSU０，MSU１へのアク
セスであると認識される。
自MCUと認識されたアクセスは、自MCU
優先決定回路１０９に入力され、他MCU優
先決定回路１１０へは入力されない。
自MCU優先決定回路１０９で選ばれたア
クセスは、自MCUパイプライン１１１とレ
ジスタ１１４に送られる。
自MCUパイプライン１１１に入力された
アクセスは、第４図のレジスタLP１０より
実行制御回路１１３に入力され、またレジス
タ１１４のアクセスは、MSU０，MSU１に
アクセス要求として送られる。
実行制御回路１１３は、アクセス情報中の
アドレス情報よりMSUの識別を、UNITID
情報よりデータ送出先装置の識別を、
OPECODE情報よりMSUからデータ読み出
しである事を識別し、セレクタ１２３，１２
４を用いて、MSUからCPU０へのデータ送
出を行う。
一方、レジスタ１１４の情報は、他MCU
（MCU１）のレジスタ２０６へも送られ、他
MCUパイプライン２１２を経て同様に実行
制御回路２１３に入力される。しかしアクセ
ス情報中のUNIT IDが他MCUに接続され
る装置を示し、アドレス情報が他MCUに接
続されているMSUを示すため、何の処理も
行われない。
(2) CPU０からMSU２，３へのデータ読み出し
アクセスの場合の動作（自系の装置が他系の装
置のみをアクセスする例） CPU０からのアクセスはレジスタ１０３
に設定され、アクセス要求自他識別回路１０
７へ入力される。
アクセス要求自他識別回路１０７におい
て、アクセスは他MCUを介するMSU２，
MSU３へのアクセスであると認識される。
他MCUと認識されたアクセスは、他MCU
優先決定回路１１０へ入力される。
他MCU優先決定回路１１０で選ばれたア
クセスは、レジスタ１１５を通してレジスタ
２０５に設定される。
レジスタ２０５のアクセスは、自MCU優
先決定回路２０９に入力される。
自MCU優先決定回路２０９で選ばれたア
クセスは、自MCUパイプライン２１１およ
びレジスタ２１４に送られる。
自MCUパイプライン２１１に入力された
アクセスは、第４図のレジスタLP１０に相
当する位置から実行制御回路２１３に送られ
る。
実行制御回路２１３では、アクセス情報中
のアドレス情報によりMSUを識別し、
UNIT ID情報によりデータ送出先装置が他
MCUに接続されている装置であることを識
別し、OPECODE情報によりMSUからのデ
ータ読み出しであることを識別し、セレクタ
２２２を用いて、MSUからのデータをレジ
スタ２１７を経てMCU０のレジスタ１１８
へ送出する。
一方、レジスタ２１４のアクセスは、
MCU０のレジスタ１０６へも送出される。
レジスタ１０６のアクセスは、他MCUパ
イプライン１１２に入力され、第４図のレジ
スタRP１０より実行制御回路１１３へ送出
される。
実行制御回路１１３は、アクセス情報中の
アドレス情報により他MCUのMSUであるこ
とを識別し、UNIT ID情報によりデータ送
出先装置を識別し、OPECODE情報により
MSUからのデータ読み出しであることを識
別してセレクタ１２３，１２４を制御し、レ
ジスタ１１８のデータをレジスタ１１９を経
てCPU０へ送出する。
(3) CPU０からCHP０，CHP１への同期的デー
タ転送アクセスの動作（一方の系の装置が自系
と他系の装置に対して同期アクセスを行う例） CPU０からのアクセスはレジスタ１０３
に設定される。
レジスタ１０３にあるアクセスはアクセス
要求自他識別回路１０７に入力され、同期ア
クセスであるため自MCUと認識される。
このためアクセスは自MCU優先決定回路
１０９に入力され、他MCU優先決定回路１
１０へは入力されない。
自MCU優先決定回路１０９で選ばれたア
クセスは、自MCUパイプライン１１１とレ
ジスタ１１４に送られる。
自MCUパイプライン１１１に入力された
アクセスは、第４図のレジスタLP４よりセ
レクタ１２１に入力され、ここでOPECODE
情報によりCHPへのデータ転送と認識され
るとアドレス情報がレジスタ１１６に設定さ
れる。
レジスタ１１６のアドレス情報は、CHP
０へ送出される。
一方、レジスタ１１４に設定されたアクセ
スは、他方のMCU１のレジスタ２０６に送
られ、他MCUパイプライン２１２に入力さ
れる。
他MCUパイプライン２１２のアクセスは、
第４図のレジスタRP４に相当する位置より
セレクタ２２１に送られる。
セレクタ２２１では、OPECODE情報によ
りCHP１へのデータ転送と認識され、アド
レス情報がレジスタ２１６に設定されて、
CHP１へ送出される。
(4) CPU０からCHP０，CHP１への同期的デー
タ転送アクセスと、CPU１からMSU２，
MSU３へのデータ転送アクセスとが同時に発
生した場合（一方の系からの全系同期アクセス
と他方の系から自系装置への非同期アクセスと
が競合せず並行して行われる例） CPU０からCHP０およびCHP１への同期
アクセス動作は、前項の(3)で述べられている
通りである。一方、CPU１からMSU２，
MSU３へのアクセス要求は、アクセス要求
自他識別回路２０７で自MCUと認識される
ので、自MCU優先決定回路２０９に入力さ
れる。ここでCPU１からのアクセス要求が
選ばれれば、自MCUパイプライン２１１と
レジスタ２１４に入力される。
自MCUパイプライン２１１のLP４から分
岐したアクセス要求はセレクタ２２１に入力
されるが、OPECODE情報によりCHP１へ
のデータ転送ではないと認識され、アクセス
先不整合となつて選択されることがない。そ
してこのとき(3)の，で述べられている
CPU０からCHP１への同期アクセス要求が
他MCUパイプライン２１２のRP４からセレ
クタ２２１に入力されていればこちらが選択
され、レジスタ２１６を介してCHP１へ送
られる。
レジスタ２１４に設定されたCPU１のア
クセス要求は、MSU２，MSU３と他系の
MCU０へ送られるが、MCU０のセレクタ１
２１ではで述べられている同じ理由で
CPU１のアクセス要求は選択されず、CPU
０からCHP０への同期アクセス要求が選択
される。
この結果、CPU０からCHP０，CHP１へ
のデータ転送と、CPU１からMSU２，
MSU３へのデータ転送アクセスは、並行し
て実行される。
(5) CPU０からCHP０，CHP１への同期的デー
タ転送アクセスと、CPU１からCHP１へのデ
ータ転送アクセスとが同時に発生した場合（一
方の系からの全系同期アクセスと他方の系から
自系装置への非同期アクセスとが競合する例） 前項の(4)と途中まで類似した動作が行われる
が、セレクタ２２１では他MCUパイプライン２
１２からセレクタ２２１に入力されたアクセス要
求はアクセス先がCHP１のため、自MCUパイプ
ライン２１１からセレクタ２２１に入力されるア
クセス要求のアクセス先CHP１と競合するが、
セレクタ２２１は他MCUパイプライン２１２か
らの入力を要求させるように動作するので、
CPU０からCHP１への同期アクセス要求が実行
される。
一方、セレクタ１２１では、他MCUパイプラ
イン１１２から入力されるアクセス要求のアクセ
ス先はCHP１であるためアクセス先不整合とな
つて選択されず、自MCUパイプライン１１１か
ら入力されるCPU０からCHP０への同期アクセ
ス要求が選択され実行される。なおCPU１から
のCHP１へのデータ転送アクセスは送出されな
いこととなるので、再度自MCUの優先順位決定
回路２０９に入力されることとなる。
この制御により、CHP１へのデータ転送アク
セスは、他MCU優先決定回路１１０および自
MCU優先決定回路２０９に参加する必要がなく
なつて、MCU０，MCU１間のアクセス送出数を
減らす事ができ、またMCU０内の自MCU優先決
定回路１０９で優先順位がいつたんとられると、
MCU１内の他MCUパイプライン２１２の入力は
必ず保証されるため同期化される。
また自MCUからの非同期アクセス要求と他
MCUからの同期アクセス要求とが自MCU内の自
パイプラインと他パイプラインとで競合している
場合には、自MCUの実行制御回路（たとえば１
１３）あるいはセレクタ（たとえば１２１）にお
いて他MCUからの同期アクセス要求が選択され
る。しかし自MCUと他MCUからの同期アクセス
要求が各MCU内の自および他パイプラインにお
いて同時に競合している場合には、同期アクセス
は行われない。
なお本発明は、上記した実施例に限られるもの
ではなく中央処理装置、チヤネル制御装置、記憶
制御装置、主記憶装置が任意複数台有するシステ
ムにおいて実施可能である。
〔発明の効果〕
以上のように本発明によれば、アクセス要求に
対して優先順位を決定するアクセス制御系が複数
存在するシステムにおいて、同期アクセス要求の
場合には優先順位の決定を１箇所だけに限定して
行わせることにより、同期アクセスを可能にし、
システムの効率を向上させることができる。
【図面の簡単な説明】
第１図は従来システムの全体構成図、第２図は
本発明の１実施例システムの全体構成図、第３図
は第２図におけるMCU０，MCU１の細部構成
図、第４図は自MCUパイプラインおよび他MCU
パイプラインの構成図である。 図中、１はMCU０，２はMCU１，３乃至８は
MCU間のインタフエース線、１０３乃至１０６
および１１４乃至１２０はレジスタ、１０７およ
び１０８はアクセス要求自他識別回路、１０９は
自MCU優先決定回路、１１０は他MCU優先決定
回路、１１１は自MCUパイプライン、１１２は
他MCUパイプライン、１１３は実行制御回路、
１２１乃至１２４はセレクタを示す。

Claims (1)

  1. 【特許請求の範囲】 １ 相互に接続された複数の記憶制御装置と、そ
    れぞれが前記複数の記憶制御装置のいずれか１つ
    に接続された各複数の中央処理装置、チヤネル制
    御装置、主記憶装置とをそなえ、かつ中央処理装
    置とチヤネル制御装置と主記憶装置相互間のデー
    タ転送は記憶制御装置を介して行われるデータ処
    理システムであつて、自装置に接続されている主
    記憶装置へのアクセスを制御する第一のパイプラ
    インと、他の記憶制御装置に接続されている主記
    憶装置へのアクセスでの自装置で必要な制御を行
    う為の第二のパイプラインと、自装置に接続され
    ている装置からのアクセスのうち少なくとも他の
    記憶制御装置に接続されている主記憶装置に対す
    るアクセスの優先順位を決定し、他の記憶制御装
    置へ該アクセスを送出する第一の優先決定回路
    と、自装置に接続されている装置からのアクセス
    と他の記憶制御装置の前記第一の優先決定回路か
    ら送られてきたアクセスとのうち少なくとも自装
    置に接続されている主記憶装置へのアクセスの優
    先順位を決定し、第一のパイプライン及び他の記
    憶制御装置の第二のパイプラインへ該アクセスを
    送出する第二の優先決定回路を有する記憶制御装
    置において、自装置に接続されている中央処理装
    置あるいはチヤネル制御装置からのアクセスのう
    ちシステム内の複数の装置に対して同期してデー
    タを設定するアクセスを識別する識別回路を具備
    し、該識別回路により、該当するアクセスが認識
    された時、該アクセスは自装置の第二の優先決定
    回路でのみ優先順位をとり処理される事を特徴と
    するアクセス制御方式。 ２ 特許請求の範囲第１項記載のアクセス制御方
    式において、上記識別回路は中央処理装置からチ
    ヤネル制御装置へのデータ転送アクセスを識別す
    る識別回路を含み、該当するアクセスが認識され
    た時、アクセス発生元である中央処理装置が接続
    されている記憶制御装置の第二の優先決定回路で
    のみ優先順位をとり処理する事を特徴とするアク
    セス制御方式。
JP3496484A 1983-12-26 1984-02-25 アクセス制御方式 Granted JPS60178566A (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP3496484A JPS60178566A (ja) 1984-02-25 1984-02-25 アクセス制御方式
CA000469910A CA1221464A (en) 1983-12-26 1984-12-12 Data processor system having improved data throughput of multiprocessor system
US06/682,316 US4718006A (en) 1983-12-26 1984-12-17 Data processor system having improved data throughput in a multiprocessor system
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